TWI520192B - 藉由提供優異附著及內部應力的雙層於半導體設備之層間介電質中的壓縮應力轉移 - Google Patents

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Description

藉由提供優異附著及內部應力的雙層於半導體設備之層間介電質中的壓縮應力轉移
本揭示內容大體有關於積體電路的領域，且更特別的是，有關基於形成於電晶體上方以及用於在電晶體之通道區中產生應變之帶應力介電層的場效電晶體及製造技術。
積體電路通常包含根據特定電路佈局安置於給定晶片區上的大量電路元件，其中，在複雜電路中，場效電晶體為主要電路元件中之一種。目前大體實施複數種製程技術，其中，對於基於場效電晶體的複雜電路，例如微處理器、儲存晶片及其類似者，CMOS技術是目前最有前途的方法之一，因為在操作速度及/或耗電量及/或成本效率方面有優異的特性。在用CMOS技術製造複雜積體電路期間，在半導體層中及上形成數百萬個互補電晶體，亦即，N型通道電晶體與P型通道電晶體。不論考量的是 N型通道電晶體還是P型通道電晶體，場效電晶體都包含所謂的PN接面，其係由高度摻雜汲極/源極區與配置於汲極區、源極區之間的反向或弱摻雜通道區的介面形成。用形成於通道區上方(如果是平面電晶體架構)或大體與其鄰接(如果是任何其他電晶體架構，例如鰭片型電晶體或其類似物)以及用薄絕緣層隔開的閘極來控制通道區的導電率，亦即，導電通道的驅動電流能力。在因施加適當的控制電壓至閘極而形成導電通道後，除了別的以外，該通道區域的導電率取決於摻雜物濃度、電荷載子的遷移率(mobility)，以及對於在電晶體寬度方向有給定延伸部份的通道區，則取決於源極區與汲極區的距離，此一距離也被稱作通道長度。因此，結合在施加控制電壓至閘極時能夠迅速地建立與閘極介電層鄰接的導電通道，通道區的導電率實質決定電晶體的效能。基於此一理由以及鑑於積體電路的封裝密度(packing density)大體持續在增加，縮短通道長度可能為實現增加積體電路之操作速度的主要設計準則。
然而，電晶體尺寸的微縮(shrinkage)涉及與其相關的複數種問題，必須予以解決以免不當地抵消藉由持續縮短MOS晶體管之通道長度所得到的效益。與減少閘極長度有關的問題之一是出現所謂的短通道效應，這可能導致通道導電率的可控性降低。可能用某些設計技術來對抗短通道效應，不過，其中有些可能伴隨通道導電率的減少，從而部份抵消減少關鍵尺寸所得到的優點。
鑑於此情形，已有人建議不僅藉由減少電晶體尺寸，也藉由增加通道區在給定通道長度下的電荷載子遷移率，從而增加驅動電流能力及電晶體效能，來增強電晶體元件的裝置效能。例如，可修改通道區的晶格結構，例如，藉由在其中產生拉伸或壓縮應變，這各自可修改電子及電洞的遷移率。例如，在有標準結晶組構之矽層的通道區中建立拉伸應變可增加電子的遷移率，接著，它可直接轉化成N型電晶體之導電率的對應增加。另一方面，通道區中的壓縮應變可增加電洞的遷移率，從而提供增強P型電晶體之效能的潛力。
在此方面，有效的方法之一是以下技術：藉由調整形成於基本電晶體結構上方之介電層堆疊的應力特性，使得能夠在不同電晶體元件的通道區內產生所欲應力條件。該介電層堆疊通常包含一個或多個介電層，其係靠近電晶體以及也可用來控制各個蝕刻製程以形成閘極的接觸開口與汲極/源極端子。因此，藉由個別調整這幾層(也可稱為接觸蝕刻終止層)的內部應力，以及藉由安置具有內部壓縮應力之接觸蝕刻終止層於P型通道電晶體上方同時安置有內部拉伸應變之接觸蝕刻終止層於N型通道電晶體上方，從而各自在通道區中各自產生壓縮及拉伸應變，可實現通道區之機械應力的有效控制，亦即，有效的應力工程。
通常用電漿增強化學氣相沉積(PECVD)製程形成接觸蝕刻終止層於電晶體上方，亦即，於閘極結構 及汲極/源極區上方，其中，例如，可使用氮化矽，因為它對於二氧化矽有高蝕刻選擇性，這是公認有效的層間介電材料。此外，可沉積有高本徵應力(intrinsic stress)的PECVD氮化矽，例如，達3千兆巴斯卡(GPa)或明顯更高的壓縮應力以及達1GPa及明顯較高的拉伸應力，其中藉由選擇適當沉積參數，可有效地調整本徵應力的類型及大小。例如，離子轟擊、沉積壓力、基板溫度、氣體流率及其類似者各自為可用來控制所欲本徵應力的參數。
在當前CMOS邏輯技術中，形成於基本電晶體上方的介電層堆疊因此通常由厚度有數百埃的接觸蝕刻終止層組成，其係時常直接沉積於電晶體的暴露表面區上，例如在矽化製程後，取決於所使用的製程策略，矽化製程時常用來增強汲極/源極區及有可能閘極結構的整體導電率。之後，形成厚度有數百埃的層間介電材料，也被稱作前金屬沉積層(pre-metal deposition layer)，時常為氧化矽材料，隨後可加以圖案化以便各自接受隨後會填滿適當之接觸材料(例如，鎢及其類似者)的接觸開口。在應用上述技術後，形成蝕刻終止層以在各個電晶體的通道區中誘發拉伸及/或壓縮應變以便增強電晶體特性，亦即，驅動電流能力及其類似者。在此應變誘發機構中，各種電晶體的效能改善取決於蝕刻終止層的內部應力位準及此層的厚度。由於蝕刻終止層的厚度大體實質由整體設計規則(其係要求相鄰閘極電極結構之間有某一最小間距)決定，因此正在持續的傾向是藉由適當地增加蝕刻終止層的內部應力位 準來改善電晶體特性。不過，似乎單純地增加內部應力位準不一定導致各個通道區的應變位準增加，因為應力轉移機構在形成於電晶體的暴露表面區上時強烈取決於高應力介電材料的附著特性，如在說明第1圖時所解釋的。
第1圖的橫截面圖示意圖示半導體裝置100，其係包含基板101，例如矽基板，或用於形成半導體層102於其上的任何其他適當承載材料，在半導體層102中及上方係形成電晶體150a、150b。通常半導體層102可為可含有大量矽的結晶半導體材料，因為矽目前為用以與量產技術一致地製造精密CMOS裝置的較佳基材。照例，半導體層102通常被橫向劃定成有複數個主動區102a，其中，為方便起見，第1圖圖示單一主動區。此外，未圖示用於橫向劃定主動區102a的任何隔離結構。在圖示實施例中，在主動區102a中及上方形成兩個電晶體150a、150b，其中，應瞭解，取決於整體要求，主動區102a中可形成單一電晶體或兩個以上的電晶體。例如，在密集封裝裝置區(例如，記憶體區及其類似者)中，在單一主動區中及上方可形成複數個個別電晶體。電晶體150a、150b圖示為有平面電晶體架構的電晶體，其中汲極/源極區152橫向劃定通道區151，它可被理解為各自與閘極電極結構160a、160b之閘極介電材料161有實質二維介面區的區域，也如以上所述。應瞭解，在其他的電晶體架構中，通道區151可具有可為不同平面從而可提供三維電晶體架構的對應介面區，如眾所周知的鰭片型電晶體，也被稱作FinFET。此外， 取決於整體組構，閘極電極結構160a、160b可包含一或更多電極材料162、163。在此方面，應瞭解，閘極電極結構160a、160b可為複雜結構，其係包含高k介電材料以及經適當選定的電極材料以便增加電極材料的整體生產率以及也調整閘極電極結構160a、160b的適當功函數。在圖示實施例中，閘極電極結構160a、160b可包含半導體材料，有可能結合電極材料162內的適當含金屬材料以及材料163中的金屬矽化物，不過，其中，可使用任何其他組構。
此外，通常在汲極/源極區152內形成金屬矽化物區域153以便減少接觸電阻及改善電晶體150a、150b的串聯電阻。此外，在電晶體150a、150b上方形成有高內部應力位準的蝕刻終止層120以便誘發有所欲類型的應變151s於通道區151中。由於與N型通道電晶體相比，P型通道電晶體通常經受減少的電荷載子遷移率，因此，特別是，適當地增加P型通道電晶體之通道區的壓縮應變極為重要。因此，在圖示實施例中，電晶體150a、150b為P型通道電晶體，其中提供有高內部壓縮應力的蝕刻終止層120以便有效地改善電晶體150a、150b的驅動電流能力及切換速度。此外，如上述，通常在蝕刻終止層120上方形成前金屬沉積層或形式為二氧化矽及其類似者的層間介電材料124。
電晶體150a、150b的形成可基於任何適當製造策略，例如，根據必要的設計規則來形成閘極結構160a、160b，精密應用可能要求40奈米及更小的閘極長度， 從而使得應用高度精密圖案化策略成為必需。如上述，如有必要，可實現精密的高k金屬閘極結構。之後，汲極/源極區152通常用植入、磊晶成長技術及其類似者形成，其中閘極電極結構160a、160b的間隔體結構164通常用來適當地定義汲極/源極區152之側面輪廓(lateral profile)。應瞭解，可實現其他的應變誘發機構，例如，藉由應用應力記憶技術(stress memorization technique)及其類似者來加入應變誘發半導體材料以便進一步改善整體電晶體特性。在任何高溫製程(例如，用以激活植入摻雜物及其類似者)後，基於公認有效之矽化技術來形成金屬矽化物153，從而完成基本的電晶體組構。
之後，形成蝕刻終止層120以便具有所欲高內部應力位準用來誘發應變151s。為此目的，如果P型通道電晶體納入考慮，氮化矽已證明為用公認有效之電漿增強化學氣相沉積(CVD)技術沉積成有高內部壓縮應力的可行候選物，同時也提供必要的蝕刻終止能力。結果，已開發出複數種沉積處方用來控制製程參數，例如氣體流率、離子轟擊、壓力及其類似者，以沉積有高本徵壓縮應力的氮化矽材料。雖然可實現有3GPa甚至更高的內部應力位準，結果表明蝕刻終止層中的高內部應力位準無法按照預期有效地轉移至通道區151。原因之一被認為是在氮化矽材料對於電晶體150a、150b之暴露表面區的附著特性。因此之故，已有人建議提供形式為雙層的蝕刻終止層120，其係包含有明顯較低內部應力位準以及經設計成對於電晶 體表面區可提供優異附著性的附著層121，同時後續層122可提供必要的高內部應力位準。結果，通常用兩個不同沉積處方來形成雙層120以便得到有優異附著性的層121以及得到有極高內部應力位準的層122。在有些情形下，如組件123所示，例如如果層120將會予以圖案化以提供有不同應力特性的蝕刻終止層於不同的電晶體類型上方，可提供額外蝕刻終止層，例如形式為細薄二氧化矽材料。在其他情形下，雙層120係直接形成於電晶體150a、150b的暴露表面區上。
基本上，雙層120提供極為有效的應變誘發機構，其中，在精密應用中，可提供厚約10奈米及1.7至1.9GPa之應力位準的附著層，同時層122可具有所欲增加厚度及3GPa及明顯較高(例如，達3.6GPa)的內部應力位準。由於層120內部應力位準所誘發的機械力大體上簡單地取決於內部應力位準與層120之厚度的乘積，平均應力位準取決於整體厚度及層121與122的組合應力位準。因此，為了增加通道區151的最終所得應變151s，整體厚度及平均應力位準的增加是高度合乎需要的，不過，這與持續增加精密半導體裝置之封裝密度的需求不相容。亦即，由於相鄰閘極電極結構(例如，結構160a、160b)的間距減少，雙層120的整體厚度必須經適合成允許可靠地沉積帶有應力的氮化矽材料於在相鄰結構之間的空間中，從而包含閘極長度約40奈米及更小之閘極結構的半導體裝置需要約40奈米的沉積厚度。
此沉積處方為用於形成雙層120以便在通道區151中得到高所欲壓縮應變的精密沉積技術。該沉積可在基於沉積工具(售自美國應用材料公司商標為Producer)來建立的製程環境中進行，該製程環境經適當地組構成可加工直徑300毫米的半導體基板。在第一步驟中，附著層121的形成係藉由首先設置沉積工具的處理室，其中基板101置於適當的基板固持器上使得能調整基板的溫度至可在300至550℃(例如，480℃)之間的所欲值，同時調整基板101與處理室之蓮蓬頭使其間有250至350密耳的間隔。此外，藉由施加形式為矽烷及氨的前驅物氣體與形式為氮及氬的載流氣體來建立所欲壓力。
此外，在形成附著層121的下一個步驟中，藉由供給低頻功率至處理室內的製程氣氛(process atmosphere)來啟動氮化矽材料的實際沉積，藉此產生電漿，接著電漿產生各自與暴露表面區相互作用的自由基，這為本技藝所習知。在沉積步驟期間，可施加約30至150瓦特的低頻功率，藉此用15秒的沉積時間得到約10奈米的厚度。
之後，執行兩個移轉步驟(transition step)以便重新組構處理室內的沉積氣氛使得能沉積有所欲高內部應力位準的頂層122。在這兩個移轉步驟的第一步驟中，供給高頻功率至製程氣氛，然而在第二移轉步驟中，可另外增加氬流率以便在沉積製程期間得到增加的離子轟擊。因此，在該等移轉步驟期間，維持電漿氣氛以便預備用於 層122之後續沉積的條件。在下一個步驟中，維持先前所調整的製程條件持續72至110秒，藉此得到厚約30奈米的層122。之後，以應用吹掃及抽氣步驟來結束沉積製程。
以下表1列出可用於形成雙層120之上述製程順序的各個參數值。
利用以上所指定的沉積處方，可得到上述內部應力位準。不過，通道區所得到的應變位準小於預期，以及進一步改善P型通道電晶體的特性高度合乎需要。不過，變成單單以相同數量的方式減少附著層121的厚度以及增加頂層122的厚度實際上無法產生較高的力以及改善P型通道電晶體的效能，因為附著性的損失可能伴隨附著層121之厚度的減少。
鑑於上述情況，本揭示內容係有關於數種製程技術及半導體裝置，其中基於高應力介電材料可提供有效的應變誘發機構，同時避免或至少減少上述一個或多個問題的影響。
為供基本理解本發明的一些態樣，提出以下簡化的總結。此總結並非本發明的窮舉式總覽。它不是想要識別本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細之說明的前言。
本揭示內容大體有關於數種製程技術及所得之半導體裝置，其中藉由增加作用於通道區的力，可改善P型通道電晶體之通道區的應變位準。為此目的，已認識到，特別是，有優異附著性的附著層可顯著影響整體應力轉移效率，例如，因為改善附著性使得雙層系統能夠減少附著層的厚度，同時附著層之內部應力位準也有一定程度的增加而有助於增加作用於P型通道電晶體的整體力。此外，基於優異的附著，可施加所欲高應力位準於頂層，對於有給定總厚度的雙層系統，由於附著層的厚度減少而可提供厚度增加的頂層。此外，在有些示範具體實施例中，頂層甚至可實現增加的內部應力位準，從而進一步有助於提高雙層系統的整體應力位準。
揭示於本文的一示範方法包括：暴露半導體裝置之電晶體的表面區於無電漿含氨及氮氣氛，以使該表面區備妥沉積第一應變誘發材料層。該方法更包括：用第一電漿輔助沉積製程形成該第一應變誘發材料層於該表面區上，其中該第一應變誘發材料層在該電晶體的通道區中誘發壓縮應變，以及其中該第一應變誘發材料層有第一內部應力位準。該方法更包括：用第二電漿輔助沉積製程 形成第二應變誘發材料層於該第一應變誘發材料層上，其中該第一電漿輔助沉積製程的至少一個製程參數設定與該第二電漿輔助沉積製程不同。此外，該第二應變誘發材料層在該通道區中誘發壓縮應變以及有高於該第一內部應力位準的第二內部應力位準。於一實施例中，該第一應變誘發材料層的厚度小於該第二應變誘發材料層的厚度。於另一實施例中，該第一應變誘發材料層之該厚度係15奈米或更小。
揭示於本文的另一示範方法係有關於形成壓縮雙層於電晶體上方。該方法包括：藉由建立化學反應氣氛而不供給離子化功率給該化學反應氣氛，移除在該電晶體上方之表面區的含氧污染物。該方法更包括：藉由建立第一電漿氣氛來形成第一應變誘發材料層於該表面區上，其中該第一應變誘發材料層有第一內部應力位準與第一厚度。該方法也包括：藉由建立第二電漿氣氛來形成第二應變誘發材料層於該第一應變誘發材料層上，其中該第二電漿氣氛的至少一個製程參數與該第一電漿氣氛不同。此外，該第二應變誘發材料層有第二內部應力位準及第二厚度，其中該第二內部應力位準高於該第一內部應力位準，以及其中該第二厚度大於該第一厚度。
一個示範半導體裝置包含形成於P型通道電晶體上方的第一應變誘發材料層，其中該第一應變誘發材料層有第一厚度與2.2至2.5GPa的第一內部應力位準，以便在該電晶體的通道區中誘發壓縮應變。該半導體裝置更包含形成於在該電晶體上方之第一應變誘發材料層上的第二應變誘發材料層，其中該第二應變誘發材料層有第二厚度與3.0GPa及更高的第二內部應力位準，其中該第一 厚度小於該第二厚度。
應瞭解，在本申請案的背景下，無電漿氣氛應被視為製程氣氛，其中係抑制能量的供給而導致分子的故意離子化。不過，應瞭解，在無電漿氣氛中，仍然可能存在游離粒子，其數量遵循在給定熱力條件下由熱移動分子造成以及由任何天然輻射(通常存在於用以形成半導體裝置的製程環境中)造成的碰撞離子化程度。同樣，用語“在不供給離子化功率下建立化學反應氣氛”應被理解成抑制供給想要用於在氣氛中離子化粒子的額外功率同時仍無法避免高能輻射及粒子和熱移動可能有助於受考量之製程氣體有一定程度但是低度的離子化。
100‧‧‧半導體裝置
101‧‧‧基板
102‧‧‧半導體層
102a‧‧‧主動區
120‧‧‧蝕刻終止層
121‧‧‧附著層
122‧‧‧後續層
123‧‧‧額外蝕刻終止層
124‧‧‧層間介電材料
150a、150b‧‧‧電晶體
151‧‧‧通道區
151s‧‧‧應變
152‧‧‧汲極/源極區
153‧‧‧金屬矽化物區域
160a、160b‧‧‧閘極電極結構
161‧‧‧閘極介電材料
162、163‧‧‧電極材料
164‧‧‧間隔體結構
200‧‧‧半導體裝置
201‧‧‧基板
202‧‧‧半導體層
202a‧‧‧單一主動區
203‧‧‧與氧有關的污染物
204‧‧‧無電漿製程氣氛
205a‧‧‧第一步驟
205b‧‧‧後續沉積步驟
206a、206b、206c‧‧‧移轉步驟
207‧‧‧沉積製程
220‧‧‧雙層
221‧‧‧附著層
221a‧‧‧所得介面
221t‧‧‧厚度
222‧‧‧頂層
222a‧‧‧介面
222t‧‧‧所欲厚度
223‧‧‧厚蝕刻終止層、襯裡
250‧‧‧電晶體
250s‧‧‧表面區
251‧‧‧通道區
252‧‧‧汲極/源極區
253‧‧‧金屬矽化物
260‧‧‧閘極電極結構
260a、260b、260c‧‧‧移轉步驟
261‧‧‧閘極介電層
262、263‧‧‧電極材料
264‧‧‧間隔體結構
270‧‧‧製程環境
HF‧‧‧高頻
LF‧‧‧低頻
參考以下結合附圖的說明可明白本揭示內容，其中類似的元件係以相同的元件符號表示。
第1圖的橫截面圖示意圖示有基於習知沉積處方形成之雙層的精密半導體裝置；以及第2a圖至第2d圖的橫截面圖根據示範具體實施例示意圖示在形成有優異內部應力位準之雙層系統時處於不同製造階段期間的半導體裝置。
儘管本發明容易做成各種修改及替代形式，本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的細節。不過，應瞭解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落入由隨附申請專利範圍定義之 本發明精神及範疇內的所有修改、等價及替代性陳述。
以下描述本發明的各種示範具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發即複雜又花時間，不過對本技藝一般技術人員而言在閱讀本揭示內容後將會是例行工作。
此時以參照附圖來描述本發明。示意圖示於附圖的各種結構、系統及裝置係僅供解釋以及避免熟諳此藝者所習知的細節混淆本發明。儘管如此，仍納入附圖用來描述及解釋本揭示內容的示範實施例。應使用與相關技藝技術人員所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與熟諳此藝者所理解之普通慣用意思不同的定義)是想要用術語或片語的一致用法來暗示。在這個意義上，希望術語或片語具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該術語或片語的特定定義。
根據本揭示內容，已認識到只有高本徵應力位準是不足以改善P型通道電晶體的效能的。特別是，在使用有優異內部應力位準之介電質雙層系統的概念時， 已認識到，對於給定幾何組構(亦即，雙層的整體厚度)，改善附著性為P型通道電晶體得到優異力的重要態樣。之後，根據示範具體實施例，應用經適當設計的表面處理或預處理，這導致經特別設計的製程氣氛與暴露表面區相互作用，其中該表面處理可基於無電漿氣氛(例如，含氨及氮氣氛)來完成，以便藉由移除氧污染物來清潔暴露表面區。因此，無電漿處理對於附著層可產生強有力的介面以便轉移附著層所得到的高機械力及後續有高應力的頂層至底下的表面區從而最後進入所考量之電晶體的通道區。例如，P型通道電晶體可包含含有金屬矽化物的汲極/源極區，其中該等敏感區域的特性實質不受前面的處理影響，因為沒有電漿。因此，可實質保留該等敏感區域的電氣特性，同時仍可增強經由該等區域至通道區的應力轉移，因為先前處理實現優異的附著特性。
此外，在有些示範具體實施例中，優異表面特性能沉積有增加內部應力的附著層，例如，這可藉由各自建立基於低頻功率及高頻功率的電漿氣氛來實現。例如，在有些示範具體實施例中，高頻功率與低頻功率的比例在1.5至2.5的範圍內，藉此得到增加的離子轟擊，同時可適當地調整其他製程參數，例如前驅物氣體及阻障氣體(barrier gas)的氣體流率、基板與蓮蓬頭的間隔及其類似者，以便得到增加的內部應力以及整個基板有優良均勻度的層厚。以此方式，在有些示範具體實施例中，實現有2.2至2.5GPa的附著層內部應力位準，這大約比習知附著層 高25至35%。
由於有優異附著性，根據揭示於本文之原理，可減少附著層的厚度，因而甚至使得厚度比習知附著層的厚度大約少50%而實質不損失轉移至底下電晶體區域的機械力。
在有些示範具體實施例中，基於適當移轉階段(transition phase)但是不中斷電漿，可分離用於沉積附著層的電漿氣氛與用於沉積有高應力之頂層的電漿氣氛，其中，在有些示範具體實施例中，可應用額外移轉步驟以更進一步改善附著層與頂層之間的介面特性。
在其他示範具體實施例中，頂層的內部應力位準可增加到大約比習知頂層之內部應力位準高5%的3.8GPa，這可藉由增加製程氣氛中的壓力以及用以誘發離子轟擊的氣體數量以及增加電漿稀釋氣體的數量來達成。
在有些示範具體實施例中，沉積附著層之前的表面處理可有效地結合附著層的增加內部應力位準及/或減少厚度以及結合頂層的增加內部應力位準使得P型通道電晶體因機械介面性質大幅改善而可得到進一步增強的電晶體效能，從而使得內部應力位準可有效地轉移至底下的電晶體區域。此外，附著層與頂層的介面特性也可被適當的移轉影響，亦即，兩個沉積步驟之間的高頻/低頻功率與氣體流率的變化，使得經由附著層，頂層的增加內部應力位準也可有效地轉移至電晶體區域。
參考第2a圖至第2d圖，此時更詳細地描述 其他的示範具體實施例，其中若合適，也參考第1圖。
第2a圖的橫截面圖示意圖示可在製程環境270中加工的半導體裝置200，製程環境270可為沉積工具的處理室及其類似者。半導體裝置200在此製造階段可包含有半導體層202形成於其上的基板201。半導體層202可為可包含大量矽的任何適當半導體材料，如以上在說明裝置100時所述者。不過，應瞭解，半導體層202也可有其他的組份，例如鍺、碳或其他半導體合金及其類似者。此外，應瞭解，在精密應用中也可提供呈實質結晶形式的半導體層202，因為，在這些情形下，可實現優異的驅動電流能力從而切換速度。在其他情形下，揭示於本文的原理也可應用於非晶半導體材料。此外，可提供至少有些部份呈含金屬材料(例如，金屬矽化物)之形式的半導體層202，從而可提供實質非結晶態，這取決於整體製程與裝置要求。此外，如上述，半導體層202可分成複數個主動區，其中，為方便起見，圖示單一主動區202a於第2a圖。也應瞭解，如果是絕緣體上矽(SOI)組構，在半導體層202下面可形成埋入絕緣材料(未圖示)。
電晶體250形成於主動區202a中及上方以及包含閘極電極結構260，接著它包含閘極介電層261、一個或多個電極材料262、263以及間隔體結構264。應瞭解，閘極電極結構260可具有任何適當組構，例如與實現高介電常數(k)介電材料、含金屬電極材料及其類似者有關的。此外，閘極電極結構260的長度，亦即，電極材料262在 閘極介電層261的水平延伸部份，在精密應用可等於40奈米及更小，然而根據所考量之裝置的設計要求可實現其他尺寸。此外，電晶體250可包含可用通道區251連接的汲極/源極區252，其中，也如以上在說明裝置100時所述，平面電晶體架構圖示於第2a圖，然而應瞭解，揭示於本文的原理也可應用於任何其他電晶體架構，例如FinFET裝置及其類似者。此外，在有些情形下，在汲極/源極區252中可形成金屬矽化物253。此外，在某些情況下，可提供厚蝕刻終止層223，例如二氧化矽材料及其類似者，以便在必須提供有不同內部應力位準的雙層於不同類型的電晶體上方時，增強例如與圖案化介電質雙層有關的其他加工。在其他情形下，可省略蝕刻終止襯裡223。
基於任何適當製程策略，可形成為P型通道電晶體的電晶體250，也如以上在說明裝置100時所述者。結果，在執行任何高溫製程及完成金屬矽化物區域253(有可能結合區域263之中的金屬矽化物)後，如有必要，可藉由形成蝕刻終止襯裡223而繼續進一步的加工。在其他情形下，可省略襯裡223使得雙層系統可直接沉積於電晶體250的暴露表面區上。應瞭解，通常與氧有關的污染物，用203表示，可能黏著至例如在閘極電極結構260及汲極/源極區252之表面區上的暴露表面區250s，如果不提供蝕刻終止襯裡223的話，然而在其他情形下，污染物203可能黏著至襯裡223的表面。應瞭解，暴露表面區250s因而可為襯裡223的表面(若有的話)，然而在其他情形下， 區域250s可為汲極/源極區252的任何暴露表面區，例如形式為金屬矽化物253，以及可能也為閘極電極結構260的任何暴露區。
根據揭示於本文之原理，已認識到，基於可用氨(NH3)及氮氣(N2)建立的無電漿製程氣氛204來移除至少一些與氧有關的污染物203，可大幅改善區域250s的表面特性。為此目的，在一個示範具體實施例中，可調整裝置200的溫度使其在300至550℃的範圍內，例如約480℃。此外，在有些示範具體實施例中，控制氣氛204的壓力使其在1.8至3.0托耳的範圍內，例如2.5托耳。此外，為了維持氣氛204，可調整氨與氮的流率比例使其在2/35至1.0的範圍內。此外，可供給氬至製程環境270以便建立氣氛204，其中可控制氬與氮氣的流率比例使其在10/35至3.5的範圍內。於一實施例中，該表面區暴露於該無電漿含氨及氮氣氛的時段至少有20秒。
以下表2提供基於經裝備成能夠加工毫米直徑基板的沉積工具(售自美國應用材料公司商標為Producer)可用來建立製程氣氛204的製程參數值。
第2b圖示意圖示處於更進一步加工階段的裝置200，其中在適當製程環境內可形成有優異附著性的附著層221於電晶體250上方，在圖示具體實施例中，該環境與用於前面製造階段的製程環境270相同。在形成附著層221的第一步驟205a中，可建立也用相同元件符號205a表示的製程氣氛以便使裝置200備妥隨後沉積氮化矽基材料。例如，可供給矽烷(SIH4)及氨至製程環境270，不過，在環境270內不產生電漿。此外，可供給有適當流率的氮氣及氬氣，在後續沉積步驟205b期間也可保持此供給以便在沉積步驟205b期間得到穩定的條件。在形成建立製程氣氛之附著層221以使裝置200備妥隨後沉積氮化矽基材料的此一第一步驟205a中，氬的供給為視需要。裝置的預處理不需要氬用於後續沉積。反而，在實際沉積步驟205b期間可首先導入氬於製程氣氛中。
在實際沉積期間，在環境270中藉由供給低頻功率及高頻功率來產生電漿，其中低頻功率應被理解為以在數Hz至數百KHz之頻率供給的電磁功率，而高頻功率應被理解為以數mHz至數百mHz之頻率供給的電磁功率，這取決於製程環境270的能力。結果，與用於附著層 的習知沉積處方相反，也供給高頻功率至環境270以便增加離子轟擊從而層221得到增加的內部應力位準。由於有效的表面處理204(第2a圖)，用層221與底下表面區250s形成的所得介面221a，與習知方法相比，可避免損失附著性，從而允許層221有較高的內部應力位準及減少的厚度221t，其中可調整厚度使其對應地減少約達習知附著層的百分之50。例如，可選定約50奈米的厚度221t，不過，其中應瞭解，可根據整體製程及裝置要求來選定任何其他數值。
表3描述基於製程步驟205a及205b用以形成附著層221的典型製程條件及參數，其中對應製程參數值與上述沉積工具有關。
第2c圖示意圖示處於更進一步加工階段的裝置200，其中在沉積附著層221之後以及在沉積高應力頂層之前實現適當的移轉階段。在圖示具體實施例中，在相同的處理室270中可建立移轉階段以便使得電漿氣氛持續存在。在一個示範具體實施例中，基於三個後續移轉步驟206a、206b及206c可實現該移轉階段。例如，在第一步驟206a期間，可調整適當的氣體流率和低頻功率及高頻功率的適當值，接著是步驟206b，其係將各個功率值設定成為在實際沉積步驟期間也可使用的數值。此外，在步驟 206a、206b期間，可適當地各自減少及增加氮及氬之載流氣體的供給，使得，在最終移轉步驟206c中，可建立與增加所欲氬流率有關的穩定條件，同時可中斷氮流率。此外，在最後移轉步驟206c期間可供給適當高數量的稀釋氫氣。以此方式，可建立適當製程氣氛以便能沉積有極高內部應力的氮化矽材料。
表4圖示使用上述沉積製程工具之移轉步驟206a、206b、206c的各自參數值及加工時間。
第2d圖示意圖示在製程環境270中進行基於適當沉積氣氛之沉積製程207的半導體裝置200。在製程207期間，可形成有顯著比附著層221還厚之所欲厚度222t的頂層222，如上述。此外，可調整頂層222的內部應力位準以便得到有3GPa及更高的中高內部應力位準，例如實現達3.8GPa的內部壓縮應力位準，從而改進習知頂層的內部應力位準約有5%。為此目的，可使用有中高濃度的氬及氫氣作為用於離子轟擊及電漿稀釋的氣體以及有適當選定之氣體流率的前驅物氣體，矽烷與氨。此外，可選定高頻功率位準與低頻功率位準以便得到所欲內部應力位準。同樣，適當地選定該壓力以及可高於習知沉積處方。於一實施例中，建立該第二電漿氣氛包括：供給氨及矽烷(SiH4)作為前驅物氣體，以及供給氬及氫作為載子及稀釋氣體，以及其中前驅物氣體之流率與載子及稀釋氣體之流率的比例係在1/140至1/20的範圍內。
表5圖示用上述製程工具形成厚約30奈米之層222的各個加工時間及參數值。應瞭解，可增加頂層222的厚度，例如，藉由增加整體沉積時間，以便得到約35奈米的厚度，藉此得到厚度總共有40奈米的雙層220，因此它有與習知雙層相同的總厚度，如以上在說明第1圖時所述，然而有較高的平均內部應力位準，藉此賦予增加的應變給電晶體250的通道區，如上述。此外，由於前面已進行移轉步驟260a、260b、260c(第2c圖)，所以形成於頂層222與附著層221之間的介面222a也有優異附著特性，從而允許應力由頂層222高效地轉移至附著層221以及最終至通道區251。
在沉積製程207後，可藉由進行吹掃及抽氣步驟而繼續進一步的加工，也如應用於習知製程處方者，其中表6圖示可與上述沉積工具適當地結合的對應製程參數及加工時間。
應瞭解，以上給出用於各種製程參數的數值對於300毫米沉積工具(亦即，售自美國應用材料公司的Producer系統)有高效，其中可適當地縮放該等參數值使得上述製程順序也可應用於其他基板尺寸及處理室幾何。例如，以200毫米組構的Producer系統而言，在大部份的情形下，氣流及RF功率可減少約一半。在大部份的情形下，可能不需要改變其他的製程參數，例如間隔、壓力、溫度。
此外，給出用於35奈米雙層之各種移轉步驟的沉積時間及加工時間。由於厚度取決於所考量的技術 節點，通常選定在30至100奈米範圍內的附著層221與頂層222之總厚度，其中頂層厚度的變化可能對於總層厚的修改有顯著貢獻。另一方面，可用較不明顯的程度調整附著層的厚度以及對應沉積時間以得到最佳化的應力轉移，這取決於所考量的電晶體幾何。亦即，對於附著層221的優異附著特性，與標準附著層相比，大體顯著減少的厚度可充分保證應力由頂層適當地轉移至底下的電晶體區域，以及為了適應特定裝置要求，只需要輕度修改附著層的厚度。
結果，本揭示內容提供數種製造技術及半導體裝置，其中可得到由雙層系統至P型通道電晶體之通道區的優異應力轉移。為此目的，可改善頂層與底下電晶體區域之間的移轉，此係藉由在沉積附著層之前應用額外的無電漿表面處理，在有些示範具體實施例中，相較於標準製程處方，可提供減少的厚度與較高的內部應力位準。同樣，藉由適當地設計用於形成附著層的沉積製程與用於形成頂層的沉積製程兩者之間的移轉，可得到優異的附著，從而允許在頂層中施加高內部應力。例如，在28奈米的技術節點中，使用基於額外表面預處理之改良雙層系統的概念，P型通道電晶體的驅動電流可增加約5%。
以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請 專利範圍有提及，不希望本發明受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的申請專利範圍尋求保護。
200‧‧‧半導體裝置
201‧‧‧基板
202‧‧‧半導體層
202a‧‧‧單一主動區
207‧‧‧沉積製程
220‧‧‧雙層
221‧‧‧附著層
221a‧‧‧所得介面
222‧‧‧頂層
222a‧‧‧介面
222t‧‧‧所欲厚度
250‧‧‧電晶體
251‧‧‧通道區
252‧‧‧汲極/源極區
253‧‧‧金屬矽化物
260‧‧‧閘極電極結構
261‧‧‧閘極介電層
262‧‧‧電極材料
270‧‧‧製程環境

Claims (20)

  1. 一種製造半導體裝置之方法，係包含：暴露半導體裝置之電晶體的表面區於無電漿含氨(NH3)及氮(N2)氣氛，以便使該表面區備妥用於沉積第一應變誘發材料層；使用第一電漿輔助沉積製程形成該第一應變誘發材料層於該表面區上，該第一應變誘發材料層在該電晶體之通道區中誘發壓縮應變以及具有第一內部應力位準；以及使用第二電漿輔助沉積製程形成第二應變誘發材料層於該第一應變誘發材料層上，該第一電漿輔助沉積製程至少具有一個製程參數設定與該第二電漿輔助沉積製程不同，該第二應變誘發材料層在該通道區中誘發壓縮應變以及具有高於該第一內部應力位準的第二內部應力位準。
  2. 如申請專利範圍第1項所述之方法，復包括：在暴露該電晶體之該表面區於該無電漿含氨及氮氣氛時，維持該半導體裝置的溫度在300至550℃的範圍內。
  3. 如申請專利範圍第1項所述之方法，其中，暴露半導體裝置之電晶體的表面區於無電漿含氨及氮氣氛包括：控制該氣氛的壓力，使其在1.8至3.0托耳的範圍內。
  4. 如申請專利範圍第1項所述之方法，其中，暴露半導體裝置之電晶體的表面區於無電漿含氨及氮氣氛包 括：調整氨與氮的流率比例，使其在2/35至1.0的範圍內。
  5. 如申請專利範圍第4項所述之方法，復包括：供給氬至該無電漿含氨及氮氣氛，以及控制該氬與該氮的流率比例，使其在10/35至3.5的範圍內。
  6. 如申請專利範圍第1項所述之方法，其中，該表面區暴露於該無電漿含氨及氮氣氛的時段至少有20秒。
  7. 如申請專利範圍第1項所述之方法，其中，使用該第一電漿輔助沉積製程形成該第一應變誘發材料層包括：使用具有第一高頻功率位準的高頻(HF)功率與具有第一低頻功率位準的低頻(LF)功率以建立第一電漿氣氛，其中高頻功率位準與低頻功率位準的比例係在1.5至2.5的範圍內。
  8. 如申請專利範圍第7項所述之方法，其中，使用該第二電漿輔助沉積製程形成該第二應變誘發材料層包括：使用具有高於該第一高頻功率位準之第二高頻功率位準的高頻功率以及使用具有低於該第一低頻功率位準之第二低頻功率位準的低頻功率以建立第二電漿氣氛。
  9. 如申請專利範圍第1項所述之方法，其中，該第一應變誘發材料層的厚度小於該第二應變誘發材料層的厚度。
  10. 如申請專利範圍第9項所述之方法，其中，該第一應變誘發材料層之該厚度係15奈米或更小。
  11. 如申請專利範圍第1項所述之方法，其中，該第一及該第二應變誘發材料層包含矽及氮。
  12. 一種形成壓縮雙層於電晶體上方的方法，該方法包含：藉由在不供給離子化功率至化學反應氣氛下建立該化學反應氣氛，而移除在該電晶體上方之表面區的含氧污染物；藉由建立第一電漿氣氛而形成第一應變誘發材料層於該表面區上，該第一應變誘發材料層具有第一內部應力位準及第一厚度；以及藉由建立第二電漿氣氛而形成第二應變誘發材料層於該第一應變誘發材料層上，該第二電漿氣氛至少具有一個製程參數與該第一電漿氣氛不同，該第二應變誘發材料層具有第二內部應力位準及第二厚度，該第二內部應力位準高於該第一內部應力位準，該第二厚度大於該第一厚度。
  13. 如申請專利範圍第12項所述之方法，其中，建立該化學反應氣氛包括：供給氨氣(NH3)及氮氣(N2)進入用於容納該化學反應氣氛的製程環境。
  14. 如申請專利範圍第13項所述之方法，其中，建立該化學反應氣氛包括：控制壓力，使其在1.8至3.0托耳的範圍內。
  15. 如申請專利範圍第12項所述之方法，其中，形成該第二應變誘發材料層包括：控制該第二內部應力位準，使其具有3.0GPa或更高。
  16. 如申請專利範圍第15項所述之方法，其中，形成該第一應變誘發材料層包括：控制該第一內部應力位準，使其在2.2至2.5GPa的範圍內。
  17. 如申請專利範圍第15項所述之方法，其中，建立該第二電漿氣氛包括：控制壓力，使其在1.8至3.0托耳的範圍內。
  18. 如申請專利範圍第17項所述之方法，其中，建立該第二電漿氣氛包括：供給氨及矽烷(SiH4)作為前驅物氣體，以及供給氬及氫作為載子及稀釋氣體，以及其中前驅物氣體之流率與載子及稀釋氣體之流率的比例係在1/140至1/20的範圍內。
  19. 如申請專利範圍第12項所述之方法，復包括：在形成該第一應變誘發材料層之後以及在形成該第二應變誘發材料層之前，執行三個或更多移轉步驟，其中在該等三個或更多移轉步驟之每一個中維持電漿氣氛。
  20. 一種半導體裝置，係包含：形成於P型通道電晶體上方的第一應變誘發材料層，該第一應變誘發材料層具有第一厚度與2.2至2.5GPa的第一內部應力位準，以便在該電晶體之通道區中誘發壓縮應變；以及形成於在該電晶體上方之該第一應變誘發材料層上的第二應變誘發材料層，該第二應變誘發材料層具有第二厚度與3.0GPa及更高的第二內部應力位準，該第一厚度小於該第二厚度。
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