KR20140023210A - 우수한 접착력 및 내부 스트레스의 이중-층을 제공함에 의한 반도체 디바이스의 층간 유전체 내의 압축성 스트레스 전달 - Google Patents

우수한 접착력 및 내부 스트레스의 이중-층을 제공함에 의한 반도체 디바이스의 층간 유전체 내의 압축성 스트레스 전달 Download PDF

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Abstract

본 발명은 P-채널 트랜지스터들의 성능이 유전 이중-층 시스템의 증착을 수반하는 스트레스 메커니즘에 기초하여 향상될 수 있는 제조 기법들 및 반도체 디바이스들을 제공한다. 종래의 기법들과 반대로, 추가적인 전-처리가 접착층의 증착에 앞서 플라즈마가 없는 공정 분위기에서 수행될 수 있고, 이로 인해 접착층의 감소된 두께 및 후속하는 상부층의 더 높은 내부 스트레스 레벨을 가능하게 한다.

Description

우수한 접착력 및 내부 스트레스의 이중-층을 제공함에 의한 반도체 디바이스의 층간 유전체 내의 압축성 스트레스 전달{COMPRESSIVE STRESS TRANSFER IN AN INTERLAYER DIELECTRIC OF A SEMICONDUCTOR DEVICE BY PROVIDING A BI-LAYER OF SUPERIOR ADHESION AND INTERNAL STRESS}
일반적으로, 본 발명은 집적 회로의 분야에 관련하며, 특히 전계 효과 트랜지스터들, 및 상기 트랜지스터들 위에 형성되고 상기 트랜지스터들의 채널 영역들에 스트레인(strain)을 발생시키기 위해 사용되는 스트레스를 받은 유전층들에 기초한 제조 기법들에 관련한다.
집적 회로들은 통상적으로, 특정한 회로 레이아웃에 따라 주어진 칩 영역 상에 위치된 수많은 회로 요소들을 포함하고, 복합 회로들에서 상기 전계 효과 트랜지스터는 하나의 주된 회로 요소를 나타낸다. 일반적으로, 복수의 공정 기술들이 현재 실행되고 있고, 마이크로프로세서들, 저장 칩들 등과 같은 전계 효과 트랜지스터들에 기반한 복합 회로들에 대해, CMOS 기술은 동작 속도 및/또는 전력 소비 및/또는 비용 효율성에 비추어 우수한 특성들로 인해 가장 유망한 접근법 중 하나이다. CMOS 기술을 이용하는 복합 집적 회로들의 제조 동안, 수백만 개의 상보형 트랜지스터들, 즉, N-채널 트랜지스터들 및 P-채널 트랜지스터들이 반도체층에 그리고 반도체층 상에 형성된다. N-채널 트랜지스터가 고려되던지 P-채널 트랜지스터가 고려되던지에 관계없이 전계 효과 트랜지스터는 이른바 PN 접합들을 포함하는 바, 이 접합들은 중-도핑된(highly doped) 드레인과 소스 영역들의 인터페이스에 의해 형성되고, 상기 드레인 영역과 소스 영역 사이에 배치된 반대로 도핑되거나 또는 경-도핑된(weakly doped) 채널 영역을 포함한다. 상기 채널 영역의 도전성(conductivity) 즉, 도전성 채널의 구동 전류 능력은, 플래너 트랜지스터 구조가 고려되는 경우 상기 채널 영역 위에 형성되거나 또는 핀-타입 트랜지스터 등과 같이 어떤 다른 트랜지스터 구조가 고려되는 경우 일반적으로 상기 채널 영역에 인접하여 형성된, 그리고 박막 절연층에 의해 상기 채널 영역으로부터 분리된 게이트 전극에 의해 제어된다. 상기 채널 영역의 도전성은, 상기 게이트 전극에 적절한 제어 전압의 인가로 인한 도전성 채널의 형성 시, 다른 무엇보다도 도펀트의 농도, 전하 캐리어들의 이동도에 좌우되고, 상기 트랜지스터의 폭 방향으로의 채널 영역의 소정의 확장에 대해, 채널 길이로서도 일컬어지는 상기 소스와 드레인 영역들 사이의 거리에 좌우된다. 따라서, 게이트 전극에 제어 전압을 인가할 시 게이트 유전층에 인접한 도전성 채널을 신속하게 생성하는 능력과 결합하여, 상기 채널 영역의 도전성은 트랜지스터들의 성능을 실질적으로 결정한다. 이런 이유로 그리고 일반적으로 집적 회로들의 팩킹 밀도를 증가시키는 것을 고려하여, 채널 길이의 감소는 집적 회로들의 동작 속도에 있어서의 증가를 달성하기 위한 지배적인 설계 기준일 수 있다.
그러나, 트랜지스터 치수(dimension)의 축소는, MOS 트랜지스터들의 채널 길이를 지속적으로 감소시킴으로써 획득되는 장점들을 과도하게 상쇄시키지 않기 위해서 해결되어야만 하는 상기 치수 축소와 관련된 복수의 문제들을 수반한다. 감소된 게이트 길이와 관련된 하나의 문제는 이른바 쇼트 채널 효과(short channel effect)들의 발생인 바, 이 쇼트 채널 효과는 결과적으로, 채널 도전성의 제어력이 감소되게 할 수 있다. 쇼트 채널 효과들은 특정한 설계 기법들에 의해 대응될 수 있는 바, 그러나 이 기법들 중 일부는 채널 도전성의 감소에 의해 달성될 수 있고, 이로 인해 임계 치수(critical dimension)들의 감소에 의해 획득되는 장점들을 부분적으로 상쇄시킬 수 있다.
이러한 상황에 비추어, 트랜지스터 치수들을 감소시킬 뿐만 아니라 또한 소정의 채널 길이에 대한 채널 영역 내의 전하 캐리어 이동도를 증가시키고 이로 인해 구동 전류 능력과 그에 따른 트랜지스터 성능을 증가시킴으로써 트랜지스터 요소들의 디바이스 성능을 향상시키는 것이 제시되었다. 예를 들어, 채널 영역 내의 격자 구조는 예컨대, 상기 채널 영역 내에 신장성(tensile) 또는 압축성 스트레인을 생성함으로써 변경될 수 있는 바, 결과적으로 전자들 및 정공들에 대한 이동도가 각각 변경된다. 예를 들어, 표준 결정 구조(standard crystallographic configuration)를 갖는 실리콘층의 채널 영역에 신장성 스트레인을 생성하는 것은 전자들의 이동도를 증가시킬 수 있는 바, 이는 결국 직접적으로, N-타입 트랜지스터들의 도전성의 대응하는 증가로 바뀔 수 있다. 한편, 채널 영역 내의 압축성 스트레인은 정공들의 이동도를 증가시킬 수 있는 바, 이로 인해 P-타입 트랜지스터들의 성능을 향상시키기 위한 포텐셜(potential)을 제공한다.
이러한 면에 있어서의 효율적인 접근법 하나는, 기본 트랜지스터 구조 위에 형성되는 유전층 스택(stack)의 스트레스 특성들을 조정함으로써 서로 다른 트랜지스터 요소들의 채널 영역 내에 바람직한 스트레스 조건의 생성을 가능하게 하는 기법이다. 상기 유전층 스택은 통상적으로, 트랜지스터에 가깝게 위치될 수 있고 게이트 및 드레인 및 소스 단자들로의 컨택 개구부들을 형성하기 위해 각각의 식각 공정을 제어함에 있어서 사용될 수 있는 하나 이상의 유전층을 포함한다. 따라서, 채널 영역들 내의 역학적 스트레스(mechanical stress)의 효과적인 제어 즉, 효과적인 스트레스 엔지니어링은, 컨택 식각 정지층들로서도 지칭될 수 있는 이러한 층들의 내부 스트레스를 개별적으로 조정함으로써 그리고 p-채널 트랜지스터 위에 내부 압축성 스트레스를 가지는 컨택 식각 정지층을 위치시키고 N-채널 트랜지스터 위에 내부 신장성 스트레인을 가지는 컨택 식각 정지층을 위치시켜서 이로 인해 각 채널 영역들에 압축성 및 신장성 스트레인을 각각 생성함으로써 달성될 수 있다.
통상적으로, 상기 컨택 식각 정지층은 트랜지스터 위에 즉, 게이트 구조 그리고 드레인 및 소스 영역들 위에서의 플라즈마 강화 화학적 기상 증착(PECVD) 공정들에 의해 형성되고, 예를 들어 실리콘 나이트라이드(silicon nitride)가 잘 정립된 층간 유전 물질인 이산화 실리콘에 대한 높은 식각 선택성으로 인해 사용될 수 있다. 더욱이, PECVD 실리콘 나이트라이드는 높은 내재성 스트레스(intrinsic stress) 예컨대, 최대 3기가파스칼(GPa) 또는 그보다 상당히 높은 압축성 스트레스, 및 최대 1GPa 및 그보다 상당히 높은 신장성 스트레스로 증착될 수 있으며, 상기 내재성 스트레스의 타입 및 크기는 적절한 증착 파라미터들을 선택함으로써 효율적으로 조정될 수 있다. 예를 들어, 이온 충격(ion bombardment), 증착 압력, 기판 온도, 가스 유량들 등은 바람직한 내재성 스트레스를 제어하는데 사용될 수 있는 각 파라미터들을 나타낸다.
따라서, 현재의 CMOS 로직 기술에서, 기본 트랜지스터 위에 형성되는 상기 유전층 스택은 통상적으로, 수백 옴스트롱(Angstrom)의 두께를 가지는 컨택 식각 정지층으로 구성되는 바, 상기 컨택 식각 정지층은, 예컨대 실리사이드화 공정 후에 빈번하게는, 트랜지스터의 노출된 표면 영역들 상에 바로 증착되고, 사용되는 공정 기법에 따라 드레인 및 소스 영역들 그리고 가능하게는 게이트 전극 구조의 전체적인 도전성을 향상시키기 위해서 빈번하게 적용된다. 그 이후에, 사전-금속 증착층(pre-metal deposition layer)으로서도 지칭되는 수천 옴스트롱의 두께를 가진 층간 유전 물질이 빈번하게는 산화 실리콘 물질로 형성되는 바, 이는 각각의 컨택 개구부들을 받아들이기 위해 후속적으로 패터닝될 수 있고, 그 다음 텅스텐 등과 같은 적절한 컨택 물질로 채워진다. 상술된 기법을 적용할 시, 상기 식각 정지층은 트랜지스터 특성들 즉, 구동 전류 능력 등을 향상시키기 위해서 각 트랜지스터의 채널 영역에 신장성 및/또는 압축성 스트레인을 유발하도록 형성된다. 이 스트레인-유발 메커니즘에서, 다양한 트랜지스터들의 성능 향상은 식각 정지층의 내부 스트레스 레벨 및 상기 층의 두께에 좌우된다. 일반적으로, 상기 식각 정지층의 두께는 실질적으로, 이웃한 게이트 전극 구조들 사이의 특정한 최소 피치를 요하는 전체 설계룰에 의해 결정됨에 따라, 상기 식각 정지 층의 내부 스트레스 레벨을 적절하게 증가시킴으로써 트랜지스터 특성들을 개선시키려는 진행 경향이 존재한다. 그러나, 도 1을 참조하여 설명될 바와 같이, 스트레스 전달 메커니즘은 트랜지스터들의 노출된 표면 영역들 상에 형성될 때의 고도로 스트레스를 받은 유전 물질의 접착 특성들에 강하게 좌우되기 때문에, 단순히 내부 스트레스 레벨을 증가시키는 것은 결과적으로, 필수적이게 각 채널 영역들 내의 스트레인 레벨이 증가되게 하지는 않는다.
도 1은 실리콘 기판과 같은 기판(101) 또는 어떤 적절한 캐리어 물질 - 상기 어떤 적절한 캐리어 물질 상에 반도체층(102) 이 형성된다 - 을 포함하는 반도체 디바이스(100)의 단면도를 개략적으로 도시하는 바, 상기 반도체층에 그리고 상기 반도체층 위에 트랜지스터들(150a, 150b)이 형성된다. 통상적으로, 상기 반도체층(102)은 상당량의 실리콘을 포함할 수 있는 결정질 반도체 물질을 나타내는 바, 그 이유는 실리콘이 대량 생산 기법들(volume production techniques)에 따라 정교한 CMOS 디바이스들을 제조하기 위해 현재 바람직한 베이스 물질이기 때문이 다. 평소과 같이, 상기 반도체층(102)은 통상적으로, 복수의 액티브 영역들(102a)에 측면적으로 묘사되고, 편의를 위해 단일 액티브 영역이 도 1에 도시된다. 더욱이, 상기 액티브 영역(102a)을 측면적으로 묘사하기 위한 어떤 격리 구조도 도시되지 않는다. 도시된 예에서, 상기 두 개의 트랜지스터들(150a, 150b)은 상기 액티브 영역(102a)에 그리고 상기 액티브 영역 위에 형성되며, 단일 트랜지스터 또는 둘 보다 많은 트랜지스터들이 전체 요건들에 따라 상기 액티브 영역(102a)에 형성될 수 있음이 이해될 것이다. 예를 들어, 메모리 영역들 등과 같이 밀집하여 팩킹된 디바이스 영역들에서, 복수의 개별 트랜지스터가 단일 액티브 영역에 그리고 단일 액티브 영역 위에 형성될 수 있다. 상기 트랜지스터들(150a, 150b)은 플래너 트랜지스터 구조를 가진 트랜지스터들로서 도시될 수 있는 바, 이 구조에서 드레인 및 소스 영역들(152)은, 또한 상술된 바와 같이 각 게이트 전극 구조들(160a, 160b)의 게이트 유전 물질(161)에 관하여 실질적으로 이차원적인 인터페이스를 포함하는 영역으로서 이해될 수 있는 채널 영역(151)을 측면적으로 묘사한다. 다른 트랜지스터 구조들에서, 상기 채널 영역(151)이 다른 평면들을 나타낼 수 있는 대응하는 인터페이스 영역들을 가질 수 있고 그래서 예컨대, FinFET으로서도 지칭되는 핀-타입 트랜지스터들로 알려진 바와 같은 삼차원적인 트랜지스터 구조를 제공할 수 있음이 이해되어야만 한다. 더욱이, 상기 게이트 구조들(160a, 160b)은 전체적인 구조에 따라 하나 이상의 전극 물질(162, 163)을 포함할 수 있다. 이러한 면에서, 상기 게이트 전극 구조들(160a, 160b)이, 전극 물질들의 전체 생산성을 증가시키고 또한 상기 게이트 전극 구조들(160a, 160b)의 적절한 일 함수를 조정하기 위해서 적절하게 선택된 전극 물질들과 결합한 하이-k(high-k) 유전 물질들을 포함하는 복합 구조들을 나타낼 수 있음이 이해되어야만 한다. 도시된 예에서, 상기 게이트 전극 구조(160a, 160b)는, 가능하게는 전극 물질(162) 내의 적절한 금속-함유 물질들 및 물질(163) 내의 금속 실리사이드와 결합한 반도체 물질을 포함할 수 있지만, 다른 어떤 구성도 사용될 수 있다.
더욱이, 통상적으로, 금속 실리사이드 영역들(153)은 컨택 저항을 줄이고 트랜지스터들(150a, 150b)의 직렬 저항을 증가시키기 위해서 드레인 및 소스 영역들(152) 내에 형성된다. 더욱이, 높은 내부 스트레스 레벨의 식각 정지층(120)은 채널 영역들(151)에 바람직한 타입의 스트레인(151s)을 유발하기 위해서 트랜지스터들(150a, 150b) 위에 형성된다. 통상적으로, P-채널 트랜지스터들이 N-채널 트랜지스터들에 비해 감소된 전하 캐리어 이동도를 겪기 때문에, 특히 P-채널 트랜지스터들의 채널 영역들에 압축성 스트레인을 적절하게 증가시키는 것은 매우 중요하다. 따라서, 도시된 예에서, 상기 트랜지스터들(150a, 150b)은 p-채널 트랜지스터들을 나타내는 바, 이 트랜지스터에서 식각 정지층(120)이 상기 트랜지스터들(150a, 150b)의 구동 전류 능력 및 스위칭 속도를 효율적으로 향상시키기 위해서 높은 내부 압축성 스트레스를 제공받는다. 더욱이, 상술된 바와 같이, 이산화 실리콘 등의 형태인 사전-금속 증착 층 또는 층간 유전 물질(124)은 통상적으로 상기 식각 정지층(120) 위에 형성된다.
트랜지스터들(150a, 150b)은 예컨대, 요구되는 설계 룰들에 따라 게이트 전극 구조들(160a, 160b)을 형성하는 어떤 적절한 제조 기법에 기초하여 형성될 수 있는 바, 상기 설계 룰들은 정교한 적용들에서 40nm 이하의 게이트 길이를 요할 수 있고 이로 인해 매우 정교한 패터닝 기법들의 적용을 필요하게 할 수 있다.상술된 바와 같이, 요구되는 경우, 정교한 하이-k 금속 게이트 전극 구조들이 구현될 수 있다. 그 이후에, 드레인 및 소스 영역들(152)은 통상적으로, 주입, 에피택셜 성장 기법(epitaxial growth technique)들 등에 의해 형성될 수 있고, 통상적으로 게이트 전극 구조들(160a, 160b)의 스페이서 구조(164)는 드레인 및 소스 영역들(152)의 측면 프로파일을 적절하게 정의하는데 사용된다. 다른 스트레인-유발 메커니즘들이 예컨대, 전체 트랜지스터 특성들을 더 향상시키기 위해서 스트레스 기억 기법들 등을 적용함에 의해 스트레인-유발 반도체 물질을 통합시킴으로써 구현될 수 있음이 이해되어야만 한다. 예컨대, 주입된 도펀트를 활성화시키는 등등을 위한 어떤 높은 온도의 공정 이후에, 금속 실리사이드(153)는 잘 정립된 실리사이드화 기법들에 기초하여 형성되고, 그로 인해 기본 트랜지스터 구조들을 완성한다.
그 이후에, 상기 식각 정지층(120)이 스트레인(151s)을 유발하기 위해서 바람직한 높은 내부 스트레스 레벨을 가지도록 형성된다. 이를 위해, 실리콘 나이트라이드는 P-채널 트랜지스터들이 고려되는 경우 잘 정립된 플라즈마 강화 화학 기상 증착(CVD) 기법들에 기초하여 증착되고 높은 내부 압축성 스트레스를 포함하며, 또한 요구되는 식각 정지 능력들을 제공하기 위해 실행가능한 후보임이 증명되었다. 그 결과, 복수의 증착 레시피들이 높은 내재적 압축성 스트레스를 가진 실리콘 나이트라이드 물질을 증착하기 위해서 가스 유량들, 이온 충격, 압력 등과 같은 공정 파라미터들을 제어하기 위해 개발되었다. 비록, 3GPa의 높은 내부 스트레스 레벨 및 심지어 그보다 더 높은 내부 스트레스 레벨이 달성될 수 있더라도, 식각 정지층에서의 높은 내부 스트레스 레벨이 예상하는 만큼 채널 영역(151)으로 효율적이게 전달되지 않을 수 있음이 판명되었다. 한가지 이유는 트랜지스터들(150a, 150b)의 노출된 표면 영역들에 관한 실리콘 나이트라이드 물질의 접착 특성들에서 발견된다. 이러한 이유로, 접착층(121)을 포함하는 이중-층의 형태로 상기 식각 정지층(120)을 제공하는 것이 제안된 바, 상기 접착층은 상당히 더 낮은 내부 스트레스 레벨을 가지고 상기 트랜지스터의 표면 영역들에 우수한 접착력을 제공하도록 만들어지며, 후속하는 층(122)은 요구되는 높은 내부 스트레스 레벨을 제공할 수 있다. 따라서, 통상적으로, 두 개의 서로 다른 증착 레시피들이 상기 층(121)에 대해 우수한 접착력을 획득하고 상기 층(122)에 대해 매우 높은 내부 스트레스 레벨을 획득하도록 상기 이중-층(120)을 형성함에 있어서 적용된다. 일부 경우들에서, 예컨대 상기 층(120)이 서로 다른 트랜지스터 타입들 위에 서로 다른 스트레스 특성들의 식각 정지층들을 제공하도록 패터닝되기 위한 것인 경우, 컴포넌트(123)에 의해 나타내진 바와 같이, 예컨대 얇은 이산화 실리콘 물질의 형태로 추가적인 식각 정지층이 제공될 수 있다. 다른 경우들에서, 상기 이중-층(120)은 트랜지스터들(150a, 150b)의 노출된 표면 영역들 상에 바로 형성된다.
기본적으로, 상기 이중-층(120)은 매우 효율적인 스트레인-유발 메커니즘을 제공하고, 정교한 적용들에서, 접착층은 1.7 내지 1.9GPa의 스트레스 레벨을 가지며 약 10nm의 두께로 제공되고, 상기 층(122)은 3GPa의 내부 스트레스 레벨 및 예컨대 최대 3.6GPa의 상당히 더 높은 내부 스트레스 레벨을 가지며 바람직한, 증가된 두께를 가질 수 있다. 일반적으로, 상기 층(120)의 내부 스트레스 레벨에 의해 유발된 역학적 힘은 단순히, 상기 층(120)의 내부 스트레스 레벨 x 두께에 의해서 결정되고, 평균 스트레스 레벨은 상기 층들(121 및 122)의 전체 두께 및 결합된 스트레스 레벨들에 의해 결정된다. 따라서, 채널 영역(151)에서 최종적으로 획득되는 스트레인(151s)을 증가시키기 위해서 전체 두께 및 평균 스트레스 레벨에서의 증가는 매우 바람직할 수 있지만, 정교한 반도체 디바이스들에 있어서의 패킹 밀도를 증가시키기 위한 요구와 양립될 수 없다. 즉, 상기 구조들(160a, 160b)과 같이 이웃하는 게이트 전극 구조들의 감소된 피치로 인해, 상기 이중-층(120)의 전체 두께는, 이 이웃하는 구조들 사이의 공간들에 스트레스를 받은 실리콘 나이트라이드 물질의 신뢰성있는 증착을 가능하게 하도록 적응되어야만 하고, 그로 인해 약 40nm 이하의 게이트 길이를 가진 게이트 전극 구조들을 포함하는 반도체 디바이스들에 대해 약 40nm의 증착 두께를 요한다.
이 증착 레시피는 채널 영역들(151)에 높고 바람직한 압축성 스트레인을 획득하도록 이중-층(120)을 형성하기 위한 정교한 증착 기법을 나타낸다. 상기 증착은 상품명 Producer 하의 Applied Materials Inc.로부터 이용가능한 증착 툴에 기초하여 정립된 공정 환경에서 수행될 수 있는 바, 상기 증착 툴은 지름 300mm의 반도체 기판들을 공정처리하도록 적절하게 구성된다. 제1 단계에서, 접착층(121)이 상기 증착 툴의 공정 챔버를 먼저 셋업함으로써 형성되고, 상기 기판(101)은 300 내지 550℃의 범위 내의 예컨대, 480℃일 수 있는 바람직한 값으로 상기 기판의 온도의 조정을 가능하게 하는 적절한 기판 홀더 상에 위치되며, 공정 챔버의 샤워 해드(shower head)에 관한 상기 기판(101)의 간격은 250 내지 350mil의 범위 내에 있도록 조정된다. 더욱이, 바람직한 압력은, 질소(nitrogen) 및 아르곤(argon)의 형태로 된 캐리어 가스들과 조합하여 실란(silane) 및 암모니아(ammonia)의 형태로 된 전구체 가스(precursor gas)들을 적용함으로써 설정된다.
더욱이, 접착층(121)을 형성하는 다음 단계에서, 실리콘 나이트라이드 물질의 실제 증착은, 상기 공정 챔버 내의 공정 분위기(process atmosphere)에 저주파수 파워를 공급하고 그로 인해 이 기술분야에 잘 알려진 바와 같이, 노출된 표면 영역들과 상호작용하는 각각의 라디컬(radical)들을 결국 발생시키는 플라즈마를 생성함으로써 개시된다. 증착 단계 동안, 약 30 내지 150W의 저주파수 파워가 공급될 수 있고, 그로 인해 15초의 증착 시간 동안 약 10nm의 두께가 획득된다.
그 이후에, 두 개의 전이(transition) 단계가 바람직하고 높은 내부 스트레스 레벨을 가진 상부 층(122)의 증착을 가능하게 하기 위해서 공정 챔버 내의 증착 분위기를 재구성하도록 수행된다. 상기 두 개의 전이 단계 중 제1 단계에서, 고주파수 파워가 상기 공정 분위기에 공급되고, 상기 제2 전이 단계에서, 추가적으로 아르곤 유량이 증착 공정 동안 증가된 이온 충격을 획득하기 위해서 증가될 수 있다. 따라서, 상기 전이 단계들 동안, 플라즈마 분위기는 상기 층(122)의 후속하는 증착을 위한 조건들을 준비하기 위해서 유지된다. 다음 단계에서, 앞서 조정된 공정 조건들이 72 내지 110초의 시간 동안 유지되고, 그로 인해 상기 층(122)에 대해 약 30nm의 두께를 획득한다. 그 이후에, 증착 공정은 퍼지(purge) 및 펌프(pump) 단계들을 적용함으로써 종료된다.
하기의 표 1에, 상기 이중-층(120)을 형성하기 위해 상술된 공정 시퀀스에서 사용될 수 있는 각 파라미터 값들이 나열되어 있다.
표 1
접착층(121)의 형성
셋업 15초:
T = 480℃ (300 내지 550℃), p = 1.5 내지 2.5 Torr,
간격 = 250 내지 350 mil,
SiH4 = 40 내지 120 sccm, NH3 = 50 내지 200 sccm,
N2 = 1000 내지 3000 sccm, Ar = 1500 내지 3000 sccm,
증착 15초 (100Å):
T = 480℃ (300 내지 550℃), p = 1.5 내지 2.5 Torr,
간격 = 250 내지 350 mil, LF 파워 = 30 내지 150 Watt,
SiH4 = 40 내지 120 sccm, NH3 = 50 내지 200 sccm,
N2 = 1000 내지 3000 sccm, Ar = 1500 내지 3000 sccm,
전이 단계들
전이 단계1:
Pre1 1초, T = 480℃ (300 내지 550℃), p = 1.5 내지 2.5 Torr,
간격 = 250 내지 350 mil, LF 파워 = 20 내지 120 W, HF 파워 = 60 내지 160 W,
SiH4 = 40 내지 120 sccm, NH3 = 50 내지 200 sccm,
N2 = 1000 내지 3000 sccm, Ar = 1500 내지 3000 sccm,
전이 단계4:
Pre2 1초, T = 480℃ (300 내지 550℃), p = 1.5 내지 2.5 Torr,
간격 = 250 내지 350 mil, LF 파워 = 20 내지 120 W, HF 파워 = 60 내지 160 W,
SiH4 = 40 내지 120 sccm, NH3 = 50 내지 200 sccm,
N2 = 1000 내지 2000 sccm, Ar = 2000 내지 5000 sccm,
높은 스트레스 상부층(122)의 형성
증착 70 내지 110초 (300℃):
T = 480℃ (300 내지 550℃), p = 1.5 내지 2.5 Torr,
간격 = 250 내지 350 mil, LF power = 20 내지 130 W, HF power = 60 내지 160 W,
SiH4 = 40 내지 120 sccm, NH3 = 50 내지 200 sccm,
Ar = 2000 내지 5000 sccm, H2 = 2000 내지 5000 sccm,
퍼지 및 펌프
퍼지 10초:
T = 480℃ (300 내지 550℃), p = 1.5 내지 2.5 Torr,
간격 = 250 내지 350 mil, LF 파워 = 0 W, HF 파워 = 0 W,
SiH4 = 0 sccm, NH3 = 0 sccm, Ar = 2000 내지 5000 sccm, H2 = 0 sccm,
펌프 10초:
T = 480℃ (300 내지 550℃), TV 개방,
간격 = 리프트 위치, LF 파워 = 0 W, HF 파워 = 0 W,
SiH4 = -1, NH3 = -1, Ar = -1, H2 = -1,
상기에 명시된 증착 레시피를 사용함으로써, 상기에 나타내진 바와 같은 내부 스트레스 레벨들이 획득될 수 있다. 그러나, 채널 영역들 내의 결과적인 스트레인 레벨은 예상보다 더 낮으며, p-채널 트랜지스터들의 특성들의 추가적인 향상이 매우 바람직할 수 있다. 그러나, 단순히 접착층(121)의 두께를 감소시키고 이와 동일한 양만큼 상부층(122)의 두께를 증가시키는 것은 결과적으로, 접착력의 손실이 상기 접착층(121)의 두께를 감소시킴으로써 동반될 수 있기 때문에 실제로 힘(force)이 더 커지고 상기 P-채널 트랜지스터들의 성능이 향상되게 하지 않음이 판명되었다.
상술된 상황에 비추어, 본 발명은, 효율적인 스트레인 유발 메커니즘이 매우 스트레스를 받은 유전 물질에 기초하여 제공될 수 있고, 상기에 기재된 하나 이상의 문제들의 영향들을 회피하거나 또는 적어도 감소시킬 수 있는 공정 기법들 및 반도체 디바이스들에 관련한다.
다음은, 본 발명의 일부 양상들의 기본적인 이해를 제공하기 위해서 본 발명의 간략화된 요약을 제시한다. 이 요약은 본 발명의 완전한 개요가 아니다. 이는 본 발명의 중심적인 요소들 또는 중대한 요소들을 식별하기 위해 또는 본 발명의 범위를 기술하기 위해 의도된 것이 아니다. 이 요약의 단일의 목적은 이후에 논의될 더욱 상세한 설명에 대한 서막으로서 간략화된 형태로 일부 개념들을 제시하기 위한 것이다.
일반적으로, 본 발명은, P-채널 트랜지스터들의 채널 영역 내의 스트레인 레벨이 상기 채널 영역 상에 작용하는 힘을 증가시킴으로써 향상될 수 있는 공정 기법들 및 결과적인 반도체 디바이스들에 관련한다. 이를 위해, 예컨대, 향상된 접착력이 이중-층 시스템에서 접착층의 두께의 감소를 가능하게 할 수 있기 때문에 특히, 우수한 접착력의 접착층이 전체 스트레스 전달 효율에 상당히 영향을 줄 수 있으며, 또한 접착층의 내부 스트레스 레벨의 특정한 증가가 P-채널 트랜지스터 상에 작용할 수 있는 증가된 전체 힘에 기여할 수 있음이 인지되었다. 더욱이, 우수한 접착력에 근거하여, 바람직하고 높은 스트레스 레벨이, 접착층의 두께에 있어서의 감소로 인해 상기 이중-층 시스템의 소정의 총 두께에 대해 증가된 두께를 제공받을 수 있는 상부 층에 적용될 수 있다. 더욱이, 일부 예시적인 실시예들에서, 훨씬 증가된 내부 스트레스 레벨이 상기 상부층에서 달성되고, 그로 인해 상기 이중-층 시스템의 증가된 전체 스트레스 레벨에 훨씬 더 기여할 수 있다.
본 명세서에 개시된 일 예시적인 방법은, 제1 스트레인-유발 물질층의 증착을 위해 표면 영역을 준비하기 위하여 플라즈마가 없는 암모니아 및 질소 함유(plasma-free ammonia and nitrogen-containing) 분위기에 반도체 디바이스의 트랜지스터의 표면 영역들을 노출하는 단계를 포함한다. 상기 방법은 제1 플라즈마 보조 증착 공정을 이용함으로써 상기 표면 영역들 상에 상기 제1 스트레인-유발 물질층을 형성하는 단계를 더 포함하고, 상기 제1 스트레인-유발 물질층은 상기 트랜지스터의 채널 영역에 압축성 스트레인을 유발하며 상기 제1 스트레인-유발 물질층은 제1 내부 스트레스 레벨을 가진다. 상기 방법은 제2 플라즈마 보조 증착 공정을 이용함으로써 상기 제1 스트레인-유발 물질층 상에 제2 스트레인-유발 물질층을 형성하는 단계를 포함하고, 상기 제1 플라즈마 보조 증착 공정은 적어도 하나의 공정 파라미터 설정에 의해 상기 제2 플라즈마 보조 증착 공정과 다르다. 더욱이, 상기 제2 스트레인-유발 물질층은 상기 채널 영역에 압축성 스트레인을 유발하고, 상기 제1 내부 스트레스 레벨보다 높은 제2 내부 스트레스 레벨을 가진다.
본 명세서에 개시된 추가의 예시적인 방법은 트랜지스터 위에 압축성 이중-층을 형성하는 것에 관련한다. 상기 방법은 화학적으로 반응성인 분위기에 이온화 파워(ionizing power)를 공급함없이 상기 화학적으로 반응성인 분위기를 조성함으로써 상기 트랜지스터 위의 표면 영역으로부터 산소-함유 오염물(oxygen-containing contaminant)들을 제거하는 단계를 포함한다. 상기 방법은 제1 플라즈마 분위기를 조성함으로써 상기 표면 영역 상에 제1 스트레인-유발 물질층을 형성하는 단계를 더 포함하고, 상기 제1 스트레인-유발 물질층은 제1 내부 스트레스 레벨 및 제1 두께를 가진다. 상기 방법은 추가적으로, 제2 플라즈마 분위기를 조성함으로써 상기 제1 스트레인-유발 물질층 상에 제2 스트레인-유발 물질층을 형성하는 단계를 포함하고, 상기 제2 플라즈마 분위기는 적어도 하나의 공정 파라미터에 관하여 상기 제1 플라즈마 분위기와 다르다. 더욱이, 상기 제2 스트레인-유발 물질층은 제2 내부 스트레스 레벨 및 제2 두께를 가지고, 상기 제2 내부 스트레스 레벨은 상기 제1 내부 스트레스 레벨보다 높고, 상기 제2 두께는 상기 제1 두께보다 두껍다.
일 예시적인 반도체 디바이스는 P-채널 트랜지스터 위에 형성되는 제1 스트레인-유발 물질층을 포함하고, 상기 제1 스트레인-유발 물질층은 제1 두께, 및 상기 트랜지스터의 채널 영역에 압축성 스트레인을 유발하기 위한 2.2 내지 2.5GPa의 제1 내부 스트레스 레벨을 가진다. 상기 반도체 디바이스는 상기 트랜지스터 위의 상기 제1 스트레인-유발 물질층 상에 형성되는 제2 스트레인-유발 물질층을 더 포함하고, 상기 제2 스트레인-유발 물질층은 제2 두께 및 3.0GPa 이상의 제2 내부 스트레스 레벨을 가지며, 상기 제1 두께는 상기 제2 두께보다 덜 두껍다.
본 출원의 맥락에서, 플라즈마가 없는 분위기는 분자들의 의도된 이온화를 야기시킬 수 있는 에너지의 공급이 억제된 공정 분위기로서 고려되는 것임이 이해되어야만 한다. 그러나, 플라즈마가 없는 분위기에서, 그럼에도 불구하고 이온화된 입자들이, 소정의 열 동적 조건(thermal dynamic condition)들 하에서 열 이동 분자들에 의해 유발되고 반도체 디바이스들을 형성하기 위한 공정 환경에 통상적으로 존재하는 어떤 자연적 방사(natural radiation)에 의해 유발된 충격 이온화(impact ionization)의 정도에 따른 양으로 존재할 수 있음이 이해되어야만 한다. 유사하게, 용어, "이온화 파워를 공급함없이 화학적으로 반응성인 분위기를 조성하는 것"은, 상기 분위기 내의 입자들을 이온화하는데 의도되는 추가적인 파워의 공급이 억제되는 반면, 여전히 회피 불가능한 높은 에너지의 방사 및 입자들뿐만 아니라 열 이동이 고려 하의 공정 가스들에 특정한 그러나 낮은 정도의 이온화에 기여할 수 있음과 같이 이해되기 위한 것이다.
본 발명은 첨부된 도면들과 연계하여 다음의 상세한 설명에 대한 참조에 의해 이해될 수 있는 바, 이 도면들에서 유사한 참조 번호는 유사한 요소들을 식별한다:
도 1은 종래의 증착 레시피에 기초하여 형성된 이중-층을 포함하는 정교한 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2a 내지 2d는 예시적인 실시예들에 따른, 우수한 내부 스트레스 레벨을 가지는 이중-층 시스템을 형성함에 있어서 다양한 제조 단계들 동안의 반도체 디바이스의 단면도를 개략적으로 도시한다.
본 명세서에 개시된 본 발명이 다양한 수정들 및 대안적인 형태들을 허용할 수 있는 반면, 이들 중 특정한 실시예들이 도면들에 예로서 도시되고 본 명세서에서 상세히 기술된다. 그러나, 본 명세서에서 특정한 실시예들의 상세한 설명은 개시된 특별한 형태들에 본 발명을 제한하고자 의도된 것이 아니라 반대로, 첨부된 특허 청구 범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위 내에 속하는 모든 수정들, 등가물들 및 대안들을 커버하기 위해 의도된 것이다.
본 발명의 다양한 예시적인 실시예들이 하기에 기술된다. 명확성을 위하여, 실제 구현들의 모든 특징들이 본 명세서에 기술되지는 않는다. 물론, 어떤 이러한 실제 실시예의 개발에 있어서, 일 구현으로부터 다른 구현까지 다양한 시스템-관련 그리고 비즈니스-관련 제약들을 준수하는 바와 같이, 수많은 구현-특정 결정들이 개발자들의 특정 목표들을 달성하기 위해 이루어져야만 함이 이해될 것이다. 더욱이, 이러한 개발 노력들이 복잡하고 시간 소비적일 수 있지만, 그럼에도 불구하고 본 발명의 이득을 가질 이 기술 분야의 통상의 숙련자들에게 일상적인 업무가 될 수 있음이 이해될 것이다.
이제, 본 발명이 첨부된 도해들을 참조하여 기술될 것이다. 다양한 구조들, 시스템들 및 디바이스들이 예시의 목적으로만 그리고 이 기술 분야의 숙련자들에게 잘 알려진 세부사항들과 본 발명을 모호하게 하지 않기 위해서 도면들에 개략적으로 도시된다. 그럼에도 불구하고, 첨부된 도면들은 본 발명의 예시적인 예들을 기술하고 설명하도록 포함되어 있다. 본 명세서에 사용된 단어들 및 문구들은 관련 기술 분야의 숙련자들에 의한 단어들 및 문구들의 이해와 일관된 의미를 가지는 것으로 이해되고 해석되어야만 한다. 용어 또는 문구의 특별한 정의 즉, 이 기술 분야의 숙련자들에 의해 이해되는 바와 같은 통상의 관습적인 의미와 다른 정의가 본 명세서의 용어 또는 문구의 일관된 사용에 의해 나타내지도록 의도된 것이 아니다. 용어 또는 문구가 특별한 의미 즉, 숙련자들에 의해 이해되는 것 이외의 의미를 가지도록 의도된 정도까지, 이러한 특별한 정의는 상기 용어 또는 문구에 대한 특별한 정의를 직접적으로 그리고 명백하게 제공하는 정의 방식으로 본 명세서에 명시적으로 제시될 것이다.
본 발명에 따르면, 높은 내재성 스트레스 레벨들이 단독으로 P-채널 트랜지스터의 성능을 향상시키기에 충분하지 않음이 인지되었다. 특히, 우수한 내부 스트레스 레벨을 가지는 유전 이중-층 시스템의 개념을 사용할 때, 접착력을 향상시키는 것이 소정의 기하학적 구조 즉, 이중-층의 전체 두께에 대해 P-채널 트랜지스터 상의 우수한 힘을 얻는데 중요한 양상임이 인지되었다. 그 이후에, 예시적인 실시예들에 따르면, 적절하게 계획된 표면 처리 또는 전-처리가 적용되는 바, 그 결과 노출된 표면 영역들과 특정하게 계획된 공정 분위기가 상호작용하고, 상기 표면 처리는, 산소 오염물들을 제거함으로써 노출된 표면 영역을 세정하기 위해 플라즈마가 없는 분위기에 기초하여 예컨대, 암모니아 및 질소 함유 분위기에 기초하여 수행될 수 있다. 따라서, 상기 플라즈마가 없는 처리는, 접착층 및 후속적인 강하게 스트레스를 받은 상부층에 의해 획득되는 높은 역학적 힘을 아래 놓인 표면 영역들에 전달하고 그리하여 최종적으로는 고려 하의 트랜지스터의 채널 영역으로 전달하기 위해서 상기 접착층에 관하여 강한 인터페이스를 발생시킨다. 예를 들어, 상기 P-채널 트랜지스터는 금속 실리사이드를 포함하는 드레인 및 소스 영역들을 포함할 수 있고, 이 감응성 영역들의 특성들은 실질적으로, 플라즈마의 부재로 인해 이전의 처리에 의해 영향을 받지 않는다. 따라서, 이 감응성 영역들의 전기적 특성들은 실질적으로 보존되고, 여전히 이 영역들을 통한 채널 영역으로의 스트레스 전달은 선행하는 처리에 의해 달성되는 우수한 접착 특성들로 인해 향상될 수 있다.
더욱이, 일부 예시적인 실시예들에서, 우수한 표면 특성들은 예컨대, 저주파수 파워 및 고주파수 파워에 기초하여 각 플라즈마 분위기를 조성함으로써 달성될 수 있는 증가된 내부 스트레스를 가진 접착층의 증착을 가능하게 할 수 있다. 예를 들어, 일부 예시적인 실시예들에서, 저주파수 파워에 대한 고주파수 파워의 비는 1.5 내지 2.5의 범위 내에 있고, 그로 인해 증가된 이온 충격을 획득하며, 전구체 가스들 및 배리어 가스(barrier gas)들의 가스 유량들, 기판과 샤워 해드 사이의 간격 등과 같은 다른 공정 파라미터들이 증가된 내부 스트레스 및 전체 기판에 걸친 층 두께의 양호한 균일도를 획득하도록 적절하게 조정될 수 있다. 이 방식에서, 일부 예시적인 실시예들에서, 2.2 내지 2.5 GPa의 접착층의 내부 스트레스 레벨이 달성되는 바, 이는 종래의 접착층들에 비해 약 25 내지 35% 더 높다.
우수한 접착력으로 인해, 접착층의 두께는 본 명세서에 개시된 원리에 따라 감소될 수 있고, 그로 인해 실질적으로, 아래 놓인 트랜지스터 영역들로의 역학적인 힘의 전달의 손실없이 심지어 종래의 접착층의 두께에 비해 약 50%의 두께 감소를 가능하게 할 수 있다.
일부 예시적인 실시예들에서, 접착층을 증착하기 위한 플라즈마 분위기 및 높은 스트레스의 상부층을 증착하기 위한 플라즈마 분위기는 적절한 전이 단계에 기초하여 분리될 수 있지만, 일부 예시적인 실시예들에서, 플라즈마를 차단함없이 추가적인 전이 단계가 상기 접착층과 상부층 사이의 인터페이스 특성들을 훨씬 더 향상시키기 위해 적용될 수 있다.
추가의 예시적인 실시예들에서, 상부층의 내부 스트레스 레벨은 종래의 상부 층들의 내부 스트레스 레벨보다 약 5% 높을 수 있는 최대 3.8GPa까지 증가될 수 있고, 이 스트레스 레벨은 공정 분위기 내의 압력을 증가시킴으로써 그리고 이온 충격을 유발하고 플라즈마 희석 가스(dilution gas)의 양을 증가시키기 위해 가스의 양을 증가시킴으로써 달성될 수 있다.
일부 예시적인 실시예들에서, 접착층의 증착에 앞선 표면 처리는, 역학적인 표면 성질들이 상당히 향상되고 그로 인해 아래 놓인 트랜지스터 영역들로의 내부 스트레스 레벨의 효율적인 전달을 가능하게 한다는 사실로 인해 P-채널 트랜지스터들의 훨씬 더 향상된 트랜지스터 성능을 획득하도록 접착층의 증가된 내부 스트레스 레벨 및/또는 감소된 두께 그리고 상부층의 증가된 내부 스트레스 레벨과 효율적으로 결합될 수 있다. 더욱이, 접착층과 상부층 사이의 인터페이스 특성들은 또한, 적절한 전이 즉, 두 개의 증착 단계들 사이의 고주파수/저주파수 파워 및 가스 유량들의 변경에 의해 영향을 받을 수 있어서, 상부층의 증가된 내부 스트레스 레벨이 또한 접착층을 통해 트랜지스터 영역에 효율적으로 전달될 수 있다.
도 2a 내지 2d를 참조하여, 이제 추가의 예시적인 실시예들이 더욱 상세히 기술될 것이며, 해당되는 경우, 도 1에 대한 참조가 또한 이루어질 수 있다.
도 2a는 공정 환경(270)에서 공정처리될 수 있는 반도체 디바이스(200)의 단면도를 개략적으로 도시하는 바, 상기 공정 환경은 증착 툴의 공정 챔버 등에 의해 나타내질 수 있다. 상기 반도체 디바이스(200)는 이 제조 단계에서, 기판 상에 형성된 반도체층(202)을 가지는 상기 기판(201)을 포함할 수 있다. 상기 반도체층(202)은 디바이스(100)를 참조하여 상술된 바와 같이 상당량의 실리콘을 포함할 수 있는 어떤 적절한 반도체 물질을 나타낼 수 있다. 그러나, 게르마늄(germanium), 탄소(carbon) 또는 다른 반도체 합금들 등과 같은 다른 컴포넌트들 역시 상기 반도체층(202)에 존재할 수 있음이 이해되어야만 한다. 더욱이, 상기 반도체층(202)이 정교한 응용들에서 실질적으로 결정질의 형태로 제공될 수 있는 바, 그 이유는 이러한 경우들에서, 우수한 구동 전류 능력 및 이에 따른 스위칭 속도가 달성될 수 있기 때문이다. 다른 경우들에서, 본 명세서에 개시된 원리들은 또한, 비정질(amorphous) 반도체 물질들에 적용될 수 있다. 더욱이, 반도체층(202)의 적어도 일부들은 전체 공정 및 디바이스 요건들에 따라 실질적으로 비-결정질 상태로 제공될 수 있는 금속 실리사이드와 같은 금속-함유 물질들의 형태로 제공될 수 있다. 더욱이, 상술된 바와 같이, 상기 반도체층(202)은 복수의 액티브 영역들로 분할될 수 있고, 편의를 위해 단일 액티브 영역(202a)이 도 2a에 도시된다. 또한, 매립된 절연 물질(미도시)이 SOI(silicon-on-insulator) 구조가 고려되는 경우 상기 반도체층(202) 아래에 형성될 수 있음이 이해되어야만 한다.
트랜지스터(250)는 액티브 영역(202a)에 그리고 상기 액티브 영역 위에 형성되고, 게이트 전극 구조(260)를 포함하는 바, 상기 게이트 전극 구조는 게이트 유전층(261), 하나 이상의 전극 물질(262, 263) 및 스페이서 구조(264)를 차례대로 포함한다. 상기 게이트 전극 구조(260)가 예컨대, 하이-k 유전 물질들, 금속-함유 전극 물질들 등의 구현에 관하여 어떤 적절한 구조를 가질 수 있음이 이해되어야만 한다. 더욱이, 게이트 전극 구조(260)의 길이 즉, 상기 게이트 유전층(261)에서의 게이트 물질(262)의 수평적 확장은 정교한 응용들에서 40nm 이하일 수 있고, 다른 수치들은 고려 하에 상기 디바이스에 대한 설계 요건들에 따라 구현될 수 있다. 더욱이, 상기 트랜지스터(250)는 채널 영역(251)에 의해 연결될 수 있는 드레인 및 소스 영역들(252)을 포함할 수 있고, 디바이스(100)를 참조하여 역시 상술된 바와 같은 플래너 트랜지스터 구조가 도 2a에 도시되며, 또한 본 명세서에 개시된 원리들은 FinFET 디바이스들 등과 같은 어떤 다른 트랜지스터 구조에 적용될 수 있음이 이해되어야만 한다. 더욱이, 일부 경우들에서, 금속 실리사이드(253)가 드레인 및 소스 영역들(252)에 형성될 수 있다. 더욱이, 일부 예들에서, 이산화 실리콘 물질 등과 같은 두꺼운 식각 정지층(223)은, 예컨대 서로 다른 내부 스트레스 레벨들의 이중-층들이 서로 다른 타입의 트랜지스터들 위에 제공되어야만 할 때, 유전 이중-층을 패터닝하는 것에 관한 추가의 공정을 보강하기 위해 제공될 수 있다. 다른 경우들에서, 상기 식각 정지 라이너(223)는 생략될 수 있다.
P-채널 트랜지스터를 나타내는 트랜지스터(250)가 예컨대, 디바이스(100)를 참조하여 또한 상술된 바와 같이, 어떤 적절한 공정 기법에 기초하여 형성될 수 있다. 따라서, 어떤 높은 온도의 공정들을 수행하고 가능하게는 영역들(263) 내의 금속 실리사이드와 결합하여 금속 실리사이드 영역들(253)을 완성한 이후에, 요구되는 경우, 추가의 공정이 식각 정치 라이너(223)를 형성함으로써 계속될 수 있다. 다른 경우들에서, 상기 라이너(223)는 트랜지스터(250)의 노출된 표면 영역들 상에 바로 이중-층 시스템을 증착하는 것을 가능하게 하기 위해서 생략될 수 있다. 통상적으로, 참조 번호(203)로서 나타내진 산소-관련 오염물들은 노출된 표면 영역들(250s) 예컨대, 식각 정지 라이너(223)가 제공되지 않는 경우 게이트 전극 구조(260)와 드레인 및 소스 영역들(252)의 표면 영역들 상에 접착될 수 있고, 다른 경우들에서, 이 오염물들(203)은 상기 라이너(223)의 표면에 접착될 수 있음이 이해되어야만 한다. 따라서, 참조 번호(250s)로서 나타내진 노출된 표면 영역들은 라이너(223)가 제공되는 경우 상기 라이너의 표면을 나타낼 수 있고, 다른 경우들에서, 상기 영역들(250s)은 예컨대, 금속 실리사이드(253)의 형태로 드레인 및 소스 영역들(252)의 어떤 노출된 표면 영역들을 나타낼 수 있으며, 또한 게이트 전극 구조(260)의 어떤 노출된 영역들을 나타낼 수 있다.
본 명세서에 개시된 원리들에 따르면, 상기 영역들(250s)의 표면 특성들은, 암모니아(NH3) 및 질소 가스(N2)에 기초하여 조성될 수 있는 플라즈마가 없는 공정 분위기(204)에 기초하여 산소-관련 오염물들(203)의 적어도 일부를 제거함으로써 상당히 향상될 수 있음이 인지되었다. 이를 위해, 일 예시적인 실시예에서, 디바이스(200)의 온도는 300 내지 550℃ 사이의 범위 내에 있도록 제어될 수 있는 바, 예컨대, 약 480℃의 값을 이용할 수 있다. 더욱이, 일부 예시적인 실시예들에서, 분위기(204)의 압력은 1.8 내지 3.0 Torr의 범위 내에 있도록 제어되는 바, 예컨대, 2.5 Torr를 이용할 수 있다. 더욱이, 분위기(204)를 유지하기 위해서, 질소에 대한 암모니아의 유량비가 2/35 내지 1.0의 범위 내에 있도록 조정될 수 있다. 더욱이, 아르곤이 상기 분위기(204)를 조성하기 위해서 공정 환경(270)에 적용될 수 있고, 질소 가스에 관하여 아르곤의 유량비는 10/35 내지 3.5의 범위 내에 있도록 제어될 수 있다.
다음의 표 2는 300mm 지름의 기판들의 공정을 가능하게 하도록 설비될 때, Applied Materials Inc.로부터 이용가능한 상품명 Producer를 가진 증착 툴에 기초하여 공정 분위기(204)를 조성하는데 사용될 수 있는 공정 파라미터 값들을 제공한다.
표 2
공정 분위기(204)에 근거한 처리
지속 기간: 20 내지 60초,
T = 480℃ (300 내지 550℃),
p = 2.5 Torr (1.8 내지 3.0 Torr),
간격 = 350 mil (250 내지 450 mil),
NH3 = 600 sccm (200 내지 1000 sccm),
N2 = 2500 sccm (1000 내지 3500 sccm),
Ar = 2500 sccm (1000 내지 3500 sccm).
도 2b는 추가의 진전된 단계에서의 디바이스(200)를 개략적으로 도시하는 바, 이 단계에서, 우수한 접착력의 접착층(221)이 적절한 공정 환경 내에서 트랜지스터(250) 위에 형성될 수 있고, 이 공정 환경은 도시된 실시예에서, 앞선 제조 단계에서 사용된 공정 환경과 동일한 공정 환경(270)이다. 접착층(221)의 형성의 제1 단계(205a)에서, 동일한 참조 번호(205a)에 의해서 역시 나타내지는 공정 분위기는 실리콘 나이트라이드-기반 물질의 후속적인 증착을 위해 디바이스(200)가 준비되도록 조성될 수 있다. 예를 들어, 실란(SIH4) 및 암모니아가 공정 환경(270)에 적용될 수 있지만, 상기 환경(270) 내에 플라즈마를 발생시킴 없이 적용된다. 더욱이, 질소 가스 및 아르곤 가스는, 증착 단계(205b) 동안 안정적인 조건들을 획득하도록 상기 후속하는 증착 단계(205b) 동안 역시 유지될 수 있는 적절한 유량들로 공급될 수 있다. 실리콘 나이트라이드 기반 물질의 후속적인 증착을 위해 디바이스(200)가 준비되도록 공정 분위기를 조성하는, 접착층(221)의 형성의 제1 단계(205a)에서, 아르곤의 공급은 선택적이다. 아르곤은 후속적인 증착을 위한 디바이스의 전처리에 필수적이지 않다. 대신, 아르곤은 실제 증착 단계(205b) 동안 공정 분위기에 처음 도입될 수 있다.
실제 증착 동안, 플라즈마는 저주파수 파워 및 고주파수 파워를 공급함으로써 상기 환경(270)에서 발생될 수 있고, 공정 환경(270)의 기능(capability)들에 따라, 저주파수 파워는 수 Hz 내지 수 백 KHz 범위에 있는 주파수로 공급된 전자기 파워로서 이해되는 것이고, 고주파수 파워는 수 mHz 내지 수 백 mHz의 범위에 있는 주파수로 공급된 전자기 파워로서 이해되는 것이다. 따라서, 접착층에 대한 종래의 증착 레시피와 반대로, 또한 고주파수 파워는, 이온 충격을 증가시키고 그리하여 상기 층(221)에 증가된 내부 스트레스를 획득하기 위해서 상기 환경(270)에 공급된다. 효율적인 표면 처리(204)(도 2a), 아래 놓인 표면 영역들(250s)을 포함하는 상기 층(221)에 의해 형성된 결과적인 인터페이스(221a)로 인해, 접착력의 손실이 종래의 접근법에 비해 회피될 수 있고, 이로 인해 상기 층(221)의 더 높은 내부 스트레스 레벨들 및 감소된 두께(221t)를 가능하게 하며, 대응하는 두께의 감소는 종래의 접착층의 최대 약 50 퍼센트까지 조정될 수 있다. 예를 들어, 상기 두께(221t)는 약 50nm가 되도록 선택될 수 있지만, 어떤 다른 값이 전체 공정 및 디바이스 요건들에 따라 선택될 수 있음이 이해되어야만 한다.
표 3은 공전 단계들(205a 및 205b)에 기초하여 접착층(221)을 형성하기 위한 통상의 공정 조건들 및 파라미터들을 기술하고, 대응하는 공정 파라미터 값들은 상기에 나타내진 증착 툴에 관련한다.
표 3
접착층(221)을 형성하는 단계
단계(205a):
셋업 SiH4 10 초 (5 내지 15 초),
T = 480℃(300 내지 550℃),
p = 2.5 Torr (1.8 내지 3.0 Torr),
간격 = 350 mil (250 내지 450 mil),
SiH4 = 45 sccm (20 내지 60 sccm),
NH3 = 30 sccm (0 내지 100 sccm),
N2 = 2500 sccm (1000 내지 3500 sccm),
Ar = 2500 sccm (1000 내지 3500 sccm).
단계(205b):
증착 5 초 / 50 Å(4 내지 10 초 / 40 내지 100 Å),
T = 480℃ (300 내지 550℃),
p = 2.5 Torr (1.8 내지 3.0 Torr),
간격 = 350 mil (250 내지 450 mil),
LF 파워 = 200 W (130 내지 280 W),
HF 파워 = 80 W (50 내지 150 W),
SiH4 = 45 sccm (20 내지 60 sccm),
NH3 = 30 sccm (0 내지 100 sccm),
N2 = 2500 sccm (1000 내지 3500 sccm),
Ar = 2500 sccm (1000 내지 3500 sccm).
도 2c는 추가의 진전된 단계에서의 디바이스(200)를 개략적으로 도시하는 바, 이 단계에서, 적절한 전이 단계가 접착층(221)의 증착 후에 그리고 매우 스트레스를 받은 상부층의 증착에 앞서 구현된다. 도시된 실시예에서, 전이 단계는 플라즈마 분위기의 계속적인 존재를 가능하게 하기 위해서 동일한 공정 챔버(270)에서 설정될 수 있다. 일 예시적인 실시예에서, 상기 전이 단계는 세 개의 후속하는 전이 단계들(206a, 206b 및 206c)에 기초하여 구현될 수 있다. 예를 들어, 제1 단계(206a) 동안, 적절한 가스 유량들이 저주파수 파워 및 고수파수 파워의 적절한 값들과 결합하여 조정될 수 있고, 그 이후에 단계(206b)가 진행되는 바, 이 단계에서 각 전력 값들은 실제 증착 단계 동안에도 사용될 수 있는 값들로 설정된다. 더욱이, 단계들(206a, 206b) 동안, 캐리어 가스들인 질소 및 아르곤의 공급은 각각 적절하게 감소되고 증가될 수 있어서, 최종 전이 단계(206c)에서, 증가된 바람직한 아르곤 유량에 관하여 안정적인 조건들이 설정될 수 있고, 질소의 유량은 지속되지 않을 수 있다. 더욱이, 적절하게 많은 양의 희석 가스 수소(hydrogen)가 마지막 전이 단계(206c) 동안 공급될 수 있다. 이 방식에서, 적절한 공정 분위기가 매우 높은 내부 스트레스를 가진 실리콘 나이트라이드 물질의 증착을 가능하게 하도록 조성될 수 있다.
표 4는 상기에 식별된 증착 공정 툴들을 사용할 때의 상기 전이 단계들(206a, 206b, 206c)에 대한 각 파라미터 값들 및 공정 시간들을 예시한다.
표 4
접착층(221)을 형성한 이후 그리고 상부층(222)을 형성하기 전의 전이 단계들
단계(206a):
Pre1 1 초 (0.5 내지 3 초),
480℃(300 내지 550℃),
p = 2.5 Torr (1.8 내지 3.0 Torr),
간격 = 350 mil (290 내지 450 mil),
LF 파워 = 50 Watt,
HF 파워 = 75 Watt,
SiH4 = 45 sccm (20 내지 80 sccm),
NH3 = 30 sccm (0 내지 100 sccm),
N2 = 2600 sccm (1000 내지 3500 sccm),
Ar = 2500 sccm (1000 내지 3500 sccm).
단계(206b):
Pre2 1 초 (0.5 내지 3 초),
480℃ (300 내지 550℃),
p = 2.5 Torr (1.8 내지 3.0 Torr),
간격 = 350 mil (290 내지 450 mil),
LF 파워 = 40 W (20 내지 100 W),
HF 파워 = 120 W (60 내지 160 W),
SiH4 = 50 sccm (30 내지 90 sccm),
NH3 = 140 sccm (70 내지 200 sccm),
N2 = 1500 sccm (500 내지 2500 sccm),
Ar = 3500 sccm (2000 내지 5000 sccm).
단계(206c):
Pre3 2 초 (0.5 내지 4 초),
480℃ (300 내지 550℃),
p = 2.5 Torr (1.8 내지 3.0 Torr),
간격 = 350 mil (290 내지 450 mil),
LF 파워 = 40 W (20 내지 100 W),
HF 파워 = 120 W (60 내지 160 W),
SiH4 = 50 sccm (30 내지 90 sccm),
NH3 = 140 sccm (70 내지 200 sccm),
Ar = 3500 sccm (2000 내지 4000 sccm),
H2 = 4500 sccm (2500 내지 4500 sccm).
도 2d는 적절한 증착 분위기에 근거하여 증착 공정(207)을 수행할 때 공정 환경(270)에서의 반도체 디바이스(200)를 개략적으로 도시한다. 상기 공정(207) 동안, 상부층(222)은 이미 상기에 논의된 바와 같이 접착층(221)의 두께보다 상당히 두꺼운 바람직한 두께(222t)로 형성될 수 있다. 더욱이, 상부층(222)의 내부 스트레스 레벨은 3GPa 이상의 적당히 높은 내부 스트레스 레벨을 획득하도록 조정될 수 있고, 예컨대, 최대 3.8GPa의 내부 압축성 스트레스 레벨을 달성하면 그로 인해 종래의 상부층들의 내부 스트레스 레벨을 약 5%만큼 향상시킬 수 있다. 이를 위해, 이온 충격 및 플라즈마 희석을 위한 가스로서의 적당히 높은 농도의 아르곤 및 수소 가스들이 적절하게 선택된 가스 유량들의 전구체 가스들 실란 및 암모니아와 조합하여 사용될 수 있다. 더욱이, 고주파수 파워 레벨 및 저주파수 파워 레벨이 바람직한 내부 스트레스 레벨을 획득하도록 선택될 수 있다. 유사하게, 압력이 적절하게 선택되고, 종래의 증착 레시피들에 비해 더 높을 수 있다.
표 5는 상기 식별된 공정 툴을 사용할 때 약 30nm의 두께를 가진 층(222)을 형성하기 위한 각각의 공정 시간 및 파라미터 값들을 예시한다. 상부층(222)의 두께가 예컨대, 약 35nm의 두께를 획득하도록 전체 증착 시간을 증가시킴으로써 증가될 수 있고, 그로 인해 도 1을 참조하여 상술된 바와 같이 종래의 이중-층과 동일한 총 두께를 가질 수 있는 이중-층(220)의 40nm의 총 두께를 획득하며, 평균 내부 스트레스 레벨이 더 높아질 수 있고 그로 인해 이미 상술된 바와 같이 트랜지스터(250)의 채널 영역에 증가된 스트레인을 전할 수 있음이 이해되어야만 한다. 더욱이, 앞서 수행된 전이 단계들(260a, 260b, 260c)(도 2c)로 인해, 상부층(222)과 접착층(221) 사이에 형성된 인터페이스(222a)가 또한, 우수한 접착 특성들을 보이고, 이로 인해 상기 상부층(222)으로부터 상기 접착층(221)으로의 그리고 최종적으로는 채널 영역(251)으로의 매우 효율적인 스트레스 전달을 가능하게 한다.
표 5
상부층(222)을 형성하기 위한 증착 공정(207)
증착 80 내지 120 초 (300 Å),
480℃(300 내지 550℃),
p = 2.5 Torr (1.8 내지 3.0 Torr),
간격 = 350 mil (290 내지 450 mil),
LF 파워 = 40 W (20 내지 100 W),
HF 파워 = 120 W (70 내지 200 W),
SiH4 = 50 sccm (30 내지 90 sccm),
NH3 = 140 sccm (70 내지 200 sccm),
Ar = 4500 sccm (3000 내지 7000 sccm),
H2 = 5500 sccm (3000 내지 7000 sccm).
증착 공정(207) 이후에, 추가의 공정이 예컨대, 종래의 공정 레시피들에서 또한 적용되는 바와 같이 퍼지 및 펌프 단계들을 수행함으로써 계속될 수 있고, 표 6은 상기에 식별된 증착 툴과 결합하여 사용되는데 적절할 수 있는 대응하는 공정 파라미터들 및 공정 시간들을 예시한다.
표 6
퍼지 및 펌프
퍼지 10 초,
480℃(300 내지 550℃),
p = 2.3 Torr (1.8 내지 2.8 Torr),
간격 = 350 mil (290 내지 450 mil),
LF 파워 = 0 W,
HF 파워 = 0 W,
SiH4 = 0 sccm,
NH3 = 0 sccm (10 내지 200 sccm),
Ar = 4500 sccm (2000 내지 6000 sccm),
H2 = 0 sccm (0 내지 3000 sccm),
펌프 10 초,
480℃ (300 내지 550℃),
TV 개방,
간격 = 리프트 위치,
LF 파워 = 0 Watt,
HF 파워 = 0 Watt,
SiH4 = - 1, NH3 = -1, Ar = -1, H2 = -1.
다양한 공정 파라미터들에 대해 상기 주어진 값들은 300mm 증착 툴 즉, Applied Materials Inc.로부터 이용가능한 Producer 시스템에 대해 매우 효율적이고, 이러한 파라미터 값들은 상술된 공정 시퀀스가 또한 다른 기판 사이즈들 및 공정 챔버 형상(geometries)에 대해 적용가능하도록 적절하게 스케일링될 수 있음이 이해되어야만 한다. 예를 들어, Producer 시스템의 200mm 구조의 경우, 가스 흐름 및 RF 파워는 대부분의 경우들에서 약 0.5배(factor)만큼 감소될 수 있다. 간격, 압력, 온도와 같은 다른 공정 파라미터들은 대부분의 경우들에서 변경될 필요가 없을 수 있다.
더욱이, 다양한 전이 단계들에 대한 증착 시간 및 공정 시간이 35nm의 이중-층에 대해 주어진다. 두께가 고려하의 기술 노드(technology node)에 좌우되기 때문에, 접착층(221) 및 상부층(222)의 총 두께는 통상적으로 30 내지 100nm 사이의 범위 내에 존재하도록 선택되고, 총 층의 두께의 적응(adaptation)에 대한 상당한 기여가 상부층의 두께의 변화로부터 올 수 있다. 한편, 접착층의 두께 및 이에 따른 대응하는 증착 시간은 고려 하의 트랜지스터의 형상에 따라 최적화된 스트레스 전달을 획득하기 위해 상당히 더 낮은 정도로 조정될 수 있다. 즉, 접착층(221)의 우수한 접착 특성들에 대해, 일반적으로 표준 접착층에 비해 상당히 감소된 접착층의 두께가 특정한 디바이스 요건들에 맞게 적응할 필요가 있는 접착층의 두께의 약간의 적응만으로 상부층으로부터 아래 놓인 트랜지스터 영역들로의 적절한 스트레스 전달을 보장하기에 충분할 수 있다.
결과적으로, 본 발명은 이중-층 시스템으로부터 P-채널 트랜지스터의 채널 영역으로 우수한 스트레스 전달이 획득될 수 있는 제조 기법들 및 반도체 디바이스들을 제공한다. 이를 위해, 상부층과 아래 놓인 트랜지스터 영역들 사이의 전이는, 일부 예시적인 실시예들에서 표준 프로세스 레시피에 비해 감소된 두께 및 더 높은 내부 스트레스 레벨을 제공받을 수 있는 접착층을 증착하기에 앞서 플라즈마가 없는 추가적인 표면 처리를 적용시킴으로써 향상될 수 있다. 유사하게, 접착층을 형성하기 위한 증착 공정과 상부층을 형성하기 위한 증착 공정 사이의 전이를 적절하게 계획함으로써, 우수한 접착력이 획득될 수 있고, 그로 인해 상기 상부층 내의 높은 내부 스트레스의 적용을 가능하게 한다. 예를 들어, 28 nm 기술 노드에서, P-채널 트랜지스터들의 구동 전류는 추가적인 표면 전-처리에 근거하여 향상된 이중-층 시스템의 개념을 이용할 시 약 5%만큼 증가될 수 있다.
상기에 개시된 특별한 실시예들은 단지 예시적일 뿐인 바, 그 이유는 본 발명이 본 명세서의 교시들의 이익을 가질 이 분야의 숙련자들에게 명백한, 서로 다르지만 동등한 방식들로 수정되고 실행될 수 있기 때문이다. 예를 들어, 상기에 제시된 공정 단계들은 다른 순서로 수행될 수 있다. 더욱이, 하기의 특허 청구 범위에 기술된 바 이외의 어떠한 제한들도 본 명세서에 도시된 구조(construction) 또는 설계의 세부사항들에 의도되지 않는다. 따라서, 상기에 개시된 특별한 실시예들이 변경되거나 또는 수정될 수 있으며 이러한 모든 변형들은 본 발명의 범위 및 사상 내에 있는 것으로 고려됨이 명백하다. 이에 따라, 여기서 보호받고자 하는 것은 하기의 특허 청구 범위에 제시된 바와 같다.

Claims (20)

  1. 방법으로서,
    제1 스트레인-유발(strain-inducing) 물질층의 증착을 위해 표면 영역들이 마련되도록 플라즈마가 없는 암모니아(NH3) 및 질소(N2) 함유 분위기(atmosphere)에 반도체 디바이스의 트랜지스터의 상기 표면 영역들을 노출시키는 단계와;
    제1 플라즈마 보조 증착 공정을 이용함으로써 상기 표면 영역들 상에 상기 제1 스트레인-유발 물질층을 형성하는 단계와, 상기 제1 스트레인-유발 물질층은 상기 트랜지스터의 채널 영역에 압축성 스트레인(compressive strain)을 유발하고 제1 내부 스트레스 레벨을 가지며; 그리고
    제2 플라즈마 보조 증착 공정을 이용함으로써 상기 제1 스트레인-유발 물질층 상에 제2 스트레인-유발 물질층을 형성하는 단계를 포함하고, 상기 제1 플라즈마 보조 증착 공정은 적어도 하나의 공정 파라미터 설정에 의해 상기 제2 플라즈마 보조 증착 공정과 다르며, 상기 제2 스트레인-유발 물질층은 상기 채널 영역에 압축성 스트레인을 유발하고 상기 제1 내부 스트레스 레벨보다 높은 제2 내부 스트레스 레벨을 가지는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 플라즈마가 없는 암모니아 및 질소 함유 분위기에 상기 트랜지스터의 표면 영역들을 노출시킬 때, 300 내지 550℃ 사이의 범위에 상기 반도체 디바이스의 온도를 유지하는 것을 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    플라즈마가 없는 암모니아 및 질소 함유 분위기에 반도체 디바이스의 트랜지스터의 표면 영역들을 노출시키는 단계는 상기 분위기의 압력을 1.8 내지 3.0 Torr의 범위 내에 있도록 제어하는 것을 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    플라즈마가 없는 암모니아 및 질소 함유 분위기에 반도체 디바이스의 트랜지스터의 표면 영역들을 노출시키는 단계는 질소에 대한 암모니아의 유량비(flow rate ratio)를 2/35 내지 1.0의 범위 내에 있도록 조정하는 것을 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 플라즈마가 없는 암모니아 및 질소 함유 분위기에 아르곤(argon)을 공급하는 단계 및 상기 질소에 대한 아르곤의 유량비를 10/35 내지 3.5 범위 내에 있도록 제어하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 표면 영역들은 적어도 20초의 시간 간격 동안 상기 플라즈마가 없는 암모니아 및 질소 함유 분위기에 노출되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 제1 플라즈마 보조 증착 공정을 이용함으로써 상기 제1 스트레인-유발 물질층을 형성하는 단계는, 저주파수(LF) 파워 레벨에 대한 고주파수(HF) 파워 레벨의 비를 1.5 내지 2.5의 범위에서 가지는, 제1 HF 파워 레벨의 HF 파워 및 제1 LF 파워 레벨의 LF 파워를 이용함으로써 제1 플라즈마 분위기를 조성하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 제2 플라즈마 보조 증착 공정을 이용함으로써 상기 제2 스트레인-유발 물질층을 형성하는 단계는, 상기 제1 HF 파워 레벨보다 높은 제2 HF 파워 레벨의 고주파수 파워를 이용함으로써 그리고 상기 제1 LF 파워 레벨보다 낮은 제2 LF 파워 레벨의 저주파수 파워를 이용함으로써 제2 플라즈마 분위기를 조성하는 것을 포함하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    상기 제1 스트레인-유발 물질층의 두께는 상기 제2 스트레인-유발 물질층의 두께보다 얇은 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 제1 스트레인-유발 물질층의 두께는 1.5nm 이하인 것을 특징으로 하는 방법.
  11. 제1항에 있어서,
    상기 제1 및 제2 스트레인-유발 물질층들은 실리콘 및 질소를 포함하는 것을 특징으로 하는 방법.
  12. 트랜지스터 위에 압축성 이중-층(bi-layer)을 형성하는 방법으로서, 상기 방법은:
    화학적으로 반응성인 분위기(chemically reacitve atmosphere)에 이온화 파워(ionizing power)를 공급함없이 상기 화학적으로 반응성인 분위기를 조성함으로써 상기 트랜지스터 위의 표면 영역으로부터 산소-함유 오염물(oxygen-containing contaminant)들을 제거하는 단계와;
    제1 플라즈마 분위기를 조성함으로써 상기 표면 영역 상에 제1 스트레인-유발 물질층을 형성하는 단계와, 상기 제1 스트레인-유발 물질층은 제1 내부 스트레스 레벨 및 제1 두께를 가지고; 그리고
    제2 플라즈마 분위기를 조성함으로써 상기 제1 스트레인-유발 물질층 상에 제2 스트레인-유발 물질층을 형성하는 단계를 포함하고, 상기 제2 플라즈마 분위기는 적어도 하나의 공정 파라미터에 관하여 상기 제1 플라즈마 분위기와 다르고, 상기 제2 스트레인-유발 물질층은 제2 내부 스트레스 레벨 및 제2 두께를 가지며, 상기 제2 내부 스트레스 레벨은 상기 제1 내부 스트레스 레벨보다 높고, 상기 제2 두께는 상기 제1 두께보다 두꺼운 것을 특징으로 하는 트랜지스터 위에 압축성 이중-층을 형성하는 방법.
  13. 제12항에 있어서,
    상기 화학적으로 반응성인 분위기를 조성하는 단계는 상기 화학적으로 반응성인 분위기를 포함하기 위해, 사용되는 공정 환경에 암모니아 가스(NH3) 및 질소 가스(N2)를 공급하는 것을 포함하는 것을 특징으로 하는 트랜지스터 위에 압축성 이중-층을 형성하는 방법.
  14. 제13항에 있어서,
    상기 화학적으로 반응성인 분위기를 조성하는 단계는 압력을 1.8 내지 3.0 Torr의 범위 내에 있도록 제어하는 것을 포함하는 것을 특징으로 하는 트랜지스터 위에 압축성 이중-층을 형성하는 방법.
  15. 제12항에 있어서,
    상기 제2 스트레인-유발 물질층을 형성하는 단계는 상기 제2 내부 스트레스 레벨을 3.0GPa 이상에 있도록 제어하는 것을 포함하는 것을 특징으로 하는 트랜지스터 위에 압축성 이중-층을 형성하는 방법.
  16. 제15항에 있어서,
    상기 제1 스트레인-유발 물질층을 형성하는 단계는 상기 제1 내부 스트레스 레벨을 2.2 내지 2.5GPa의 범위 내에 있도록 제어하는 것을 포함하는 것을 특징으로 하는 트랜지스터 위에 압축성 이중-층을 형성하는 방법.
  17. 제15항에 있어서,
    상기 제2 플라즈마 분위기를 조성하는 단계는 압력을 1.8 내지 3.0 Torr의 범위 내에 있도록 제어하는 것을 포함하는 것을 특징으로 하는 트랜지스터 위에 압축성 이중-층을 형성하는 방법.
  18. 제17항에 있어서,
    상기 제2 플라즈마 분위기를 조성하는 단계는 전구체(precursor) 가스들로서 암모니아 및 실란(silane, SiH4)을 공급하고 캐리어 및 희석(dilution) 가스들로서 아르곤 및 수소를 공급하는 것을 포함하며, 캐리어 및 희석 가스들의 유량들에 대한 전구체 가스들의 유량들의 비는 1/140 내지 1/20의 범위 내에 있는 것을 특징으로 하는 트랜지스터 위에 압축성 이중-층을 형성하는 방법.
  19. 제12항에 있어서,
    상기 제1 스트레인-유발 물질층을 형성한 이후에 그리고 상기 제2 스트레인-유발 물질층을 형성하기에 앞서, 셋 이상의 전이(transition) 단계들을 수행하는 것을 더 포함하고, 플라즈마 분위기는 상기 셋 이상의 전이 단계들의 각 단계에서 유지되는 것을 특징으로 하는 트랜지스터 위에 압축성 이중-층을 형성하는 방법.
  20. 반도체 디바이스로서,
    P-채널 트랜지스터 위에 형성된 제1 스트레인-유발 물질층과, 상기 제1 스트레인-유발 물질층은 제1 두께, 및 상기 트랜지스터의 채널 영역에 압축성 스트레인을 유발시키기 위한 2.2 내지 2.5GPa의 제1 내부 스트레스 레벨을 가지고; 그리고
    상기 트랜지스터 위의 제1 스트레인-유발 물질층 상에 형성된 제2 스트레인-유발 물질층을 포함하고, 상기 제2 스트레인-유발 물질층은 제2 두께, 및 3.0GPa 이상의 제2 내부 스트레스 레벨을 가지며, 상기 제1 두께는 상기 제2 두께보다 얇은 것을 특징으로 하는 반도체 디바이스.
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