TWI513187B - 半導體電路 - Google Patents

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TWI513187B TW099140048A TW99140048A TWI513187B TW I513187 B TWI513187 B TW I513187B TW 099140048 A TW099140048 A TW 099140048A TW 99140048 A TW99140048 A TW 99140048A TW I513187 B TWI513187 B TW I513187B
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Jong-Chern Lee
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Description

半導體電路
本發明係關於半導體電路。
由於程序、電壓和溫度(PVT)的變化，半導體電路的信號輸入/輸出端子之電壓位準即墊(pad)的電壓位準可能會偏離目標位準。
這是因為半導體電路的墊之阻抗與連接到墊的外部電路之阻抗彼此不同。如果這些阻抗不同，則可能導致要傳送的信號丟失。
因此，在半導體電路中，為了減少發送/接收信號的丟失，減小墊阻抗與目標阻抗之間的差異至關重要。
本發明的各個實施例包括半導體電路。
在本發明的一個態樣，提供一種半導體電路，包括：墊；墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於編碼信號，對該墊的電壓進行校準；比較部，該比較部被配置為將基準電壓與該墊的電壓進行比較並產生比較信號；以及編碼產生部，該編碼產生部被配置為回應於該比較信號，對該編碼信號的編碼值進行校準。
在本發明的另一個態樣，提供一種半導體電路，包括：墊；墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於編碼信號對該墊的電壓進行校準；第一比較部，該第一比較部被配置為將第一基準電壓與該墊的電壓進行比較，並產生第一比較信號；第二比較部，該第二比較部被配置為將第二基準電壓與該墊的電壓進行比較並產生第二比較信號；以及編碼產生部，該編碼產生部被配置為回應於該第一比較信號對該編碼信號的編碼值進行校準，並回應於該第一比較信號和該第二比較信號而保持該編碼信號的編碼值不變。
在本發明的另一個態樣，提供一種半導體電路，包括：墊；墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於控制電壓對該墊的電壓進行校準；比較部，該比較部被配置為將基準電壓與該墊的電壓進行比較並產生比較信號；以及電壓產生部，該電壓產生部被配置為回應於該比較信號，對該控制電壓的位準進行校準。
在本發明的另一個態樣，提供一種半導體電路，包括：墊；墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於控制電壓對該墊的電壓進行校準；第一比較部，該第一比較部被配置為將第一基準電壓與該墊的電壓進行比較並產生第一比較信號；第二比較部，該第二比較部被配置為將第二基準電壓與該墊的電壓進行比較並產生第二比較信號；以及電壓產生部，該電壓產生部被配置為回應於該第一比較信號對該控制電壓的位準進行校準，並回應於該第一比較信號和該第二比較信號而保持該控制電壓的位準不變。
在本發明的另一個態樣，提供一種半導體電路，包括：資料輸出驅動器，該資料輸出驅動器被配置為根據第一編碼信號而對墊施加預定的電壓；以及阻抗補償單元，該阻抗補償單元被配置為使用第二編碼信號，對該墊的電壓與基準電壓之差進行補償。
在本發明的另一個態樣，提供一種半導體電路，包括：資料輸出驅動器，該資料輸出驅動器被配置為根據預先設置的編碼信號而對墊施加預定的電壓；以及阻抗補償單元，該阻抗補償單元被配置為使用控制電壓，對該墊的電壓與基準電壓之差進行補償。
參考下述實施例和附圖，本發明的優點和特徵以及實施本發明特徵和優點的方法將變得明瞭。然而，本發明並不限於下述範例實施例，而是可以用不同的方式來實施本發明。因此，提供這些範例實施例是為了使本領域的技術人員能清楚理解本發明的教導，並且提供這些範例實施例以便完整告知本發明的範圍，範例實施例僅由所附的申請專利範圍之範圍來限定。在整個說明書中，相同元件用相同的元件符號標注。
參見第1圖，根據本發明一實施例的半導體電路100，包括阻抗校準塊110和多個資料輸出驅動器120-1至120-M。
多個資料輸出驅動器120-1至120-M的輸出端子共同連接到信號輸入/輸出端子，即墊130。
可以採用相似的方式來配置多個資料輸出驅動器120-1至120-M，並且多個資料輸出驅動器120-1至120-M中的每一個都可以包括多個電晶體。
該多個電晶體被劃分為第一電晶體組MA和第二電晶體組MB。
第一電晶體組MA可以被配置為透過它們的閘極接收資料DATA_P1/DATA_N1至DATA_PM/DATA_NM。
第二電晶體組MB可以被配置為透過它們的閘極接收第一編碼信號PCODE<0:N>和NCODE<0:N>，並回應於第一編碼信號PCODE<0:N>和NCODE<0:N>，將電源電壓VDDQ或接地電壓VSSQ施加到第一電晶體組MA。
多個資料輸出驅動器120-1至120-M的阻抗根據第一編碼信號PCODE<0:N>和NCODE<0:N>來確定，並且該多個資料輸出驅動器120-1至120-M將墊130驅動為與資料DATA_P1/DATA_N1至DATA_PM/DATA_NM相對應的位準。
阻抗校準塊110對第一編碼信號PCODE<0:N>和NCODE<0:N>進行校準，使得以與該多個資料輸出器120-1至120-M類似的方式配置驅動器之輸出電壓對應於基準電壓，即進行ZQ校準操作。
阻抗校準塊110可以在半導體電路100的初始化時間段期間工作。即，在半導體電路100初始化後的正常操作時間段期間，可以不校準第一編碼信號PCODE<0:N>和NCODE<0:N>。
當然，可以回應於單獨的命令來對第一編碼信號PCODE<0:N>和NCODE<0:N>進行校準。
參見第2圖，根據本發明一實施例的半導體電路101，包括阻抗校準塊110、多個資料輸出驅動器120-1至120-M和阻抗補償單元140。
可以採用與第1圖所示之實施例，以類似的方式來實施阻抗校準塊110和多個資料輸出驅動器120-1至120-M。
該多個資料輸出驅動器120-1至120-M的輸出端子共同連接到墊130。
阻抗補償單元140包括墊驅動器150、比較部160、編碼產生部170和控制部180。
墊驅動器150可以被配置為回應於控制信號CTRLP和CTRLN以及第二編碼信號PCODE2<0:L>和NCODE2<0:L>，來對墊130的阻抗進行校準。
墊驅動器150連接到墊130，並且可採用與多個資料輸出驅動120-1至120-M類似的方式來實施。
墊驅動器150可以包括多個電晶體；根據單位阻抗校準量，該多個電晶體被設計成具有與多個資料輸出驅動器120-1至120-M的電晶體有不同尺寸和不同數量。換言之，與多個資料輸出驅動器120-1至120-M的電晶體相比，墊驅動器150的電晶體可以被設計成具有比較小的尺寸和比較少的數量。
比較部160可以被配置為將基準電壓VREF與經墊驅動器150校準過的校準墊電壓VPAD_CAL進行比較並產生比較信號CMP。
基準電壓VREF可以是例如電源電壓VDDQ的一半，即VDDQ/2。
例如，比較部160可以被配置為當校準墊電壓VPAD_CAL大於基準電壓VREF時，輸出高位準的比較信號CMP。
編碼產生部170可以被配置為回應於比較信號CMP，增加或減小第二編碼信號PCODE2<0:L>和NCODE2<0:L>的編碼值。
可以使用計數器來實施編碼產生部170。
控制部180可以被配置為回應於讀/寫指示信號RD/WT，來產生控制信號CTRLP和CTRLN。
讀/寫指示信號RD/WT可以是這樣的信號：該信號能區別半導體電路101的寫入操作時間段，即資料輸入操作時間段和半導體電路101的讀取操作時間段，即資料輸出操作時間段。例如，讀/寫指示信號RD/WT可以在半導體電路101的讀取操作時間段具有高位準，而在半導體電路101的寫入操作時間段具有低位準。
如第3圖所示，控制部180可以被配置為產生控制信號CTRLP和CTRLN，在半導體電路101的讀取操作時間段期間和寫入操作時間段期間，控制信號CTRLP和CTRLN具有相反的相位。
第3圖示出一個實例，在此實例中，控制部180配置為如下方式：在半導體電路101的讀取操作時間段中，產生分別具有高位準和低位準的控制信號CTRLP和CTRLN，而在半導體電路101的寫入操作時間段中，產生分別具有低位準和高位準的控制信號CTRLP和CTRLN。
可以使用多個三態反相器TIV1和TIV2以及多個反相器IV1至IV3來實施控制部180。
下面參照第2和3圖描述根據本發明一實施例，如上述配置的半導體電路101之操作。
透過一個實例來描述根據本發明一實施例的半導體電路101之操作，在此實例中，半導體電路101被應用於半導體記憶體。
在阻抗校準塊110中產生的第一編碼信號PCODE<0:N>和NCODE<0:N>被提供給多個資料輸出驅動器120-1至120-M。
可以根據第一編碼信號PCODE<0:N>和NCODE<0:N>來確定該多個資料輸出驅動器120-1至120-M的阻抗。
在該半導體記憶體的讀取操作時間段期間，多個資料輸出驅動器120-1至120-M透過將墊130驅動為與資料DATA_P1/DATA_N1至DATA_PM/DATA_NM相對應的位準來執行資料輸出操作。
在該半導體記憶體的寫入操作時間段期間，多個資料輸出驅動器120-1至120-M執行將墊130的阻抗設置為目標阻抗和將墊130的電壓位準設置為例如VDDQ/2的操作。
此時，將高位準和低位準的資料DATA_P1/DATA_N1提供給DATA_PM/DATA_NM。
提供高位準的資料DATA_P1，而提供低位準的資料DATA_N1。可以採用類似的方式提供其他資料DATA_P2/DATA_N2至DATA_PM/DATA_NM。
因此，參見第1圖，多個資料輸出驅動器120-1至120-M中的第一電晶體組MA之所有電晶體均導通，此工作方式使得電壓位準VDDQ/2施加到墊130，該電壓位準VDDQ/2對應於電源電壓VDDQ的一半。
為了改善寫入操作性能、即資料輸入效率，墊130的電壓位準應當對應於VDDQ/2。
然而，由於墊130的電壓位準是利用第一編碼信號PCODE<0:N>和NCODE<0:N>來被校準，而第一編碼信號PCODE<0:N>和NCODE<0:N>是由不直接連接到墊130的阻抗校準塊110產生，因此，墊130的實際電壓位準可能不同於目標電壓位準VDDQ/2。
因此，阻抗補償單元140對墊130的電壓位準進行校準，使得墊130的電壓位準可以基本上對應於目標電壓位準VDDQ/2。
直接連接到墊130的墊驅動器150根據第二編碼信號PCODE2<0:L>和NCODE2<0:L>對墊130的電壓進行校準。
比較部160將基準電壓VREF與經墊驅動器150校準過的校準墊電壓VPAD_CAL進行比較，並輸出高位準或低位準的比較信號CMP。
編碼產生部170回應於比較信號CMP，增加或減小第二編碼信號PCODE2<0:L>和NCODE2<0:L>的編碼值。
控制部180回應於讀/寫指示信號RD/WT而產生控制信號CTRLP和CTRLN，使得墊驅動器150可以在寫入操作時間段期間對墊130的電壓位準進行校準。
也就是說，讀/寫指示信號RD/WT在寫入操作時間段期間具有低位準。
因此，參見第3圖，在寫入操作時間段期間，控制部180輸出分別為低位準和高位準的控制信號CTRLP和CTRLN。
如第1圖所示的資料輸出驅動器120-1來配置墊驅動器150。控制信號CTRLP和CTRLN代替資料DATA_P1和DATA_N1而被輸入到墊驅動器150的第一電晶體組MA。
此外，第二編碼信號PCODE2<0:L>和NCODE2<0:L>代替第一編碼信號PCODE<0:N>和NCODE<0:N>而被輸入到墊驅動器150的第二電晶體組MB。
因此，在寫入操作時間段期間，墊驅動器150根據第二編碼信號PCODE2<0:L>和NCODE2<0:L>，將墊130的電壓位準校準到與基準電壓VREF基本上相同的位準，該第二編碼信號PCODE2<0:L>和NCODE2<0:L>是透過直接反應墊130的電壓位準的改變而被校準。
而在讀取操作時間段期間，讀/寫指示信號RD/WT具有高位準。因此，參見第3圖，在讀取操作時間段期間，控制部180輸出分別為高位準和低位準的控制信號CTRLP和CTRLN。
墊驅動器150中第一電晶體組MA的所有電晶體均關斷回應於高位準的控制信號CTRLP和低位準的控制信號CTRLN，墊於是墊驅動器150與墊130電隔離。
因此，在讀取操作時間段期間，墊驅動器150對墊130的電壓位準沒有任何影響。
如上所述，墊驅動器150的電晶體尺寸被設計成比多個資料輸出驅動器120-1至120-M的電晶體尺寸小。
因此，與多個資料輸出驅動器120-1至120-M相比，阻抗補償單元140可以將墊130的阻抗校準到更高的解析度，從而對經多個資料輸出驅動器120-1至120-M校準過的墊130的阻抗與目標阻抗之差進行補償。
參見第4圖，根據本發明一實施例的半導體電路102，包括阻抗校準塊110、多個資料輸出驅動器120-1至120-M和阻抗補償單元141。
可以採用與第1圖所示的實施例，以類似的方式來實施阻抗校準塊110和多個資料輸出驅動器120-1至120-M。
阻抗補償單元141包括墊驅動器151、比較部160、控制部180和電壓產生部190。
可以採用與第2圖所示的實施例，以類似的方式來實施比較部160和控制部180。
電壓產生部190可以被配置為產生控制電壓VP和VN，該控制電壓VP和VN根據比較信號CMP被線性地改變。
電壓產生部190可以包括電荷泵。
由於墊驅動器151回應於控制電壓VP和VN，是以墊驅動器151控制電晶體的閘極之位準的方式實施，因此，與第2圖所示的墊驅動器150相比，可以採用更加簡單的方式來配置墊驅動器151。
也就是說，如第5圖所示，墊驅動器151包括多個電晶體M1至M4，該多個電晶體M1至M4連接在電源電壓(VDDQ)端子與接地電壓(VSSQ)端子之間。
在電晶體M1的閘極上施加有控制電壓VP，在電晶體M2的閘極上施加有控制信號CTRLP，在電晶體M3的閘極上施加有控制信號CTRLN，而在電晶體M4的閘極上施加有控制電壓VN。
墊130連接到電晶體M2的汲極和電晶體M3的汲極。
下面描述根據本發明一實施例，如上述配置的半導體電路102之操作。
阻抗校準塊110和多個資料輸出驅動器120-1至120-M的操作可以參照上述對根據本發明一實施例的半導體電路101之操作來描述。
阻抗補償單元141可以對墊130的電壓位準進行校準，使得墊130的電壓位準與目標電壓位準VDDQ/2之差減小。
直接連接到墊130的墊驅動器151根據控制電壓VP和VN來校準墊130的電壓。
比較部160將基準電壓VREF與經墊驅動器151校準過的校準墊電壓VPAD_CAL進行比較，並輸出高位準或低位準的比較信號CMP。
電壓產生部190透過根據比較信號CMP進行充電/放電，來對控制電壓VP和VN的位準進行校準。
控制部180回應於讀/寫指示信號RD/WT產生控制信號CTRLP和CTRLN，使得墊驅動器151可以在寫入操作時間段期間對墊130的電壓位準進行校準。
讀/寫指示信號RD/WT在寫入操作時間段期間具有低位準。因此，參見第3圖，在寫入操作時間段期間，控制部180輸出分別為低位準和高位準的控制信號CTRLP和CTRLN。
在寫入操作時間段期間，墊驅動器151根據控制電壓VP和VN，在誤差範圍內將墊130的電壓位準校準到與基準電壓VREF基本上相同的位準，該控制電壓VP和VN是透過直接反應墊130之電壓位準的改變而被校準。
而在讀取操作時間段期間讀/寫指示信號RD/WT具有高位準。因此，參見第3圖，在讀取操作時間段期間，控制部180輸出分別為高位準和低位準的CTRLP和CTRLN。
回應於高位準的控制信號CTRLP和低位準的控制信號CTRLN，墊驅動器151的電晶體M2和M3關斷，於是墊驅動器151與墊130電隔離。
因此，在讀取操作時間段期間，墊驅動器151對墊130的電壓位準沒有任何影響。
如上所述，墊驅動器151之電晶體M1至M4的尺寸被設計成比多個資料輸出墊驅動器120-1至120-M之電晶體的尺寸小。
因此，透過採用與多個資料輸出墊驅動器120-1至120-M不同於的方式對校準墊130進行校準，阻抗補償單元141可以對經多個資料輸出墊驅動器120-1至120-M校準過的墊130之阻抗與目標阻抗之差進行補償。可以採用模擬方法進行校準。
參見第6圖，根據本發明一個實施例的半導體電路103包括阻抗校準塊110、多個資料輸出驅動器120-1至120-M和阻抗補償單元142。
可以採用與第1圖所示的實施例，以類似的方式來實施阻抗校準塊110和多個資料輸出驅動器120-1至120-M。
阻抗補償單元142包括墊驅動器150、第一比較部161和第二比較部162、編碼產生部171、NAND閘極ND1和控制部180。
墊驅動器150連接到墊130，並且可以採用與第2圖所示的實施例，以類似的方式來實現墊驅動器150。
可以採用與第3圖所示類似的方式來實施控制部180。
第一比較部161可以被配置為將第一基準電壓VREF1與經墊驅動器150校準過的校準墊電壓VPAD_CAL進行比較，並產生第一比較信號CMP1。
第二比較部162可以被配置為將第二基準電壓VREF2與校準墊電壓VPAD_CAL進行比較，並產生第二比較信號CMP2。
第一基準電壓VREF1和第二基準電壓VREF2可以分別被設置為高於VDDQ/2和低於VDDQ/2，或反之亦然。第一基準電壓VREF1與VDDQ/2之差以及第二基準電壓VREF2與VDDQ/2之差可以根據電路設計而改變。
例如，第一比較部161和第二比較部162可以被配置為當校準墊電壓VPAD_CAL處於第一基準電壓VREF1與第二基準電壓VREF2之間的位準時，共同輸出具有高位準或低位準的第一比較信號CMP1和第二比較信號CMP2。
可以採用計數器來實施編碼產生部171。
編碼產生部171可以被配置為回應於第一比較信號CMP1，增加或減小第二編碼信號PCODE2<0:L>和NCODE2<0:L>的編碼值。
此外，編碼產生部171可以被配置為當第一比較信號CMP1和第二比較信號CMP2具有相同的位準，例如都具有高位準時，編碼產生部171根據NAND閘極ND1產生的低位準信號，保持第二編碼信號PCODE2<0:L>和NCODE2<0:L>的編碼值不變。
一般地，由於難以使第一基準電壓VREF1與校準墊電壓VPAD_CAL彼此對應，所以第一比較信號CMP1反復地具有高位準和低位準。
因此，在根據本發明一實施例的半導體電路103中，阻抗補償單元142被配置為使得當校準墊電壓VPAD_CAL具有與VDDQ/2基本上相同的位準時、即處於第一基準電壓VREF1與第二基準電壓VREF2之間的位準時，編碼產生部171中斷對第二編碼信號PCODE2<0:L>和NCODE2<0:L>的校準操作。
下面描述根據本發明一實施例，如上述配置的半導體電路103之操作。
阻抗校準塊110和多個資料輸出驅動器120-1至120-M的操作可以參照對根據本發明一實施例的半導體電路101之操作來描述。
阻抗補償單元142可以對墊130的電壓位準進行校準，使得墊130的電壓位準與目標電壓位準VDDQ/2基本上相同。
直接連接到墊130的墊驅動器150根據第二編碼信號PCODE2<0:L>和NCODE2<0:L>對墊130的電壓進行校準。
第一比較部161將第一基準電壓VREF1與校準墊電壓VPAD_CAL進行比較，並輸出高位準或低位準的第一比較信號CMP1。
編碼產生部171根據第一比較信號CPMP1，增加或減小第二編碼信號PCODE2<0:L>和NCODE2<0:L>的編碼值。
如果校準墊電壓VPAD_CAL具有與VDDQ/2基本上相同的位準，即處於第一基準電壓VREF1和第二基準電壓VREF2之間的位準，則第一比較信號CMP1和第二比較信號CMP2均具有高位準。
由於第一比較信號CMP1和第二比較信號CMP2均具有高位準，因此NAND閘極ND1輸出低位準的信號。
編碼產生部171回應於從NAND閘極ND1輸出的低位準信號，保持第二編碼信號PCODE2<0:L>和NCODE2<0:L>為當前編碼值不變。
由於第二編碼信號PCODE2<0:L>和NCODE2<0:L>保持不變，因此減少墊驅動器150的電流消耗。
控制部180回應於讀/寫指示信號RD/WT，其產生控制信號CTRLP和CTRLN，使得墊驅動器150只在寫入操作時間段期間可以對墊130的電壓位準進行校準。
讀/寫指示信號RD/WT在寫入操作時間段期間可以具有低位準。因此，參見第3圖，在寫入操作時間段期間，控制部180輸出分別為低位準和高位準的控制信號CTRLP和CTRLN。
如第1圖所示，資料輸出驅動器120-1來配置墊驅動器150。控制信號CTRLP和CTRLN代替資料DATA_P1和DATA_N1輸入到墊驅動器150的第一電晶體組MA。
此外，第二編碼信號PCODE2<0:L>和NCODE2<0:L>代替第一編碼信號PCODE<0:N>和NCODE<0:N>輸入到墊驅動器150的第二電晶體組MB。
因此，在寫入操作時間段期間，墊驅動器150根據第二編碼信號PCODE2<0:L>和NCODE2<0:L>，在誤差範圍內將墊130的電壓位準校準到與VDDQ/2基本上相同的位準，該第二編碼信號PCODE2<0:L>和NCODE2<0:L>是透過直接反應墊130之電壓位準的改變而被校準。
而在讀取操作時間段期，間讀/寫指示信號RD/WT具有高位準。因此，參見第3圖，在讀取操作時間段期間，控制部180分別以高位準和低位準輸出控制信號CTRLP和CTRLN。
回應於高位準的控制信號CTRLP和低位準的控制信號CTRLN，墊驅動器150中第一電晶體組MA的所有電晶體均關斷，於是墊驅動器150與墊130電隔離。
因此，在讀取操作時間段期間，墊驅動器150對墊130的電壓位準沒有任何影響。
因此，與多個資料輸出驅動器120-1至120-M相比，阻抗補償單元142透過將墊130之阻抗校準到更高的解析度，來補償經多個資料輸出驅動器120-1至120-M校準過的墊130之阻抗與目標阻抗之差。
另外，在根據本發明一實施例的半導體電路103中，當滿足以下兩個條件中的任一個條件時，可以阻斷墊驅動器150的電流路徑以減小電流消耗：NAND閘極ND1的輸出具有低位準；控制信號CTRLP和CTRLN分別具有高位準和低位準。
參見第7圖，根據本發明一實施例的半導體電路104包括阻抗校準塊110、多個資料輸出驅動器120-1至120-M和阻抗補償單元143。
可以採用與第1圖所示的本發明的實施例，以類似的方式來實施阻抗校準塊110和多個資料輸出驅動器120-1至120-M。
阻抗補償單元143可以包括墊驅動器151、第一比較部161和第二比較部162、電壓產生部191、NAND閘極ND1和控制部180。
可以採用與第5圖所示類似的方式來實施墊驅動器151。
可以採用與第3圖所示類似的方式來實施控制部180。
可以採用與第6圖所示類似的方式來實施第一比較部161和第二比較部162。
第一基準電壓VREF1和第二基準電壓VREF2可以被分別設置為高於VDDQ/2和低於VDDQ/2，或反之亦然。第一基準電壓VREF1與VDDQ/2之差以及第二基準電壓VREF2與VDDQ/2之差可以根據電路設計而改變。
例如，當校準墊電壓VPAD_CAL處於第一基準電壓VREF1與第二基準電壓VREF2之間的位準時，第一比較部161和第二比較部162可以被配置為共同輸出具有高位準或具有低位準的第一比較信號CMP1和第二比較信號CMP2。
電壓產生部191可以包括電荷泵。
電壓產生部191可以被配置為產生控制電壓VP和VN，該控制電壓VP和VN根據第一比較信號CMP1被線性地改變。
此外，電壓產生部191可以被配置為當第一比較信號CMP1和第二比較信號CMP2具有相同的位準例如都具有高位準時，電壓產生部191根據NAND閘極ND1產生的低位準信號阻斷充電/放電路徑，並維持控制電壓VP和VN的位準。
一般地，由於難以使第一基準電壓VREF1與校準墊電壓VPAD_CAL彼此對應，所以第一比較信號CMP1反復地具有高位準和低位準。
因此，在根據本發明一實施例的半導體電路104中，阻抗補償單元143可以被配置為使得當校準墊電壓VPAD_CAL具有與VDDQ/2基本上相同的位準時、即處於第一基準電壓VREF1與第二基準電壓VREF2之間的位準時，電壓產生部191中斷對控制電壓VP和VN的校準操作。
下面描述根據本發明一實施例，如上述配置的半導體電路104之操作。
阻抗校準塊110和多個資料輸出驅動器120-1至120-M的操作可以參照上述對根據本發明一實施例的半導體電路101的操作來描述。
阻抗補償單元143可以對墊130的電壓位準進行校準，使得墊130的電壓位準與目標位準VDDQ/2基本上相同。
直接連接到墊130的墊驅動器151根據控制電壓VP和VN對墊130的電壓進行校準。
第一比較部161將第一基準電壓VREF1與校準墊電壓VPAD_CAL進行比較，並輸出高位準或低位準的第一比較信號CMP1。
電壓產生部191根據第一比較信號CMP1提高或降低控制電壓VP和VN的位準。
如果校準墊電壓VPAD_CAL具有與VDDQ/2基本上相同的位準、即處於第一基準電壓VREF1與第二基準電壓VREF2之間的位準，則第一比較信號CMP1和第二比較信號CMP2均具有高位準。
由於第一比較信號CMP1和第二比較信號CMP2均具有高位準，因此NAND閘極ND1輸出低位準的信號。
電壓產生部191回應於從NAND閘極ND1輸出的低位準信號，保持控制電壓VP和VN為當前位準不變。
由於抑制控制電壓VP和VN之位準的變化，因此，可以減少墊驅動器151的電流消耗。
控制部180回應於讀/寫指示信號RD/WT產生控制信號CTRLP和CTRLN，使得墊驅動器151在寫入操作時間段期間對墊130的電壓位準進行校準。
讀/寫指示信號RD/WT在寫入操作時間段期間可以具有低位準。因此，參見第3圖，在寫入操作時間段期間，控制部180輸出分別為低位準和高位準的控制信號CTRLP和CTRLN。
因此，在寫入操作時間段期間，墊驅動器151根據控制電壓VP和VN，在誤差範圍內將墊130的電壓位準校準到與VDDQ/2基本上相同的位準，該控制電壓VP和VN是透過直接反應墊130之電壓位準的改變而被校準。
而在讀取操作時間段期間，讀/寫指示信號RD/WT具有高位準。因此，參見第3圖，在讀取操作時間段期間，控制部180輸出分別為高位準和低位準的CTRLP和CTRLN。
回應于高位準的控制信號CTRLP和低位準的控制信號CTRLN，墊驅動器151中的電晶體M2和M3均關斷，於是墊驅動器151與墊130電隔離。
因此，在讀取操作時間段期間，墊驅動器151對墊130的電壓位準沒有任何影響。
因此，透過採用與多個資料輸出墊驅動器120-1至120-M不同的方式校準墊130之阻抗，阻抗補償單元143可以對經多個資料輸出墊驅動器120-1至120-M校準過的墊130之阻抗與目標阻抗之差進行補償。可以採用模擬方法進行校準。
另外，在根據本發明一實施例的半導體電路104中，當滿足以下兩個條件中的任一個條件時，可以阻斷墊驅動器151的電流路徑以減小電流消耗：NAND閘極ND1的輸出具有低位準；控制信號CTRLP和CTRLN分別具有高位準和低位準。
儘管上面已經描述一些實施例，但是對於本領域技術人員來說將理解的是，本文描述的實施例僅僅是範例。因此，本發明的半導體電路不應限於所描述之實施例。確切的說，本發明的半導體電路僅根據所附的申請專利範圍並結合以上說明書和附圖來限定。
100．．．半導體電路
102．．．半導體電路
103．．．半導體電路
110．．．阻抗校準塊
120-M．．．資料輸出驅動器
120-1．．．資料輸出驅動器
130．．．墊
140．．．阻抗補償單元
141．．．阻抗補償單元
142．．．阻抗補償單元
150．．．墊驅動器
151．．．墊驅動器
160．．．比較部
161．．．第一比較部
162．．．第二比較部
170．．．編碼產生部
171．．．編碼產生部
180．．．控制部
190．．．電壓產生部
191．．．電壓產生部
PCODE<0:N>．．．第一編碼信號
NCODE<0:N>．．．第一編碼信號
DATA_P1．．．閘極接收
DATA_N1．．．閘極接收
DATA_PM．．．閘極接收
DATA_NM．．．閘極接收
MA．．．第一電晶體組
MB．．．第二電晶體組
VDDQ．．．電源電壓
VSSQ．．．接地電壓
RD/WT．．．讀/寫指示信號
CTRLP．．．控制信號
CTRLN．．．控制信號
VREF．．．基準電壓
VPAD_CAL．．．校準墊電壓
PCODE2<0:L>．．．第二編碼信號
NCODE2<0:L>．．．第二編碼信號
CMP．．．比較信號
VN．．．控制電壓
VP．．．控制電壓
TIV1~TIV2．．．三態反相器
IV1~IV3．．．反相器
M1~M4．．．電晶體
ND1．．．NAND閘極
CMP1．．．第一比較信號
CMP2．．．第二比較信號
VREF1．．．基準電壓
VREF2．．．基準電壓
第1圖是根據本發明一實施例的半導體電路之方塊圖。
第2圖是根據本發明一實施例的半導體電路之方塊圖。
第3圖是第2圖所示的控制部之電路圖。
第4圖是根據本發明一實施例的半導體電路之方塊圖。
第5圖是第4圖所示的墊驅動器之電路圖。
第6圖是根據本發明一實施例的半導體電路之方塊圖。
第7圖是根據本發明一實施例的半導體電路之方塊圖。
100．．．半導體電路
110．．．阻抗校準塊
120-M．．．資料輸出驅動器
120-1．．．資料輸出驅動器
130．．．墊
PCODE<0:N>．．．第一編碼信號
NCODE<0:N>．．．第一編碼信號
DATA_P1．．．閘極接收
DATA_N1．．．閘極接收
DATA_PM．．．閘極接收
DATA_NM．．．閘極接收
MA．．．第一電晶體組
MB．．．第二電晶體組
VDDQ．．．電源電壓
VSSQ．．．接地電壓

Claims (42)

  1. 一種半導體電路，包括：墊，係用於信號輸入/輸出；墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於編碼信號對該墊的電壓進行校準；比較部，該比較部被配置為將基準電壓與該墊的電壓進行比較並產生比較信號；及編碼產生部，該編碼產生部被配置為回應於該比較信號而對該編碼信號的編碼值進行校準。
  2. 如申請專利範圍第1項所述之半導體電路，更包括：資料輸出驅動器，連接到該墊，該資料輸出驅動器被配置為根據第二編碼信號對該墊施加預定的阻抗；及阻抗校準塊，該阻抗校準塊被配置為校準該第二編碼信號，使得以與該資料輸出驅動器類似方式配置的驅動器之輸出電壓對應於預定的基準電壓。
  3. 如申請專利範圍第2項所述之半導體電路，更包括：控制部，該控制部被配置來產生控制信號，用於在寫入操作時間段期間使該墊驅動器自該墊電隔離。
  4. 如申請專利範圍第1項所述之半導體電路，其中，該編碼產生部包括計數器。
  5. 一種半導體電路，包括：墊，係用於信號輸入/輸出；墊驅動器，該墊驅動器的輸出端子連接到該墊，並且 該墊驅動器被配置為回應於編碼信號而對該墊的電壓進行校準；第一比較部，該第一比較部被配置為將第一基準電壓與該墊的電壓進行比較，並產生第一比較信號；第二比較部，該第二比較部被配置為將第二基準電壓與該墊的電壓進行比較，並產生第二比較信號；及編碼產生部，該編碼產生部被配置為回應於該第一比較信號而對該編碼信號的編碼值進行校準，並回應於該第一比較信號和該第二比較信號而保持該編碼信號的編碼值不變。
  6. 如申請專利範圍第5項所述之半導體電路，更包括：資料輸出驅動器，連接到該墊，該資料輸出驅動器被配置為根據第二編碼信號對該墊施加預定的阻抗；及阻抗校準塊，該阻抗校準塊被配置為校準該第二編碼信號，使得以與該資料輸出驅動器類似方式配置的驅動器之輸出電壓對應於預定的基準電壓。
  7. 如申請專利範圍第6項所述之半導體電路，更包括：控制部，該控制部配置來產生控制信號，用於在寫入操作時間段期間使該墊驅動器自該墊電隔離。
  8. 如申請專利範圍第5項所述之半導體電路，其中，該編碼產生部被配置為回應於當該墊的電壓處於該第一基準電壓與該第二基準電壓之間的位準時，而產生的該第一比較信號和該第二比較信號而保持該編碼信號的編碼值不變。
  9. 如申請專利範圍第5項所述之半導體電路，其中，所述編 碼產生部包括計數器。
  10. 一種半導體電路，包括：墊，係用於信號輸入/輸出；墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於控制電壓而對該墊的電壓進行校準；比較部，該比較部被配置為將基準電壓與該墊的電壓進行比較，並產生比較信號；及電壓產生部，該電壓產生部被配置為回應於該比較信號而對該控制電壓的位準進行校準。
  11. 如申請專利範圍第10項所述之半導體電路，更包括：資料輸出驅動器，連接到該墊，該資料輸出驅動器被配置為根據編碼信號對該墊施加預定的阻抗；及阻抗校準塊，該阻抗校準塊被配置為校準該編碼信號，使得以與該資料輸出驅動器類似方式配置的驅動器之輸出電壓對應於預定的基準電壓。
  12. 如申請專利範圍第11項所述之半導體電路，更包括：控制部，該控制部被配置來產生控制信號，用於在寫入操作時間段期間使該墊驅動器自該墊電隔離。
  13. 如申請專利範圍第10該的半導體電路，其中，該電壓產生部包括電荷泵。
  14. 一種半導體電路，包括：墊，係用於信號輸入/輸出；墊驅動器，該墊驅動器的輸出端子連接到該墊，並 且該墊驅動器被配置為回應於控制電壓而對該墊的電壓進行校準；第一比較部，該第一比較部被配置為將第一基準電壓與該墊的電壓進行比較，並產生第一比較信號；第二比較部，該第二比較部被配置為將第二基準電壓與該墊的電壓進行比較，並產生第二比較信號；及電壓產生部，該電壓產生部被配置為回應於該第一比較信號而對該控制電壓的位準進行校準，並回應於該第一比較信號和該第二比較信號而保持該控制電壓的位準不變。
  15. 如申請專利範圍第14項所述之半導體電路，更包括：資料輸出驅動器，連接到該墊，該資料輸出驅動器被配置為根據編碼信號對該墊施加預定的阻抗；及阻抗校準塊，該阻抗校準塊被配置為校準該編碼信號，使得以與該資料輸出驅動器類似方式配置的驅動器之輸出電壓對應於預定的基準電壓。
  16. 如申請專利範圍第15項所述之半導體電路，更包括：控制部，該控制部被配置來產生控制信號，用於在寫入操作時間段期間使該墊驅動器自該墊電隔離。
  17. 如申請專利範圍第14項所述之半導體電路，其中，該電壓產生部被配置為回應於在該墊的電壓處於該第一基準電壓與該第二基準電壓之間的位準時，所產生的該第一比較信號和該第二比較信號而保持該控制電壓的位準不變。
  18. 如申請專利範圍第14項所述之半導體電路，其中，該電壓產生部包括電荷泵。
  19. 一種半導體電路，包括：資料輸出驅動器，該資料輸出驅動器被配置為根據第一編碼信號而對墊施加預定的電壓；及阻抗補償單元，該阻抗補償單元被配置為使用第二編碼信號對該墊的電壓與基準電壓之差進行補償。
  20. 如申請專利範圍第19項所述之半導體電路，更包括：阻抗校準塊，該阻抗校準塊被配置為校準該第一編碼信號，使得以與該資料輸出驅動器類似方式配置的一驅動器之輸出電壓對應於預定的基準電壓。
  21. 如申請專利範圍第19項所述之半導體電路，其中，該阻抗補償單元包括：墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於該第二編碼信號而對該墊的電壓進行校準；比較部，該比較部被配置為將該基準電壓與該墊的電壓進行比較，並產生比較信號；及編碼產生部，該編碼產生部被配置為回應於該比較信號而對該第二編碼信號的編碼值進行校準。
  22. 如申請專利範圍第21項所述之半導體電路，其中，該墊驅動器被配置為回應於控制信號而與該墊電隔離。
  23. 如申請專利範圍第22項所述之半導體電路，其中，該阻抗補償單元更包括： 控制部，該控制部被配置為區別該半導體電路的寫入操作時間段並產生該控制信號。
  24. 如申請專利範圍第19該的半導體電路，其中，該阻抗補償單元包括：墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於該第二編碼信號而對該墊的電壓進行校準；第一比較部，該第一比較部被配置為將第一基準電壓與該墊的電壓進行比較，並產生第一比較信號；第二比較部，該第二比較部被配置為將第二基準電壓與該墊的電壓進行比較，並產生第二比較信號；及編碼產生部，該編碼產生部被配置為回應於該第一比較信號而對該第二編碼信號的編碼值進行校準，並回應於該第一比較信號和該第二比較信號而保持該第二編碼信號的編碼值不變。
  25. 如申請專利範圍第24項所述之半導體電路，其中，該墊驅動器被配置為回應於控制信號而與該墊電隔離。
  26. 如申請專利範圍第25項所述之半導體電路，其中，該阻抗補償單元更包括：控制部，該控制部被配置為區別該半導體電路的寫入操作時間段並產生該控制信號。
  27. 如申請專利範圍第24項所述之半導體電路，其中，該編碼產生部被配置為回應於在該墊的電壓處於該第一基準電壓和該第二基準電壓之間的位準時，所產生的該第一 比較信號和該第二比較信號而保持該第二編碼信號的編碼值不變。
  28. 一種半導體電路，包括：資料輸出驅動器，該資料輸出驅動器被配置為根據預先設置的編碼信號對墊施加預定之電壓；及阻抗補償單元，該阻抗補償單元被配置為使用控制電壓對該墊的電壓與基準電壓之差進行補償。
  29. 如申請專利範圍第28項所述之半導體電路，更包括：阻抗校準塊，該阻抗校準塊被配置為校準該預先設置的編碼信號，使得以與該資料輸出驅動器類似方式配置的驅動器之輸出電壓對應於預定的基準電壓。
  30. 如申請專利範圍第28項所述之半導體電路，其中，該阻抗補償單元包括：墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於該控制電壓而對該墊的電壓進行校準；比較部，該比較部被配置為將基準電壓與該墊的電壓進行比較，並產生比較信號；及電壓產生部，該電壓產生部被配置為回應於該比較信號而對該控制電壓的位準進行校準。
  31. 如申請專利範圍第30項所述之半導體電路，其中，該墊驅動器被配置為回應於控制信號而與該墊電隔離。
  32. 如申請專利範圍第31項所述之半導體電路，其中，該阻抗補償單元更包括： 控制部，該控制部被配置為區別該半導體電路的寫入操作時間段並產生該控制信號。
  33. 如申請專利範圍第28項所述之半導體電路，其中，該阻抗補償單元包括：墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於該控制電壓而對該墊的電壓進行校準；第一比較部，該第一比較部被配置為將第一基準電壓與該墊的電壓進行比較，並產生第一比較信號；第二比較部，該第二比較部被配置為將第二基準電壓與該墊的電壓進行比較，並產生第二比較信號；及電壓產生部，該電壓產生部被配置為回應於該第一比較信號而對該控制電壓的位準進行校準，並回應於該第一比較信號和該第二比較信號而保持該控制電壓的位準不變。
  34. 如申請專利範圍第33項所述之半導體電路，其中，該墊驅動器被配置為回應於控制信號而與該墊電隔離。
  35. 如申請專利範圍第34項所述之半導體電路，其中，該阻抗補償單元更包括：控制部，該控制部被配置為區別該半導體電路的寫入操作時間段並產生該控制信號。
  36. 如申請專利範圍第33項所述之半導體電路，其中，該電壓產生部被配置為回應於在該墊的電壓處於該第一基準電壓和該第二基準電壓之間的位準時，所產生的該第一 比較信號和該第二比較信號而保持該控制電壓的位準不變。
  37. 一種半導體電路，包括：墊，係用於信號輸入/輸出；一個或更多個資料輸出驅動器，該一個或更多個資料輸出驅動器的各個輸出端子連接到該墊，並且該一個或更多個資料輸出驅動器被配置為在該半導體電路的資料寫入操作時間段期間對該墊施加預定的電壓；及阻抗補償單元，該阻抗補償單元連接到該墊，並且該阻抗補償單元被配置為在該資料寫入操作期間對該墊的電壓與基準電壓之差進行校準。
  38. 如申請專利範圍第37項所述之半導體電路，其中該阻抗補償單元包括：墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於編碼信號而對該墊的電壓進行校準，並回應於控制信號而與該墊電隔離；比較部，該比較部被配置為將基準電壓與該墊的電壓進行比較，並產生比較信號；編碼產生部，該編碼產生部被配置為回應於該比較信號而對該編碼信號的編碼值進行校準；控制部，該控制部被配置為區別資料寫入操作時間段並產生該控制信號。
  39. 如申請專利範圍第37項所述之半導體電路，其中，該阻抗補償單元包括： 墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於編碼信號而對該墊的電壓進行校準，並回應於控制信號而與該墊電隔離；第一比較部，該第一比較部被配置為將第一基準電壓與該墊的電壓進行比較，並產生第一比較信號；第二比較部，該第二比較部被配置為將第二基準電壓與該墊的電壓進行比較，並產生第二比較信號；編碼產生部，該編碼產生部被配置為回應於該第一比較信號而對該編碼信號的編碼值進行校準，並回應於該第一比較信號和該第二比較信號而保持該編碼信號的編碼值不變；及控制部，該控制部被配置為區別資料寫入操作時間段並產生該控制信號。
  40. 如申請專利範圍第37項所述之半導體電路，其中，該阻抗補償單元包括：墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於控制電壓而對該墊的電壓進行校準，並回應於控制信號而與該墊電隔離；比較部，該比較部被配置為將基準電壓與該墊的電壓進行比較，並產生比較信號；電壓產生部，該電壓產生部被配置為回應於該比較信號而對該控制電壓的位準進行校準；及控制部，該控制部被配置為區別資料寫入操作時間段並產生該控制信號。
  41. 如申請專利範圍第37項所述之半導體電路，其中，該阻抗補償單元包括：墊驅動器，該墊驅動器的輸出端子連接到該墊，並且該墊驅動器被配置為回應於控制電壓而對該墊的電壓進行校準，並回應於控制信號而與該墊電隔離；第一比較部，該第一比較部被配置為將第一基準電壓與該墊的電壓進行比較，並產生第一比較信號；第二比較部，該第二比較部被配置為將第二基準電壓與該墊的電壓進行比較，並產生第二比較信號；電壓產生部，該電壓產生部被配置為回應於該第一比較信號而對該控制電壓的位準進行校準，並回應於該第一比較信號和該第二比較信號而保持該控制電壓的位準不變；及控制部，該控制部被配置為區別資料寫入操作時間段並產生該控制信號。
  42. 如申請專利範圍第37項所述之半導體電路，更包括：阻抗校準塊，該阻抗校準塊被配置為校準編碼信號，使得以與一或多個資料輸出驅動器類似方式配置的驅動器之輸出電壓對應於預定的基準電壓。
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