TWI505421B - Quadrilateral planar pinless package structure and its circuit device - Google Patents

Quadrilateral planar pinless package structure and its circuit device Download PDF

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TWI505421B
TWI505421B TW101123587A TW101123587A TWI505421B TW I505421 B TWI505421 B TW I505421B TW 101123587 A TW101123587 A TW 101123587A TW 101123587 A TW101123587 A TW 101123587A TW I505421 B TWI505421 B TW I505421B
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Tzyy Sheng Horng
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Univ Nat Sun Yat Sen
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Description

四方平面無引腳封裝結構及其電路裝置
本發明是有關於一種半導體封裝結構及電路裝置，且特別是有關於一種四方平面無引腳封裝(Quad Flat Non-lead Package,QFN Package)結構及具有四方平面無引腳封裝結構的電路裝置。
在現代的通訊系統中，經常使用四方平面無引腳封裝(Quad Flat Non-lead Package,QFN Package)於射頻電路或基頻電路上。在基頻電路上，由於頻率很低，因此許多傳輸線效應可被忽略；不過在頻率越高的時候，四方平面無引腳封裝內的銲線所產生的寄生電感就必須列入考量，因為它會影響晶片的性能。
請參閱圖1，圖1為習知四方平面無引腳封裝結構之剖面示意圖。如圖1所示，封裝結構100包含絕緣材料110、內引腳120、晶墊130、銲線140、黏著膠150及晶片160。封裝結構100之晶墊130周圍設有複數個均勻分布的內引腳120，而晶片160置於晶墊130上並透過黏著膠150將其黏著固定，晶片160及內引腳120則用銲線140來做電氣連接，最後使用絕緣材料110將其整個封裝起來。
由上述可知，銲線140是訊號唯一的回流路徑，其長度往往使得高頻訊號衰減過大。因此，如何發展出降低銲線之寄生電感以改善封裝結構的整體性能便成為重要的議題。
本發明提供一種具有優化訊號路徑以改善封裝結構之銲線所產生的寄生電感的四方平面無引腳封裝結構及其電路裝置。
依據上述之目的，本發明提供一種四方平面無引腳封裝(Quad Flat Non-lead Package,QFN Package)結構，包含晶墊、晶片以及導電材料。晶墊周圍設有複數個內引腳；晶片位於晶墊上，晶片具有至少一導孔，此導孔上配置有非訊號銲墊，非訊號銲墊透過至少一銲線而電性連接至這些內引腳的其中之一者以作為第一訊號路徑；導電材料配置在晶墊與晶片之間；其中，非訊號銲墊透過此導孔並藉由導電材料電性連接至晶墊以作為第二訊號路徑。
依據上述之目的，本發明另提供一種具有四方平面無引腳封裝結構的電路裝置，包含基板以及四方平面無引腳封裝結構。基板包含第一表面以及對應第一表面的第二表面。第一表面具有第一接地線、第二接地線以及至少一訊號線；第二表面具有接地層，第一接地線與第二接地線電性連接至接地層。四方平面無引腳封裝結構包含晶墊、晶片與導電材料。晶墊配置在基板上，晶墊之周圍包含第一內引腳、第二內引腳以及第三內引腳；晶片位於晶墊上，晶片具有至少一訊號銲墊、第一非訊號銲墊以及第二非訊號銲墊，第一非訊號銲墊與第二非訊號銲墊分別配置在晶片的第一導孔與第二導孔上，訊號銲墊透過至少一第一銲 線由第一內引腳電性連接至訊號線，第一非訊號銲墊透過至少一第二銲線由第二內引腳電性連接至第一接地線，第二非訊號銲墊透過至少第三銲線由第三內引腳電性連接至第二接地線；導電材料配置在晶墊與晶片之間；其中，第一非訊號銲墊與第二非訊號銲墊分別透過第一導孔與第二導孔並藉由導電材料電性連接至晶墊，晶墊電性連接至接地層。
運用本發明實施例之特點在於：提供兩條不同的訊號(回流)路徑，以降低封裝結構之銲線所產生的寄生電感，進而可改善或提高高頻時之電氣特性。
為讓本發明之上述目的、特徵和特點能更明顯易懂，茲配合圖式將本發明相關實施例詳細說明如下。
請參閱圖2，圖2為本發明一實施例四方平面無引腳封裝結構之剖面圖。
如圖2所示，四方平面無引腳封裝(Quad Flat Non-lead Package,QFN Package)結構200包含晶墊230、晶片260、導電材料270以及由絕緣材料所製成的絕緣殼體210。
晶墊230周圍設有複數個內引腳220，其中晶墊230與這些內引腳220可被電性連接至一接地線或一接地層；晶片260位於晶墊230上，晶片260具有至少一導孔(導電孔)。例如：導孔(之孔壁)可包含導電物(例如：(銅)金屬)；或者，此導孔(之孔壁)可包含介電材料(例如：二氧化矽或高 分子材料)以及位於此介電材料上的導電物(例如：(銅)金屬)，但不限定於此。
此導孔可為盲孔(blind hole)或貫穿孔(Through via)。於此實施例中，以晶片260具有第一盲孔261與第二盲孔262為例，但不限定於此。
第一盲孔261(或第二盲孔262)上配置有非訊號銲墊G。例如：非訊號銲墊G被配置在晶片260的頂部表面而位於第一盲孔261的孔口上。其中，非訊號銲墊可為接地訊號銲墊以作為接地用途(當然，晶片260亦可包含至少一訊號銲墊以傳遞接地訊號以外的訊號。)
非訊號銲墊G透過至少一銲線240而電性連接至這些內引腳220的其中之一者以作為第一訊號路徑P1。亦即，第一盲孔261上的非訊號銲墊G透過銲線240而電性連接至其對應的內引腳220以作為第一訊號路徑P1。
導電材料270配置在晶墊230與晶片260之間。如圖2所示，導電材料270配置在晶墊230的頂部表面上；或者，導電材料270配置在晶片260的底部表面下。其中，導電材料270可包含導電膠250或金屬263(例如：金或銅，但不限定於此)。於此實施例中，導電材料270同時包含導電膠250與金屬263，且金屬263以一整片金為例。
非訊號銲墊G透過第一盲孔261(或第二盲孔262)並藉由導電材料270電性連接至晶墊230以作為第二訊號路徑P2。
由此可知，四方平面無引腳封裝結構200具有兩條訊號(回流)路徑(第一訊號路徑P1與第二訊號路徑P2)。因此，在第一訊號路徑P1與第二訊號路徑P2兩條路徑與頻率相依的寄生電感相互並聯下，利用第二訊號路徑P2可大幅降低銲線240上之寄生電感，進而利於高頻操作並將頻寬延伸至毫米波頻帶。換言之，四方平面無引腳封裝結構200提供兩條訊號路徑且以相互並聯的方式來降低整體的寄生電感效應，進而達到改善高頻時之電氣特性。
請參閱圖3，圖3為本發明另一實施例四方平面無引腳封裝結構之剖面圖。
如圖3所示，此實施例與圖2之實施例的不同之處在於：導電材料370為一整片銅350為例，且晶片30的周邊與晶墊330之間可依需求而配置有黏著膠(adhesive)380(如：環氧樹脂(epoxy))或底部填充物(underfill)之材料，但不限定於此。此結構的效能與圖2相同，上述之設置主要可因應未來3D-IC的快速發展，使得此封裝結構能被廣為使用。
請參閱圖4，圖4為本發明另一實施例四方平面無引腳封裝結構之剖面圖。
如圖4所示，此實施例與圖2之實施例的不同之處在於：孔替換成了第一貫穿孔(Through via)461及第二貫穿孔462，而導電材料470以銅墊450為例，且晶片40的周邊與晶墊430之間可依需求而配置有黏著膠480或底部填充物之材料，但不限定於此。此結構的效能與圖2相同，上 述之設置主要可因應未來3D-IC的快速發展，使得此封裝結構能被廣為使用。
請同時參閱圖5A與圖5B，圖5A為本發明一實施例四方平面無引腳封裝結構的電路裝置之剖面圖；圖5B為圖5A的上視圖。
如圖5A與圖5B所示，具有四方平面無引腳封裝結構的電路裝置5包含基板50以及四方平面無引腳封裝結構51。
基板50可為電路板。基板50包含第一表面S1以及對應第一表面S1的第二表面S2。第一表面S1具有接地線500。接地線500包含第一接地線500a與第二接地線500b。第一表面S1亦包含至少一訊號線501，訊號線501位於第一接地線500a與第二接地線500b之間；第二表面S2具有接地層500c。
其中，接地線500的第一接地線500a與第二接地線500b電性連接至接地層500c。詳言之，第一接地線500a與第二接地線500b可透過至少一貫孔H(例如，導孔(導電孔))而電性連接至接地層500c。
四方平面無引腳封裝結構51包含晶墊510、晶片512、導電材料514與絕緣殼體516。
晶墊510之周圍包含複數個內引腳。於此實施例中，這些內引腳僅以第一內引腳510a、第二內引腳510b以及第三內引腳510c作說明，其並不限定於此數量。此晶墊 510配置在基板50上。例如，晶墊510以及這些內引腳可透過導電體P(例如：焊錫)而電性連接並配置在基板50的第一表面S1上。亦即，晶墊510以及這些內引腳可透過第一接地線500a或第二接地線500b而電性連接至接地層500c。
晶片512位於晶墊510上。其中，依實際之考量，晶片512的周邊與晶墊510之間可配置有黏著膠(此部份可參考圖3的黏著膠380即可)或底部填充物，但不限定於此。晶片512的垂直高度L至少小於或等於100微米(um)，但不限定於此。晶片512的表面上具有至少一訊號銲墊S、第一非訊號銲墊G1以及第二非訊號銲墊G2。第一非訊號銲墊G1與第二非訊號銲墊G2作為接地訊號銲墊並配置在晶片512的表面而分別位於第一導孔H1與第二導孔上，(其中，於圖5A中未繪示出第二導孔，關於第二導孔可參考第一導孔H1即可)。換言之，第一非訊號銲墊G1下方具有第一導孔H1；第二非訊號銲墊G2下方具有第二導孔。其中，第一導孔H1與第二導孔可為盲孔；或者，第一導孔H1與第二導孔可為貫穿孔。
訊號銲墊S透過至少一第一銲線W1由第一內引腳510a電性連接至訊號線501。例如，訊號銲墊S可透過三個(根)第一銲線W1由第一內引腳510a電性連接至訊號線501，亦即訊號銲墊S與第一內引腳510a可同時使用三個(根)第一銲線W1來作電氣連接，此方式可額外抑制高頻時 之寄生電感效應；第一非訊號銲墊G1透過至少一第二銲線W2由第二內引腳510b電性連接至第一接地線500a；第二非訊號銲墊G2透過至少第三銲線W3由第三內引腳510c電性連接至第二接地線500b。導電材料514配置在晶墊510與晶片512之間。如圖5A所示，導電材料514配置在晶墊510的頂部表面上；或者，導電材料514配置在晶片512的底部表面下。
導電材料514可包含導電膠514a或金屬514b，且金屬可包含金或銅。於此實施例中，導電材料514同時包含導電膠514a與金屬514b，且金屬以整片金為例，但不限定於此。
其中，第一非訊號銲墊G1與第二非訊號銲墊G2分別透過第一導孔G1與第二導孔並藉由導電材料514電性連接至晶墊510，晶墊510電性連接至接地層500c。
由此可知，具有四方平面無引腳封裝結構的電路裝置5具有兩條訊號(回流)路徑。此兩條訊號路徑分別為第一訊號路徑P1’與第二訊號路徑P2’。
例如：以第一非訊號銲墊G1、第二銲線W2、第二內引腳510b、第一接地線500a、(貫孔H)、(接地層500c)作為第一訊號路徑P1’；以第一非訊號銲墊G1、第一導孔H1、導電材料514、晶墊510、第一接地線500a、(貫孔H)、(接地層500c)作為第二訊號路徑P2’。
此兩條訊號路徑所產生的寄生電感大小約相同，且因 兩條路徑的距離夠遠而沒有形成互感，故在此兩條路徑電感自感的並聯下，達到總電感量降為最低之目標。
因此，在第一訊號路徑P1’與第二訊號路徑P2’兩條路徑與頻率相依的寄生電感相互並聯下，利用第二訊號路徑P2’可大幅降低銲線(例如：第二銲線W2或第三銲線W3)上之寄生電感，使得整體的頻寬特性提升進而利於高頻操作並將頻寬延伸至毫米波頻帶。換言之，具有四方平面無引腳封裝結構的電路裝置5提供兩條訊號路徑且以相互並聯的方式來降低整體的寄生電感效應，進而可達到改善高頻時之電氣特性。
請同時參閱圖5B與圖5C，圖5C為圖5B一實施例基板的第一表面的訊號走線之上視圖。
在基板50的第一表面S1上有至少一訊號線501、第一接地線500a與第二接地線500b。
訊號線501包含粗段部501a與細段部501b。第一接地線500a的端點與第二接地線500b的端點相互連接而藉由基板50之金屬的佈局來形成接地盤502，此皆地盤502亦可提供最短的訊號回流路徑，且第一接地線500a與第二接地線500b上設置有至少一貫孔H(例如：導孔(導電孔))，並透過貫孔H而可電性連接至接地層500c(此部份可參考圖5A)。其中，這些貫孔H的位置靠近訊號線501。
此外，如圖5C中的虛線框所示，第一接地線500a、第二接地線500b與訊號線501的一中心間距至少為150微 米(um)。藉由訊號線501之線寬的設計以及訊號線501與第一接地線500a、第二接地線500b之間的線距設計，可確保在毫米波頻段該訊號線501之特性阻抗(例如：特性阻抗為50歐姆)，從而提供高頻訊號不易衰減的效能。
請參閱圖6A與圖6B，圖6A為本發明另一實施例具有四方平面無引腳封裝結構的電路裝置的上視圖；圖6B為圖6A一實施例基板的第一表面的訊號走線之上視圖。
如圖6A與圖6B所示，此實施例與圖5B、圖5C之差異在於：第一接地線500a與第二接地線500b能夠以銅墊或銲墊620來取代，且銲墊620上設有貫孔621，此設置是為了讓一探針量測方便所使用，因此在實際用途中可考慮不加入此銲墊620。利用該結構可使設計上更有彈性，不再侷限於接地線的走線。
由上述可知，本發明實施例所述四方平面無引腳封裝結構及其電路裝置，具有下列之特點：
1.提供兩條訊號路徑且以相互並聯的方式來降低整體的寄生電感效應，進而達到改善高頻時之電氣特性。
2.具有優化的訊號路徑使之可應用於直流至毫米波頻帶。
3.不需改變習知的四方平面無引腳封裝結構之封裝方式，因此能在不增加成本且不增加製程複雜度的情況下提升操作的頻率範圍。。
綜上所述，乃僅記載本發明為呈現解決問題所採用的技術手段之較佳實施方式或實施例而已，並非用來限定本 發明專利實施之範圍。即凡與本發明專利申請範圍文義相符，或依本發明專利範圍所做的均等變化與修飾，皆為本發明專利範圍所涵蓋。
 [先前技術部分]
100‧‧‧封裝結構
110‧‧‧絕緣材料
120‧‧‧內引腳
130‧‧‧晶墊
140‧‧‧銲線
150‧‧‧黏著膠
160‧‧‧晶片
[本發明部分]
200‧‧‧四方平面無引腳封裝結構
220‧‧‧內引腳
230,330,430‧‧‧晶墊
240‧‧‧銲線
250‧‧‧導電膠
260,30,40‧‧‧晶片
261‧‧‧第一盲孔
262‧‧‧第二盲孔
263‧‧‧金屬
270,370,470‧‧‧導電材料
210‧‧‧絕緣殼體
350‧‧‧銅
380,480‧‧‧黏著膠
450‧‧‧銅墊
461‧‧‧第一貫穿孔
462‧‧‧第二貫穿孔
5‧‧‧具有四方平面無引腳封裝結構的電路裝置
50‧‧‧基板
500‧‧‧接地線
500a‧‧‧第一接地線
500b‧‧‧第二接地線
500c‧‧‧接地層
501‧‧‧訊號線
501a‧‧‧粗段部
501b‧‧‧細段部
502‧‧‧接地盤
51‧‧‧四方平面無引腳封裝結構
510‧‧‧晶墊
510a‧‧‧第一內引腳
510b‧‧‧第二內引腳
510c‧‧‧第三內引腳
512‧‧‧晶片
514‧‧‧導電材料
514a‧‧‧導電膠
514b‧‧‧金屬
516‧‧‧絕緣殼體
620‧‧‧銲墊
621‧‧‧貫孔
G‧‧‧非訊號銲墊
G1‧‧‧第一非訊號銲墊
G2‧‧‧第二非訊號銲墊
H‧‧‧貫孔
H1‧‧‧第一導孔
L‧‧‧垂直高度
P‧‧‧導電體
P1‧‧‧第一訊號路徑
P2‧‧‧第二訊號路徑
P1’‧‧‧第一訊號路徑
P2’‧‧‧第二訊號路徑
S‧‧‧訊號銲墊
S1‧‧‧第一表面
S2‧‧‧第二表面
W1‧‧‧第一銲線
W2‧‧‧第二銲線
W3‧‧‧第三銲線
圖1為習知四方平面無引腳封裝結構之剖面示意圖；圖2為本發明一實施例四方平面無引腳封裝結構之剖面圖；圖3為本發明另一實施例四方平面無引腳封裝結構之剖面圖；圖4為本發明另一實施例四方平面無引腳封裝結構之剖面圖；圖5A為本發明一實施例四方平面無引腳封裝結構的電路裝置之剖面圖；圖5B為圖5A的上視圖；圖5C為圖5B一實施例基板的第一表面的訊號走線之上視圖；圖6A為本發明另一實施例具有四方平面無引腳封裝結構的電路裝置的上視圖；以及圖6B為圖6A一實施例基板的第一表面的訊號走線之上視圖。
5‧‧‧具有四方平面無引腳封裝結構的電路裝置
50‧‧‧基板
500‧‧‧接地線
500a‧‧‧第一接地線
500b‧‧‧第二接地線
500c‧‧‧接地層
501‧‧‧訊號線
501a‧‧‧粗段部
501b‧‧‧細段部
502‧‧‧接地盤
51‧‧‧四方平面無引腳封裝結構
510‧‧‧晶墊
510a‧‧‧第一內引腳
510b‧‧‧第二內引腳
510c‧‧‧第三內引腳
512‧‧‧晶片
514‧‧‧導電材料
514a‧‧‧導電膠
514b‧‧‧金屬
516‧‧‧絕緣殼體
G1‧‧‧第一非訊號銲墊
H1‧‧‧第一導孔
L‧‧‧垂直高度
P‧‧‧導電體
P1’‧‧‧第一訊號路徑
P2’‧‧‧第二訊號路徑
S1‧‧‧第一表面
S2‧‧‧第二表面
W2‧‧‧第二銲線

Claims (25)

  1. 一種四方平面無引腳封裝結構，包含：一晶墊，周圍設有複數個內引腳；一晶片，位於該晶墊上，該晶片具有至少一導孔，該導孔上配置有一非訊號銲墊，該非訊號銲墊透過至少一銲線而電性連接至該些內引腳的其中之一者；以及一導電材料，配置在該晶墊與該晶片之間；其中，該非訊號銲墊透過該導孔並藉由該導電材料電性連接至該晶墊，其中該四方平面無引腳封裝結構更包含一絕緣殼體。
  2. 如申請專利範圍第1項所述四方平面無引腳封裝結構，其中該非訊號銲墊為一接地訊號銲墊。
  3. 如申請專利範圍第1項所述四方平面無引腳封裝結構，其中該導孔為一盲孔或一貫穿孔。
  4. 如申請專利範圍第1項所述四方平面無引腳封裝結構，其中該非訊號銲墊配置在該導孔的一孔口上。
  5. 如申請專利範圍第1項所述四方平面無引腳封裝結構，其中該導電材料包含一導電膠或一金屬。
  6. 如申請專利範圍第5項所述四方平面無引腳封裝結構，其中該金屬包含金或銅。
  7. 如申請專利範圍第1項所述四方平面無引腳封裝結構，其中該晶片的周邊與該晶墊之間更包含一黏著膠。
  8. 一種具有四方平面無引腳封裝結構的電路裝置，包含：一基板，包含一第一表面以及對應該第一表面的一第二表面，該第一表面具有一第一接地線、一第二接地線以及至少一訊號線，該第二表面具有一接地層，該第一接地線與該第二接地線電性連接至該接地層；以及一四方平面無引腳封裝結構，該四方平面無引腳封裝結構，包含：一晶墊，配置在該基板上，該晶墊之周圍包含一第一內引腳、一第二內引腳以及一第三內引腳；一晶片，位於該晶墊上，該晶片具有至少一訊號銲墊、一第一非訊號銲墊以及一第二非訊號銲墊，該第一非訊號銲墊與該第二非訊號銲墊分別配置在該晶片的一第一導孔與一第二導孔上，該訊號銲墊透過至少一第一銲線由該第一內引腳電性連接至該訊號線，該第一非訊號銲墊透過至少一第二銲線由該第二內引腳電性連接至該第一接地線，該第二非訊號銲墊透過至少一第三銲線由該第三內引腳電性連接至該第二接地線；及一導電材料，配置在該晶墊與該晶片之間；其中，該第一非訊號銲墊與該第二非訊號銲墊分別透過該第一導孔與該第二導孔並藉由該導電材料電性連接至該晶墊，該晶墊電性連接至該接地層。
  9. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該第一非訊號銲墊以及該第二非訊 號銲墊為一接地訊號銲墊。
  10. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該第一導孔為一盲孔或一貫穿孔。
  11. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該第二導孔為一盲孔或一貫穿孔。
  12. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該四方平面無引腳封裝結構更包含一絕緣殼體。
  13. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該導電材料包含一導電膠或一金屬。
  14. 如申請專利範圍第13項所述具有四方平面無引腳封裝結構的電路裝置，其中該金屬包含金或銅。
  15. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該訊號銲墊、該第一非訊號銲墊與該第二非訊號銲墊配置在該晶片的一表面上。
  16. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該第一接地線的端點與該第二接地線的端點相互連接。
  17. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該第一接地線與該第二接地線包含銅。
  18. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該第一接地線、該第二接地線與該 訊號線的一中心間距至少為150微米(um)。
  19. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該訊號線包含一粗端部與一細端部。
  20. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該第一接地線與該第二接地線更設有複數個貫孔。
  21. 如申請專利範圍第20項所述具有四方平面無引腳封裝結構的電路裝置，其中該些貫孔的位置靠近該訊號線。
  22. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該晶墊透過該第一接地線或該第二接地線電性連接至該接地層。
  23. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該晶片的一垂直高度至少小於或等於100微米(um)。
  24. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該訊號銲墊透過三個第一銲線由該第一內引腳電性連接至該訊號線。
  25. 如申請專利範圍第8項所述具有四方平面無引腳封裝結構的電路裝置，其中該基板為一電路板。
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