TWI528507B - Chip package structure - Google Patents

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TWI528507B
TWI528507B TW102143210A TW102143210A TWI528507B TW I528507 B TWI528507 B TW I528507B TW 102143210 A TW102143210 A TW 102143210A TW 102143210 A TW102143210 A TW 102143210A TW I528507 B TWI528507 B TW I528507B
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Li-Ting Huang
zi-sheng Hong
Yi-Jie Lin
wen-xian Li
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Univ Nat Sun Yat Sen
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Description

晶片封裝結構
本發明係關於一種晶片封裝結構，特別是關於一 種具有缺陷地結構(Defected Ground Structure,DGS)的四方形平面無引腳封裝(Quad Flat No leads,QFN)，主要為根據缺陷地結構(Defected Ground Structure,DGS)於基板下方設計一凹槽，可使晶片工作於高頻時達到阻抗匹配功效，使四方形平面無引腳封裝(QFN)的使用頻寬可操作在60GHz以上之毫米波頻段。
目前通訊系統中，主要以使用四方平面無引腳封裝(Quad Flat Non-lead,QFN)於基頻電路甚或射頻電路上，其中若此封裝結構設置於基頻電路時，由於頻率很低，因此許多寄生效應以及傳輸路徑上不連續處的效應都可以忽略，然而，隨著操作頻率提高時，傳輸路徑上之不連續處的阻抗不匹配會導致許多訊號反射，此因伴隨頻率提高而產生的寄生電容或寄生電感，皆會影響晶片運作的效能。
目前在操作於毫米波頻段的四方形平面無引腳(QFN)封裝方式為製程較複雜的覆晶(Flip-Chip)製程或者技 術尚未成熟的矽穿孔(TSV)製程，其不僅製程手續繁雜且成本昂貴。
另外，四方形平面無引腳(QFN)封裝製程中，當 鎊線被使用於四方形平面無引腳封裝(QFN)製程時，則需要特殊的空腔結構設計來降低寄生效應，或者需要針對晶片工作於高頻段時來設計較複雜的阻抗匹配結構，特別是針對毫米波頻段的設計而達到阻抗匹配功效，然而，此卻無法同時兼顧低頻段的操作。
當四方形平面無引腳(QFN)封裝操作於毫米波頻 段時，但是當頻率越高時，鎊線與頻率相依的寄生電感或寄生電容就越明顯，所以容易造成整體的頻寬效能下降，植入功率損耗過大，對此就必需使用更昂貴的封裝方式來達到阻抗匹配之功效。
習知技藝中，如美國專利號6838953號 High-frequency interconnection for circuits所揭示之結構中得知，其主要係包括多個訊號通孔以及多個接地通孔於封裝體端、多個打線墊於晶片端與封裝體端，其中，晶片端的打線是透過鎊線連接至封裝體端上之打線墊，更特別的是可藉由調整封裝體端上之打線墊的寬度以及在打線墊上之訊號通孔的間距來達到阻抗匹配。
然而，上述美國專利號6838953所揭示的結構，因延伸封裝體端之打線墊會占據封裝體的面積，而降低I/O腳 位的密度，另外，該技藝的結構之植入損耗在頻率超過40GHz之後會急速衰減，在毫米波頻段操作效能並不高。
另外，習知技藝中，如中華民國專利號I252547 之可減少打線阻抗所揭示之結構中可知，其主要係包括一基板、一晶片、一中介基板及一銲線等構件，其中，中介基板位於晶片與第一導電線路之間，而晶片用銲線連接至中介基板之第二導電線路，第二導電線路並以電性耦合於第一導電線路。
然而，上述中華民國專利號I252547所揭示的結 構，由於必須額外加中介基板，因此會改變傳統四方平面無引腳封裝(QFN)的封裝方式，另外，該結構並無說明出操作於毫米波頻段之特性，且也無明確數據可顯示僅用此結構可適用於高頻。
另外，習知技藝中，如中華民國專利號I236120 之晶片封裝結構及晶片與基板間之電性連接結構所揭示之結構中得知，其至少包括一導線架、一晶片、多條打線導線、至少一特徵打線導線及一絕緣材料。導線架具有一晶片座、多個一般接腳及一特徵接腳結構，更特別的是，利用該特徵接腳結構的高電容性來補償特徵打線導線的電感性，藉以達到阻抗匹配。
然而，上述中華民國專利號I236120所揭示的結 構中，必須多浪費一個I/O腳位的空間來達到阻抗匹配，且該 結構之操作頻率特性只顯示到10GHz，而在更高頻的情況下，該結構之匹配效果可能會變差。
本發明目的係提供一種晶片封裝結構，關於具有 缺陷接地結構(Defected Ground Structure,DGS)的四方形平面無引腳封裝(Quad Flat No leads,QFN)，適用於在一般半導體封裝製程下所普遍使用之四方形平面無引腳封裝(QFN)封裝結構，其技術主要使用將封裝基板上其設為接地面的金屬挖空一經過設計的尺寸所形成的缺陷結構並且將此挖空的缺陷結構設置於四方形平面無引腳(QFN)封裝結構的背面，而當晶片工作頻率逐漸提升至射頻或毫米波頻帶時，此時藉由背板挖地結構於高頻時所產生的電感性去補償晶片焊墊和鎊線至(QFN)封裝結構間於高頻時所產生的電容性而達到阻抗匹配，因此可再利用帶狀鎊線提升操作頻率。
本發明不需要改變傳統的四方形平面無引腳 (QFN)封裝結構，而僅利用封裝基板或封裝載板來設計缺陷接地結構(Defected Ground Structure,DGS)，也就是設計一凹槽於封裝基板或封裝載板背面上，可直接實現任意主動或被動電路元件於傳統四方形平面無引腳(QFN)封裝結構，因此，在不增加成本且不增加製程複雜度下，能提升操作的頻率範圍至毫米波頻段60GHz以上，達到應用在毫米波頻段之低成本封裝架構。
如上述，缺陷接地結構(Defected Ground Structure,DGS)主要為設計一凹槽於具有帶狀鎊線的封裝基板或封裝載板底部，當晶片工作於高頻時，缺陷接地結構(DGS)具有高電感性來補償訊號傳輸路徑上銲墊間及導線間所引起的寄生電容效應，藉以達到阻抗匹配並延伸操作頻寬功效，因此，將缺陷接地結構(Defected Ground Structure,DGS)應用於四方形平面無引腳(QFN)封裝上，使四方形平面無引腳(QFN)封裝能操作於60GHz以上的毫米波頻段，在毫米波頻段下不僅能改善其頻寬特性，直流低頻部份的操作亦能兼顧。
本發明一種晶片封裝結構，包括：基板，具有基 板上表面、基板下表面及複數個通孔，基板上表面設置有訊號線及二條接地線，該些通孔的孔壁具有導電材料，該些接地線藉由該些通孔電性連接於基板下表面的接地層，接地層具有凹槽；晶片，設置於基板上，具有訊號銲墊及二個接地銲墊；以及導線組，使該些接地銲墊電性連接該些接地線及訊號銲墊電性連接訊號線。
如上述，在一實施例中，凹槽連通至基板下表 面。
如上述，在一實施例中，凹槽的尺寸是根據晶片工作於高頻時，導線組導電時所產生的寄生電容大小而對應設置，寄生電容越大，該凹槽的尺寸越大。
如上述，在一實施例中，凹槽的位置對應於導線 組位置下方。
如上述，在一實施例中，凹槽的形狀為矩形或圓形。
如上述，在一實施例中，導線組具有二條第一導線分別用以使該些接地銲墊電性連接該些接地線及第二導線用以使訊號銲墊電性連接訊號線，第二導線介於該些第一導線之間。
如上述，在一實施例中，導線組的導線為帶狀鎊線。
如上述，在一實施例中，該導線組中的導線截面為圓形或矩形。
本發明主要揭示一種利用缺陷接地結構(DGS)具有的高電感性來補償訊號傳輸路徑上的銲墊間及導線間所引起的電容效應，藉以達到阻抗匹配並延伸操作頻寬，在半導體製程下應用於四方形平面無引腳(QFN)封裝結構。
本發明因不需要改變傳統的四方形平面無引腳封裝(QFN)封裝方式，能在不增加成本且不增加製程複雜度的情況下提升操作的頻率範圍。
本發明可利用封裝基板或封裝載板來設計缺陷接地的結構(DGS)，可直接實現任意主動或被動元件於傳統四方形平面無引腳封裝(QFN)封裝，不增加封裝複雜度及封裝成本下也可達到60GHz以上的毫米波頻段操作的可行性。
本發明設計具有減少封裝開發之費用，且此設計 方法可應用於任何一種封裝，提供一個較具彈性的設計，此結構之操作頻寬可從直流到毫米波頻段60GHz以上，提供一個極為寬頻的操作頻段範圍。
為了讓本創作之上述和其他目的、特徵、和優點 能更明顯，下文將配合所附圖示，作詳細說明如下。
100‧‧‧基板
101‧‧‧基板上表面
102‧‧‧基板下表面
200‧‧‧接地層
210‧‧‧凹槽
300‧‧‧訊號線
350‧‧‧接地線
400‧‧‧晶片
410‧‧‧訊號銲墊
420‧‧‧接地銲墊
450‧‧‧貫孔
500‧‧‧導線組
510‧‧‧第一導線
520‧‧‧第二導線
600‧‧‧晶墊
700‧‧‧導電膠層
710‧‧‧導電膠層
800‧‧‧引腳
900‧‧‧通孔
圖1係根據本發明之一晶片封裝結構剖面圖。
圖2係根據本發明之一晶片封裝結構俯視圖。
圖3係根據本發明之一晶片封裝結構之基板俯視圖。
圖4係根據本發明之一晶片封裝結構之基板仰視圖。
圖5a係根據本發明之一晶片封裝結構之反射係數狀態圖。
圖5b係根據本發明之一晶片封裝結構之傳輸係數狀態圖。
本發明一種晶片封裝結構，具有缺陷接地結構(Defected Ground Structure,DGS)的四方形平面無引腳封裝(Quad Flat No leads,QFN)，請參閱圖1及圖2，圖1係根據本發明之一晶片封裝結構剖面圖，圖2係根據本發明之一晶片封裝結構俯視圖，本發明為一種晶片封裝結構，包括：基板100，具有基板上表面101、基板下表面102及複數個通孔900，基板上表面設置有訊號線300及二條接地線350，該些通孔900的孔 壁具有導電材料，該些接地線350藉由該些通孔電性連接於該基板下表面102的接地層200，該接地層200具有凹槽210；晶片400，設置於基板100上，具有訊號銲墊410及二個接地銲墊420；以及導線組500，使該些接地銲墊420電性連接該些接地線350及該訊號銲墊410電性連接該訊號線300。
如上述，在一實施例中，該些接地線350上電性 連接導電膠層700，導電膠層700上電性連接晶墊600，晶墊600上電性連接導電膠層710，導電膠層710上設置晶片400，其中，導電膠層700、710及晶墊600為導電材料。
在晶墊600上的晶片400上具有貫孔450，貫孔450 的孔壁具有導電材料，使接地銲墊420透過貫孔450電性連接導電膠層710。
訊號線300用以輸出一訊號。
如上述，在一實施例中，訊號線300及該些接地 線350上分別電性連接複數個引腳800，該些引腳800與晶墊600具有一間隔，導線組500，用以使該些接地銲墊420電性連接該些接地線350上的引腳800及訊號銲墊410電性連接訊號線300上的引腳800。
針對缺陷接地結構(DGS)的設計，請參閱圖3及圖 4，圖3係根據本發明之一晶片封裝結構之基板俯視圖，圖4係根據本發明之一晶片封裝結構之基板仰視圖。
如上述，在一實施例中，挖空基板下表面102的 部份接地層200形成凹槽210，凹槽210為連通至該基板下表面102。
如上述，在一實施例中，凹槽210的尺寸是根據 晶片400操作於高頻，導線組500導電時所產生的一寄生電容大小而對應設置，產生的寄生電容越大，凹槽210的尺寸越大，於此，晶片400工作於高頻時，凹槽210的區域會產生寄生電感，用以補償導線組500所產生的寄生電容。
如上述，在一實施例中，凹槽210的位置大致對 應於該導線組500位置正下方，如圖3的虛線部份。
如上述，在一實施例中，凹槽210的形狀為矩形 或圓形，但本發明不限於此，凹槽210可為任意幾何形狀。
如上述，在一實施例中，該導線組500具有二條 第一導線510分別用以使該些接地銲墊420電性連接該些接地線350及第二導線520用以使訊號銲墊410電性連接訊號線420，該第二導線520介於該些第一導線510之間，形成GSG結構，當晶片400工作於高頻時，第一導線與第二導線間會產生寄生電容，而凹槽210尺寸為根據第一導線與第二導線間所產生的寄生電容大小而對應設置。
如上述，在一實施例中，導線組500為帶狀鎊線 或該導線組500中的導線截面為圓形或矩形。
針對基板具有凹槽及不具有凹槽用以具體實施 後其量測結果，請參閱圖5a及圖5b，圖5a係根據本發明之一 晶片封裝結構之反射係數狀態圖，圖5b係根據本發明之一晶片封裝結構之傳輸係數狀態圖。由圖5a得知，以-10dB的反射損耗為基準，當基板具有凹槽時，也就是缺陷接地結構(DGS)，其操作頻率可達到68GHz，當操作頻率高過68GHz時，反射損耗才會超過-10dB以上，又當基板無凹槽時，其操作頻率約45.2GHz，反射損耗就會超過-10dB以上，因此，基板具有凹槽時，其反射係數比較不具有凹槽時約改善了22.8GHz。
另外，圖5B得知，當植入損耗以-1.5dB為基準 時，加了凹槽後其傳輸係數(穿透係數)方面比沒加凹槽的改善了約11.2GHz。由圖5A及圖5B得知，匹配後之四方形平面無引腳封裝(QFN)封裝，其反射係數幾乎都落在-10dB的等反射係數圓之內。
如上述，本發明利用缺陷接地結構(DGS)特有的 高電感性來補償訊號傳輸路徑上銲墊所引起的電容效應，藉以達到阻抗匹配並延伸操作頻寬，進一步地，將其應用於QFN封裝的使操作頻寬能被操作於毫米波頻段。
另外，本發明可根據晶片及基板的設計，而改變 凹槽的尺寸，於基板上表面設置複數個訊號線及複數個接地線，該些接地線電性連接於該基板下表面的一接地層，該接地層具有凹槽；晶片，設置於該基板上，具有複數個訊號銲墊及複數個接地銲墊；以及一導線組，分別使該些接地銲墊電性連接該些接地線及該訊號銲墊電性連接該訊號線。
該導線組具有複數個第一導線分別用以使該些 接地銲墊電性連接該些接地線及複數個第二導線分別用以使該些訊號銲墊電性連接該些訊號線。
其中凹槽的尺寸是根據該晶片操作於高頻，導線 組導電時所產生的寄生電容大小而對應設置。
本發明在半導體封裝方面增加了訊號完整性以 及降低功率耗損等問題，且不需額外增加成本的情況下，能有效克服QFN封裝在毫米波頻段中植入功率損耗過大的問題。
本發明在不須改變傳統四方形平面無引腳封裝 (QFN)封裝結構，可大幅減少封裝開發之費用，此設計方法可應用於任何一種封裝，提供一個較具彈性的設計，操作頻寬可從直流到毫米波頻段以提供一個極為寬頻的操作頻段範圍。
綜上所述，乃僅記載本創作為呈現解決問題所採 用的技術手段之實施方式或實施例而已，並非用來限定本創作專利實施之範圍。即凡與本創作專利申請範圍文義相符，或依本創作專利範圍所做的均等變化與修飾，皆為本創作專利範圍所涵蓋。
100‧‧‧基板
101‧‧‧基板上表面
102‧‧‧基板下表面
200‧‧‧接地層
210‧‧‧凹槽
350‧‧‧接地線
400‧‧‧晶片
420‧‧‧接地銲墊
450‧‧‧貫孔
500‧‧‧導線組
600‧‧‧晶墊
700‧‧‧導電膠層
710‧‧‧導電膠層
800‧‧‧引腳
900‧‧‧通孔

Claims (10)

  1. 一種晶片封裝結構，包括：一基板，具有一基板上表面、一基板下表面及複數個通孔，該基板上表面設置有一訊號線及二條接地線，該些通孔的孔壁具有導電材料，該些接地線藉由該些通孔電性連接該基板下表面的一接地層，該接地層具有一凹槽；一晶片，設置於該基板上，具有一訊號銲墊及二個接地銲墊；以及一導線組，使該些接地銲墊電性連接該些接地線及該訊號銲墊電性連接該訊號線。
  2. 根據申請專利範圍第1項之晶片封裝結構，其中該凹槽連通至該基板下表面。
  3. 根據申請專利範圍第1項之晶片封裝結構，其中該凹槽的尺寸是根據該晶片操作於高頻，該導線組導電時所產生的一寄生電容大小而對應設置。
  4. 根據申請專利範圍第2項之晶片封裝結構，其中該寄生電容越大，該凹槽的尺寸越大。
  5. 根據申請專利範圍第1項之晶片封裝結構，其中該凹槽的位置大致對應於該導線組位置正下方。
  6. 根據申請專利範圍第1項之晶片封裝結構，其中該凹槽的形狀為矩形或圓形。
  7. 根據申請專利範圍第1項之晶片封裝結構，其中該導線組具有二條第一導線分別用以使該些接地銲墊電性連接該些接地線及一第二導線用以使該訊號銲墊電性連接該訊號線。
  8. 根據申請專利範圍第7項之晶片封裝結構，其中該第二導線介於該些第一導線之間。
  9. 根據申請專利範圍第1項之晶片封裝結構，其中該導線組為帶狀鎊線。
  10. 根據申請專利範圍第1項之晶片封裝結構，其中該導線組中的導線截面為圓形或矩形。
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