TWI505089B - 監控記憶體系統之系統及方法 - Google Patents

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Description

監控記憶體系統之系統及方法
本文中所闡述之各種實施例係關於與半導體記憶體相關聯之系統及方法及用於監控一記憶體系統之系統及方法。
微處理器技術已以比半導體記憶體技術之速率快之一速率演變。因此，現代主機處理器與半導體記憶體子系統之間通常在效能方面存在一失配，該處理器配接至該半導體記憶體子系統以接收指令及資料。舉例而言，據估計，某些高端伺服器閒置四分之三時鐘等待對記憶體請求之回應。
另外，隨著處理器核心及執行緒之數目繼續增加，軟體應用及作業系統技術之演變已增加了對較高密度記憶體子系統之需求。然而，當前技術記憶體子系統通常表示效能與密度之間的一折中。較高頻寬可限制可連接於一系統中之記憶體卡或記憶體模組之數目不超過JEDEC電氣技術規範。
雖然已提出擴展JEDEC介面但一般可發現缺乏關於未來所預期之記憶體頻寬及密度。缺點包含缺少記憶體功率最佳化及主機處理器與記憶體子系統之間的介面之唯一性。隨著處理器及/或記憶體技術改變，後一種缺點可導致對重新設計該介面之一需要。
圖1係根據本發明之各種實例性實施例之一記憶體系統100之一方塊圖。一個或多個實施例運作以在一個或多個發端裝置(例如，一個或多個處理器)與一堆疊式陣列記憶體「儲存庫」組之間大致同時傳送複數個命令、位址及/或資料傳出流。可產生增加之記憶體系統密度、頻寬、平行性及可縮放性。
本文中之多晶粒記憶體陣列實施例聚集在先前設計中通常位於每一個別記憶體陣列晶粒上之控制邏輯。本文中稱為一「記憶體儲存庫」之一堆疊式晶粒群組之子區段共用共同控制邏輯。該記憶體儲存庫架構戰略性地分割記憶體控制邏輯以增加能量效率同時提供已通電記憶體庫之一較細粒度。本文中之實施例亦實現一標準化主機處理器至記憶體系統介面。隨著記憶體技術演變，該標準化介面可減少重新設計循環次數。
圖2係根據各種實例性實施例堆疊有一邏輯晶粒202之一堆疊式晶粒3D記憶體陣列200之一剖面概念圖。記憶體系統100併入有鋪砌式記憶體陣列(例如堆疊式晶粒3D記憶體陣列200)之一個或多個堆疊。多個記憶體陣列(例如，記憶體陣列203)係製作於複數個堆疊式晶粒(例如，堆疊式晶粒204)中之每一者上。
該等堆疊式晶粒中之每一者在邏輯上分成多個「晶粒塊」(例如，與堆疊式晶粒204相關聯之晶粒塊205A、205B及205C)。每一晶粒塊(例如，晶粒塊205C)可包含一個或多個記憶體陣列203。在某些實施例中，每一記憶體陣列203可組態為記憶體系統100中之一個或多個獨立記憶體庫。記憶體陣列203不受限於任一特定記憶體技術且可包含動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體等等。
一堆疊式記憶體陣列晶粒塊組208可包含來自該等堆疊式晶粒中之每一者之一單個晶粒塊(例如，晶粒塊212B、212C及212D，其中基礎晶粒塊隱藏於圖1之視圖)。功率、位址及/或資料以及類似之共同信號可沿「Z」維度220在例如「貫通晶圓互連件」(TWI)之傳導路徑(例如，傳導路徑224)上穿越堆疊式晶粒塊組208。因此，將堆疊式晶粒3D記憶體陣列200分割成一記憶體「儲存庫」(例如，記憶體儲存庫230)組。每一記憶體儲存庫包含一堆疊式晶粒塊組，一個晶粒塊來自複數個堆疊式晶粒中之每一者。該儲存庫中之每一晶粒塊包含一個或多個記憶體陣列(例如，記憶體陣列240)。
圖1中顯示所得記憶體儲存庫組102。此處下文所闡述之控制、切換及通信邏輯係製作至邏輯晶粒202上。記憶體系統100包含複數個記憶體儲存庫控制器(MVC)104(例如，MVC 106)。每一MVC以一一對一關係以通信方式耦合至一對應記憶體儲存庫(例如，記憶體儲存庫110)。因此每一MVC能夠獨立於其他MVC與其各別記憶體儲存庫之間的通信與一對應記憶體儲存庫通信。
記憶體系統100亦包含複數個可組態串列化通信鏈路介面(SCLI)112。SCLI 112劃分為一傳出SCLI群組113(例如，傳出SCLI 114)及一傳入SCLI群組115。複數個SCLI 112中之每一者能夠與其他SCLI 112同時運作。SCLI 112將複數個MVC 104一起以通信方式耦合至一個或多個主機處理器114。記憶體系統100將一高度抽象之多鏈路高通量介面呈現至主機處理器114。
記憶體系統100亦可包含一矩陣開關116。矩陣開關116以通信方式耦合至複數個SCLI 112且耦合至複數個MVC 104。矩陣開關116能夠將每一SCLI交叉連接至一選定MVC。因此主機處理器114可跨越複數個SCLI 112以一大致同時之方式存取複數個記憶體儲存庫102。此架構可提供現代處理器技術(包含多核技術)所需之處理器至記憶體頻寬。
記憶體系統100亦可包含以通信方式耦合至矩陣開關116之一記憶體構造控制暫存器117。記憶體構造控制暫存器117接受來自一組態源之記憶體構造組態參數且組態記憶體系統100之一個或多個組件以根據一可選擇模式運作。舉例而言，矩陣開關116及複數個記憶體儲存庫102及複數個MVC 104中之每一者通常可經組態以回應於單獨記憶體請求而獨立於彼此運作。此一組態可由於SCLI 112與記憶體儲存庫102之間的平行性而增強記憶體系統頻寬。
另一選擇為，記憶體系統100可經由記憶體構造控制暫存器117重新組態以致使複數個記憶體儲存庫102中之兩者或兩者以上之一子組及一對應MVC子組回應於一單個請求而同步運作。後一組態可用以存取一比正常寬之資料字以縮短延時，如下文進一步闡述。可藉由將一選定位元型樣載入至記憶體構造控制暫存器117中來實現其他組態。
圖3及圖4係顯示根據各種實例性實施例之分別與實例性封包300及400相關聯之欄位之封包圖。結合圖3及圖4轉至圖1，記憶體系統100亦可包含以通信方式耦合至矩陣開關116之複數個封包解碼器118(例如，封包解碼器120)。主機處理器114彙編在某些實施例中可在結構上類似於實例性封包300或400之一傳出封包122。亦即，傳出封包122可含有一命令欄位310、一位址欄位320及/或一資料欄位410。然後，主機處理器114跨越一傳出SCLI(例如，傳出SCLI 114)以下文將進一步解釋之一方式將傳出封包122發送至封包解碼器120。
傳出SCLI 114可包含複數個傳出差分對串列路徑(DPSP)128。DPSP 128以通信方式耦合至主機處理器114且可集體地輸送傳出封包122。亦即，複數個傳出DPSP 128中之每一DPSP可以一第一資料速率輸送傳出封包122之一第一資料速率傳出子封包部分。
傳出SCLI 114亦可包含以通信方式耦合至複數個傳出DPSP 128之一解串器130。解串器130將傳出封包122之每一第一資料速率傳出子封包部分轉換為複數個第二資料速率傳出子封包。跨越第一複數個傳出單端資料路徑(SEDP)134以一第二資料速率發送複數個第二資料速率傳出子封包。該第二資料速率比該第一資料速率慢。
傳出SCLI 114亦可包含以通信方式耦合至解串器130之一解多工器138。解多工器138將複數個第二資料速率傳出子封包中之每一者轉換為複數個第三資料速率傳出子封包。跨越第二複數個傳出SEDP 142以一第三資料速率將該複數個第三資料速率傳出子封包發送至封包解碼器120。該第三資料速率比該第二資料速率慢。
封包解碼器120接收傳出封包122且提取命令欄位310(例如，實例性封包300之命令欄位)、位址欄位320(例如，實例性封包300之位址欄位)及/或資料欄位(例如，實例性封包400之資料欄位)。在某些實施例中，封包解碼器120解碼位址欄位320以確定一對應記憶體儲存庫選擇信號組。封包解碼器120在一介面146上將該記憶體儲存庫選擇信號組呈現至矩陣開關116。該等儲存庫選擇信號致使輸入資料路徑148切換至對應於傳出封包122之MVC 106。
現轉至對傳入資料路徑之一論述，記憶體系統100可包含以通信方式耦合至矩陣開關116之複數個封包編碼器154(例如，封包編碼器158)。封包編碼器158可經由矩陣開關116自複數個MVC 104中之一者接收一傳入記憶體命令、一傳入記憶體位址及/或傳入記憶體資料。封包編碼器158將傳入記憶體命令、位址及/或資料編碼成一傳入封包160以供跨越一傳入SCLI 164傳輸至主機處理器114。
在某些實施例中，封包編碼器158可將傳入封包160分段成複數個第三資料速率傳入子封包。封包編碼器158可跨越第一複數個傳入單端資料路徑(SEDP)166以一第三資料速率發送該複數個第三資料速率傳入子封包。記憶體系統100亦可包含以通信方式耦合至封包編碼器158之一多工器168。多工器168可將複數個第三資料速率傳入子封包子組中之每一者多工成一第二資料速率傳入子封包。多工器168跨越第二複數個傳入SEDP 170以比該第三資料速率快之一第二資料速率發送該等第二資料速率傳入子封包。
記憶體系統100可進一步包含以通信方式耦合至多工器168之一串列化器172。串列化器172將複數個第二資料速率傳入子封包子組中之每一者聚集成一第一資料速率傳入子封包。跨越複數個傳入差分對串列路徑(DPSP)174以比該第二資料速率快之一第一資料速率將該等第一資料速率傳入子封包發送至主機處理器114。因此，經由矩陣開關116跨越SCLI 112在主機處理器114與MVC 104之間往復地傳送命令、位址及資料資訊。
圖5係根據各種實例性實施例之一MVC(例如，MVC 106)及相關聯模組之一方塊圖。MVC 106可包含一可程式化儲存庫控制邏輯(PVCL)組件(例如，PVCL 510)。PVCL 510將MVC 106介接至對應記憶體儲存庫(例如，記憶體儲存庫110)。PVCL 510產生與對應記憶體儲存庫110相關聯之一個或多個庫控制信號及/或定時信號。
PVCL 510可經組態以將MVC 106調適至一選定組態或一選定技術之一記憶體儲存庫110。因此，舉例而言，記憶體系統100最初可使用當前可用之DDR2 DRAM組態。隨後記憶體系統100可經調適以藉由重新組態PVCL 510以包含DDR3庫控制及定時邏輯來容納基於DDR3之記憶體儲存庫技術。
MVC 106亦可包含以通信方式耦合至PVCL 510之一記憶體定序器514。記憶體定序器514基於用以實施相關聯記憶體儲存庫110之技術執行一記憶體技術相依作業組。舉例而言，記憶體定序器514可執行與對應記憶體儲存庫110相關聯之命令解碼作業、記憶體位址多工作業、記憶體位址解多工作業、記憶體再新作業、記憶體儲存庫訓練作業及/或記憶體儲存庫預取作業。在某些實施例中，記憶體定序器514可包括一DRAM定序器。在某些實施例中，可在一再新控制器515中發起記憶體再新作業。
記憶體定序器514可經組態以將記憶體系統100調適至一選定組態或技術之一記憶體儲存庫110。舉例而言，記憶體定序器514可經組態以與同記憶體系統100相關聯之其他記憶體定序器同步地運作。此一組態可用以回應於一單個快取線請求而將一寬資料字自多個記憶體儲存庫遞送至與主機處理器114相關聯之一快取線(未顯示)。
MVC 106亦可包含一寫入緩衝器516。寫入緩衝器516可以通信方式耦合至PVCL 510以緩衝自主機處理器114到達MVC 106處之資料。MVC 106可進一步包含一讀取緩衝器517。讀取緩衝器517可以通信方式耦合至PVCL 510以緩衝自對應記憶體儲存庫110到達MVC 106處之資料。
MVC 106亦可包含一無序請求佇列518。無序請求佇列518建立對包含於記憶體儲存庫110中之複數個記憶體庫之一有序讀取及/或寫入作業序列。選擇該有序序列以避免對任一單個記憶體庫之依序作業以減少庫衝突且縮減讀取至寫入周轉時間。
MVC 106亦可包含一記憶體儲存庫修復邏輯(MVRL)組件524。MVRL 524可以通信方式耦合至記憶體儲存庫110以使用陣列修復邏輯526執行缺陷記憶體陣列位址重映射作業。MVRL 524亦可使用TWI修復邏輯528執行與記憶體儲存庫110相關聯之TWI修復作業。
圖5A係根據各種實例性實施例之一記憶體系統5000之一方塊圖。記憶體系統5000可包含一記憶體儲存庫組102(例如，記憶體儲存庫110)及一對應MVC組104(例如，MVC 106)。如先前所論述，在堆疊有記憶體陣列晶粒(例如，圖2之記憶體陣列晶粒204)之一邏輯晶粒(例如，圖2之邏輯晶粒202)上製作MVC。
以下對圖5A之論述係關於實例性記憶體儲存庫110、實例性MVC 106與同記憶體系統5000之監控及控制相關聯之各種結構元件之間的連接。然而，應注意，在下文中所闡述及關於圖5A所圖解說明之連接及功能適用於記憶體儲存庫組102中之每一者及MVC組104中之每一者。
記憶體系統5000亦可包含一系統監控器處理器5004(其可包含(例如)一嵌入式處理器或一狀態機)。系統監控器處理器5004以通信方式耦合至記憶體儲存庫組102中之每一者及MVC組104中之每一者。處理器5004監控至少一個運作參數(例如與記憶體儲存庫相關聯之一第一組運作參數)且對一主機裝置(在圖5A中未顯示)執行警示及/或報告作業。在某些實施例中，處理器5004亦可調整至少一個運作參數(例如與記憶體儲存庫110相關聯之一第二組運作參數)，如下文所進一步闡述。
記憶體系統5000可進一步包含以通信方式耦合至系統監控器處理器5004之一個或多個感測器(例如，電壓感測器5006、溫度感測器5008及/或一位元錯誤偵測器)。感測器5006及5008僅係實例；各種實施例中可包含其他感測器。該等感測器可感測與該第一組運作參數相關聯之一組值(例如，一組電壓或一組溫度)。
一感測器監控模組5010可以通信方式耦合至系統監控器處理器5004。感測器監控模組5010儲存該組所感測值。在某些實施例中，感測器監控模組5010亦將該等所感測值與一對應組警示臨限值進行比較。
記憶體系統5000亦可包含以通信方式耦合至系統監控器處理器5004之一統計分析模組5012。統計分析模組5012對該組所感測值執行統計計算。
記憶體系統5000可進一步包含以通信方式耦合至系統監控器處理器5004之一報告與警示模組5014。若一所感測值超過一對應警示臨限值，則報告與警示模組5014警示主機裝置。在某些實施例中，報告與警示模組5014亦將統計及效能資料報告至該主機裝置。
一功率分佈系統5016可以通信方式耦合至系統監控器處理器5004。功率分佈系統5016自記憶體儲存庫110內之感測器(例如，感測器5006及5008)接收運作參數感測器資料(例如，電壓位準量測或溫度量測)。功率分佈系統5016根據與每一陣列相關聯之一功率使用位準調整至記憶體儲存庫110之子區段(例如，至一記憶體陣列晶粒或在該晶粒上之一個別記憶體陣列)之供應電壓位準。
記憶體系統5000亦可包含一錯誤監控器，例如以通信方式耦合至一動態修復模組5022之一錯誤校正碼(ECC)模組5020。在某些實施例中，動態修復模組5022可經由MVRL 524耦合至ECC模組5020。ECC模組5020偵測一個或多個軟錯誤校正、硬位元故障、再新調整及/或有故障導通體。動態修復模組5022以通信方式耦合至系統監控器處理器5004。動態修復模組5022接收軟錯誤校正、硬位元故障、再新調整及/或導通體故障之通知且採取校正行動。
記憶體儲存庫修復邏輯(MVRL) 524可以通信方式耦合至動態修復模組5022。MVRL 524將來自有故障記憶體陣列之記憶體請求重定向至備用記憶體陣列。在某些實施例中，MVRL 524亦將來自有故障導通體之記憶體儲存庫信號重定向至備用導通體。
記憶體系統5000可進一步包含一PVCL 510。PVCL 510經由通信鏈路(例如，圖1之通信鏈路112)在主機裝置與記憶體儲存庫110之間傳送資料及位址字，如先前所闡述。PVCL 510亦解碼該等位址字以獲得對應於若干記憶體儲存庫子區段中之每一者之子區段位址(例如，晶粒位址、陣列位址、列位址及行位址)。
一訊務密度監控器5026可以通信方式耦合至系統監控器處理器及/或PVCL 510。訊務密度監控器5026監控對數個記憶體儲存庫子區段中之每一者之存取頻率。在某些實施例中，訊務密度監控器5026亦跨越通信鏈路監控訊務量且將存取頻率及訊務量統計報告至主機裝置。
在某些實施例中，訊務密度監控器5026經組態以引導PVCL 510執行負載平衡作業。舉例而言，訊務密度監控器5026可引導PVCL 510替代對應於記憶體儲存庫110之未充分利用之子區段之子區段位址替代對應於過度利用之子區段之子區段位址。此等作業可導致降低之延時及/或較高通量。
在某些實施例中，訊務密度監控器5026可經組態以將前饋資訊提供至功率分佈系統5016。舉例而言，該前饋資訊可包含子區段利用之最近歷史及/或預測。功率分佈系統5016可利用該前饋資訊預期記憶體儲存庫110之各種子區段處之功率需求。
記憶體系統5000亦可包含以通信方式耦合至系統監控器處理器5004及/或PVCL 510之一資料眼監控器5028。資料眼監控器5028在一個別記憶體儲存庫基礎上進行週期性資料選通定位調整常式且跟蹤與資料選通漂移相關之趨勢。亦即，可在執行一讀取或寫入存取序列之同時，在一範圍內以遞增方式調整對一記憶體儲存庫、對一記憶體儲存庫晶粒或對一晶粒上之一記憶體單元陣列之資料選通定時。該範圍之限制可藉由偵測讀取或寫入錯誤來確定。該範圍之中心可計算為該等限制之間的一中點且可選定為所期望之選通定時，「資料眼」之中心。在某些實施例中，可針對包括一記憶體儲存庫之數個晶粒中之每一者個別地執行資料選通調整。
可以若干種方式實施先前所闡述之該等組件中之任一者，包含硬體、軟體、韌體或其組合中之實施例。應注意，在此上下文中之「軟體」指代法定軟體結構且不僅僅指代軟體列表。
因此，記憶體系統100，記憶體陣列200、203、240、527，晶粒202、204，晶粒塊205A、205B、205C、208、212B、212C、212D，「Z」維度220，路徑224、148，記憶體儲存庫230、102、110，MVC 104、106，SCLI 112、113、114、115、164，處理器114，矩陣開關116，暫存器117，封包300、400、122、160，封包解碼器118、120，欄位310、320、410，DPSP 128、174，解串器130，SEDP 134、142、166、170，解多工器138，介面146，封包編碼器154、158，多工器168，串列化器172，PVCL 510，記憶體定序器514，再新控制器515，緩衝器516、517，無序請求佇列518，MVRL 524，陣列修復邏輯526，TWI修復邏輯528，記憶體系統5000，系統監控器處理器5004，感測器5006、5008，感測器監控模組5010，統計分析模組5012，報告與警示模組5014，功率分佈系統5016，ECC模組5020，動態修復模組5022，訊務密度監控器5026及資料眼監控器5028可全部表徵為本文中之「模組」。
該等模組可包含記憶體系統100之架構所期望且適於各種實施例之特定實施方案之硬體電路、光學組件、單處理器電路或多處理器電路、記憶體電路、軟體程式模組及物件(但並非軟體列表)、韌體及其之組合。
各種實施例之設備及系統可在除一高密度、多鏈路、高通量半導體記憶體子系統5000以外之應用中有用。因此，本發明之各種實施例並不限於此。記憶體系統5000之圖解說明意欲提供對各種實施例之結構之一一般理解。該圖解說明並非意欲用作對可利用本文中所闡述結構之設備及系統之所有元件及特徵之一完整說明。
各種實施例之新穎設備及系統可包括或併入至用於電腦、通信及信號處理電路、單處理器或多處理器模組、單嵌入式處理器或多嵌入式處理器、多核處理器、資料交換機及包含多層、多晶片模組之專用模組中之電子電路中。此等設備及系統可作為子組件進一步包含於各種電子系統內，例如電視機、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持式電腦、平板電腦等)、工作臺、無線電、視訊播放器、音訊播放器(例如，MP3(動畫專家群音訊層3)播放器)、車輛、醫學裝置(例如，心臟監控器、血壓監控器等)、機上盒及其他。某些實施例可包含若干種方法。
圖6A、6B、6C及6D係圖解說明根據各種實例性實施例之一方法1000之流程圖。方法1000包含監控與一記憶體儲存庫相關聯之至少一個運作參數，例如，電壓、溫度、定時參數、記憶體儲存庫利用統計及/或資料錯誤，以及其他參數。在某些實施例中，方法1000亦可包含調整與記憶體儲存庫相關聯之至少一個運作參數，例如，供應電壓、資料選通定時及/或缺陷記憶體陣列替代。方法1000可進一步包含對一主機裝置執行警示及報告作業。
方法1000可在區塊1006處以接收一組警示臨限值開始。方法100可在區塊1010處以儲存該組警示臨限值繼續。
方法1000亦可包含在區塊1012處感測與第一組運作參數相關聯之一組值及在區塊1014處儲存該組所感測值。方法1000可進一步包含在區塊1016處將該組所感測值與該組警示臨限值中之對應者進行比較。
方法1000亦可包含在區塊1020處對該組所感測值執行統計計算及在區塊1022處將統計及效能資料報告至主機裝置。在某些實施例中，方法1000可進一步包含在區塊1024處若一所感測值超過一對應警示臨限值則警示主機裝置。
方法1000可在區塊1028處以自記憶體儲存庫內之感測器接收一個或多個電壓位準量測或溫度量測繼續。各種實施例可包含在一記憶體儲存庫層級、在一記憶體陣列晶粒層級或甚至在記憶體陣列層級處之感測器。方法1000亦可包含在區塊1032處回應於電壓位準量測或溫度量測而調整記憶體儲存庫內之供應電壓位準。可在記憶體儲存庫層級上、以記憶體陣列晶粒層級或以記憶體陣列層級做出此等調整。
方法1000可在區塊1036處以偵測一個或多個軟錯誤校正、硬位元故障及/或再新調整繼續。可在一ECC模組(例如，圖5A之ECC模組5020)處、PVCL(例如，圖5A之PVCL 510)處及/或邏輯晶粒202內或一記憶體儲存庫其自身內之某些其他適合點處偵測該等錯誤。方法1000亦可包含在區塊1040處接收軟錯誤校正、硬位元故障及/或再新調整之通知。舉例而言，可在圖5A之動態修復模組5022處接收此等通知，且此等通知可指示一有故障或正有故障之記憶體陣列。方法1000可進一步包含在區塊1042處將來自有故障記憶體陣列之記憶體請求重定向至備用記憶體陣列。
方法1000可在區塊1046處以偵測一個或多個有故障傳導路徑(下文中稱為一「有故障導通體」)繼續，例如一有故障貫通晶圓互連件(例如，至少部分地延伸貫通一晶圓之一傳導路徑)。可在ECC模組處、在一PVCL處及/或在邏輯晶粒202內或記憶體儲存庫其自身內之某些其他適合點處偵測有故障導通體事件。方法1000亦可包含在區塊1048處接收有故障導通體之通知。舉例而言，可在圖5A之動態修復模組5022處接收此等通知。方法1000可進一步包含在區塊1050處將來自有故障導通體之記憶體儲存庫信號重定向至備用導通體。
方法1000可在區塊1054處以跨越通信鏈路在主機裝置與記憶體儲存庫之間傳送資料及/或位址字進一步繼續。方法1000亦可包含在區塊1056處解碼該等位址字以獲得記憶體儲存庫子區段位址。每一子區段位址對應於記憶體儲存庫之一子區段。一子區段可包括(例如)一晶粒或一記憶體陣列。
方法1000亦可包含在區塊1058處跨越通信鏈路監控訊務量及在區塊1060處將該等訊務量報告至主機裝置。方法1000可進一步包含在區塊1062處監控對記憶體儲存庫之子區段中之每一者之存取頻率，及在區塊1064處報告對主機裝置之存取頻率。
方法1000可在區塊1068處以藉由管理記憶體位址分配來平衡記憶體儲存庫之各種子區段之利用繼續。舉例而言，一主機裝置作業系統可基於在主機裝置處自記憶體子系統接收之子區段利用報告將實體記憶體分配至較少使用之記憶體儲存庫子區段。
方法1000亦可包含在區塊1070處替代子區段位址以平衡記憶體儲存庫之各種子區段之利用。在各種實施例中，舉例而言，MVC可經引導以用較少使用之子區段位址替代重度使用之子區段位址以平衡記憶體儲存庫子區段利用。
方法1000可進一步包含在區塊1074處將前饋子區段利用資訊提供至一功率分佈系統。子區段利用資訊可用於預期記憶體儲存庫之各種子區段處之功率需求。方法1000亦可包含在區塊1076處個別地調整對記憶體儲存庫之各種子區段之功率可用性。舉例而言，可將供應電壓增加至針對其預期一高存取負載之記憶體陣列。
方法1000可在區塊1080處以進行一週期性資料選通定位調整常式繼續。亦即，可在執行一讀取或寫入存取序列之同時在一範圍內以遞增方式調整對一記憶體儲存庫、對一記憶體儲存庫晶粒或對一晶粒上之一記憶體單元陣列之資料選通定時。該範圍之限制可藉由偵測讀取或寫入錯誤來確定。該範圍之中心可計算為該等限制之間的一中點且可選定為所期望之選通定時，「資料眼」之中心。在某些實施例中，方法1000可包含在區塊1082處跟蹤與記憶體儲存庫、記憶體儲存庫晶粒或該晶粒上之一記憶體單元陣列處之資料選通漂移相關之趨勢。
注意，可以不同於所闡述之順序之一順序執行本文中所闡述之活動。亦可以重複、串列化及/或平行方式執行相對於本文所識別之方法所闡述之各種活動。
可自一基於電腦之系統中之一電腦可讀媒體發動一軟體程式以執行該軟體程式中所定義之功能。可運用各種程式化語言以形成經設計以實施及執行本文中所揭示之方法之軟體程式。可使用一物件導向語言(例如Java或C++)以一物件導向格式結構化該等程式。另一選擇為，可使用一程序語言(例如彙編語言或C語言)以一程序導向格式結構化該等程式。該等軟體組件可使用熟知機制來通信，該等熟知機制包含應用程式介面、過程間通信技術及遠端程序呼叫，以及其他機制。各種實施例之教示不限於任一特定程式化語言或環境。
本文中所闡述之設備、系統及方法可運作以監控且調整與一記憶體儲存庫相關聯之運作參數。該等運作參數可經統計分析且報告至耦合至該記憶體儲存庫之一主機裝置。若一個或多個參數超過對應臨限值則可設定警示臨限值且向該主機裝置發出警示。此等任務可由堆疊有該記憶體儲存庫之一邏輯晶粒上之模組執行，因此自該主機裝置卸載此處理。監控/控制功能與該記憶體儲存庫之間的較高整合程度可以較低成本導致增加之效能。舉例而言，可針對在對應於該記憶體儲存庫之一晶粒堆疊中之每一晶粒個別地執行資料選通校準。因此，可使用具有一較寬廣範圍之定時能力之記憶體陣列晶粒來製造一記憶體儲存庫。可產生增加之製造良率及降低之成本。
藉由圖解說明而非限制之方式，隨附圖式顯示其中可實踐標的物之具體實施例。所圖解說明之實施例經足夠詳細地闡述以使熟習此項技術者能夠實踐本文中所揭示之教示內容。可使用其他實施例且自本發明導出其他實施例，以使得可在不背離本發明之範疇之情形下做出結構及邏輯替代及改變。因此，此實施方式不應視為具有一限制意義。各種實施例之廣度係由隨附申請專利範圍及此等申請專利範圍授權之等效內容之全部範圍界定。
發明性標的物之此等實施例在本文中可個別地或集體地由術語「發明(invention)」指示，此僅出於便利性且並不意欲在事實上已揭示多於一個發明或發明性概念之情形下將本申請案自發地限制於任一單個發明或發明性概念。因此，儘管本文已圖解說明並闡述了具體實施例，但旨在達成相同目的之任一配置均可替代所顯示之該等具體實施例。本發明意欲涵蓋各種實施例之任一及所有改動或變化形式。在審閱以上闡述之後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。
提供本發明之摘要以符合37 C.F.R. § 1.72(b)，其需要將允許讀者快速獲取該技術性發明之性質之一摘要。提交本發明摘要係基於以下理解：其並非將用於解釋或限制本申請專利範圍之範疇或含義。在前述實施方式中，出於簡化本發明之目的將各種特徵一起集合在一單個實施例中。本發明之此方法不應理解為需要比每一申請專利範圍中所明確陳述之特徵更多之特徵。而是，本發明標的物可存在於少於一單個所揭示實施例之所有特徵中。因此，以下申請專利範圍藉此併入至實施方式中，其中每一技術方案獨立地作為一單獨實施例。
100．．．記憶體系統
102．．．記憶體儲存庫
104．．．記憶體儲存庫控制器
106．．．MVC
110．．．記憶體儲存庫
112．．．串列化通信鏈路介面
113．．．傳出SCLI群組
114．．．傳出SCLI
115．．．傳入SCLI群組
116．．．矩陣開關
117．．．記憶體構造控制暫存器
118．．．封包解碼器
120．．．封包解碼器
122．．．傳出封包
128．．．差分對串列路徑
130．．．解串器
134．．．單端資料路徑(SEDP)
138．．．解多工器
142．．．SEDP
146．．．介面
148．．．輸入資料路徑
154．．．封包編碼器
158．．．封包編碼器
160．．．傳入封包
164．．．傳入SCLI
166．．．單端資料路徑(SEDP)
168．．．多工器
170．．．SEDP
172．．．串列化器
174．．．差分對串列路徑
200．．．堆疊式晶粒3D記憶體陣列
202．．．邏輯晶粒
203．．．記憶體陣列
204．．．堆疊式晶粒
205A．．．晶粒塊
205B．．．晶粒塊
205C．．．晶粒塊
208．．．堆疊式記憶體陣列晶粒塊組
212B．．．晶粒塊
212C．．．晶粒塊
212D．．．晶粒塊
220．．．「Z」維度
224．．．傳導路徑
230．．．記憶體儲存庫
240．．．記憶體陣列
300．．．實例性封包
310．．．命令欄位
320．．．位址欄位
400．．．實例性封包
410．．．資料欄位
510．．．可程式化儲存庫控制邏輯(PVCL)
514．．．記憶體定序器
515．．．再新控制器
516．．．寫入緩衝器
517．．．讀取緩衝器
518．．．無序請求佇列
524．．．記憶體儲存庫修復邏輯(MVRL)組件
526．．．陣列修復邏輯
527．．．記憶體陣列
528．．．TWI修復邏輯
5000．．．記憶體系統
5004．．．系統監控處理器
5006．．．電壓感測器
5008．．．溫度感測器
5010．．．感測器監控模組
5012．．．統計分析模組
5014．．．報告與警示模組
5016．．．功率分佈系統
5020．．．動態修復模組
5022．．．動態修復模組
5026．．．訊務密度監控器
5028．．．資料眼監控器
圖1係根據本發明之各種實例性實施例之一記憶體系統之一方塊圖；
圖2係根據各種實例性實施例堆疊有一邏輯晶粒之一堆疊式晶粒3D記憶體陣列之一剖面概念視圖；
圖3及圖4係顯示根據各種實例性實施例之與實例性封包相關聯之欄位之封包圖；
圖5係根據各種實例性實施例之一記憶體儲存庫控制器及相關聯模組之一方塊圖；
圖5A係根據各種實例性實施例之一記憶體系統之一方塊圖；及
圖6A、6B、6C及6D係圖解說明根據各種實例性實施例之一方法之流程圖。
100．．．記憶體系統
102．．．記憶體儲存庫
104．．．記憶體儲存庫控制器
106．．．MVC
110．．．記憶體儲存庫
112．．．串列化通信鏈路介面
113．．．傳出SCLI群組
114．．．傳出SCLI
115．．．傳入SCLI群組
116．．．矩陣開關
117．．．記憶體構造控制暫存器
118．．．封包解碼器
120．．．封包解碼器
122．．．傳出封包
128．．．差分對串列路徑
130．．．解串器
134．．．單端資料路徑(SEDP)
138．．．解多工器
142．．．SEDP
146．．．介面
148．．．輸入資料路徑
154．．．封包編碼器
158．．．封包編碼器
160．．．傳入封包
164．．．傳入SCLI
166．．．單端資料路徑(SEDP)
168．．．多工器
170．．．SEDP
172．．．串列化器
174．．．差分對串列路徑
510．．．可程式化儲存庫控制邏輯(PVCL)
514．．．記憶體定序器
516．．．寫入緩衝器
517．．．讀取緩衝器

Claims (41)

  1. 一種記憶體系統，其包括：一記憶體儲存庫，其包括經堆疊之複數個記憶體陣列，每一記憶體陣列位於複數個經堆疊記憶體晶粒中之一者上；一記憶體儲存庫控制器(MVC)，其位於堆疊有該等經堆疊記憶體晶粒之一邏輯晶粒上且以通信方式耦合至該記憶體儲存庫以提供與該記憶體儲存庫相關聯之控制、切換或通信邏輯中之至少一者；及該邏輯晶粒之一系統監控器處理器，其用以監控與該記憶體儲存庫相關聯之至少一個運作參數且調整與該記憶體儲存庫相關聯之至少一個運作參數。
  2. 如請求項1之記憶體系統，其進一步包括：至少一個感測器，其以通信方式耦合至該系統監控器處理器以感測與該所監控之至少一個運作參數相關聯之一值；及一感測器監控模組，其以通信方式耦合至該系統監控器處理器以將該所感測值與一對應臨限值進行比較。
  3. 如請求項2之記憶體系統，其中該至少一個感測器包括一電壓感測器、一溫度感測器、一定時量測裝置或一位元錯誤偵測器中之至少一者。
  4. 如請求項2之記憶體系統，其中該至少一個感測器係在一記憶體儲存庫層級、一記憶體陣列晶粒層級或一記憶體陣列層級處。
  5. 如請求項2之記憶體系統，其進一步包括：一統計分析模組，其以通信方式耦合至該系統監控器處理器以基於該所感測值執行統計計算。
  6. 如請求項5之記憶體系統，其進一步包括：一報告模組，其以通信方式耦合至該系統監控器處理器且耦合至該統計分析模組以將統計或效能資料中之至少一者報告至一發端裝置。
  7. 如請求項2之記憶體系統，其進一步包括：一警示模組，其以通信方式耦合至該系統監控器處理器以若該所感測值超過該臨限值則警示一發端裝置。
  8. 如請求項1之記憶體系統，其進一步包括：一功率分佈系統，其以通信方式耦合至該系統監控器處理器以回應於該所感測值而調整供應電壓位準。
  9. 如請求項8之記憶體系統，其中該功率分佈系統經組態以根據與每一子區段相關聯之一功率使用位準調整至該記憶體儲存庫之個別子區段之供應電壓位準。
  10. 如請求項1之記憶體系統，其進一步包括：一動態修復模組，其以通信方式耦合至該系統監控器處理器以回應於接收一軟錯誤校正、一硬位元故障、一再新調整或一傳導路徑故障中之至少一者之一通知而採取校正行動；一錯誤校正碼(ECC)模組，其以通信方式耦合至該動態修復模組或該系統監控器處理器中之至少一者以偵測該軟錯誤、該硬位元故障、該再新調整或該傳導路徑故 障中之至少一者；及記憶體儲存庫修復邏輯，其以通信方式耦合至該動態修復模組以將來自有故障記憶體陣列之記憶體請求重定向至備用記憶體陣列且將來自有故障傳導路徑之記憶體儲存庫信號重定向至備用傳導路徑。
  11. 如請求項1之記憶體系統，其進一步包括：一訊務密度監控器，其以通信方式耦合至該系統監控器處理器以監控對該記憶體儲存庫之子區段之存取頻率、跨越該發端裝置與該記憶體儲存庫之間的通信鏈路監控訊務量及/或將該存取頻率及訊務量報告至該發端裝置。
  12. 如請求項11之記憶體系統，其進一步包含：可程式化儲存庫控制邏輯(PVCL)，其以通信方式耦合至該訊務密度監控器以在該等通信鏈路與該記憶體儲存庫之間傳送資料及位址字且解碼該等位址字以獲得對應於該記憶體儲存庫之該等子區段中之每一者之子區段位址。
  13. 如請求項12之記憶體系統，其中該訊務密度監控器經組態以引導該PVCL替代子區段位址以平衡該記憶體儲存庫之該等子區段之利用。
  14. 如請求項11之記憶體系統，其中該訊務密度監控器經組態以將前饋資訊提供至一功率分佈系統以預期該記憶體儲存庫之該等子區段處之功率需求。
  15. 如請求項1之記憶體系統，其進一步包括： 一資料眼監控器，其以通信方式耦合至該系統監控器處理器以進行一週期性資料選通定位調整常式及/或跟蹤與資料選通漂移相關之趨勢。
  16. 一種方法，其包括：監控與一記憶體儲存庫相關聯之至少一個運作參數；調整與該記憶體儲存庫相關聯之至少一個運作參數；對一發端裝置執行警示作業或報告作業中之至少一者；偵測一軟錯誤校正、一硬位元故障或一再新調整中之至少一者；及回應於該偵測將來自一有故障記憶體陣列之記憶體請求重定向至一備用記憶體陣列。
  17. 如請求項16之方法，其進一步包括：接收一組警示臨限值；及儲存該組警示臨限值。
  18. 如請求項17之方法，其中監控該至少一個運作參數包括：感測與一第一組運作參數相關聯之一組值；及將該組所感測值與該組警示臨限值中之對應者進行比較。
  19. 如請求項18之方法，其進一步包括：對該組所感測值執行統計計算。
  20. 如請求項16之方法，其進一步包括：將統計及/或效能資料中之至少一者報告至該發端裝 置，其中該發端裝置包括一主機裝置。
  21. 如請求項15之方法，其進一步包括：若該組所感測值中之一者超過該組警示臨限值中之一對應警示臨限值則警示該發端裝置。
  22. 如請求項16之方法，其中監控該至少一個運作參數包括自該記憶體儲存庫內之感測器接收電壓位準量測或溫度量測中之至少一者，且其中調整與該記憶體儲存庫相關聯之至少一個運作參數包括根據與每一陣列相關聯之一功率使用位準調整至該記憶體儲存庫內之個別記憶體陣列之供應電壓位準。
  23. 如請求項16之方法，其進一步包括：偵測至少一個有故障傳導路徑；及將來自該有故障傳導路徑之記憶體儲存庫信號重定向至一備用傳導路徑。
  24. 如請求項16之方法，其進一步包括：跨越該發端裝置與該記憶體儲存庫之間的通信鏈路傳送資料及位址字；及解碼該等位址字以獲得對應於與該記憶體儲存庫相關聯之複數個子區段中之每一者之記憶體儲存庫子區段位址。
  25. 如請求項24之方法，其進一步包括：跨越該等通信鏈路監控訊務量；及將該等訊務量報告至該發端裝置。
  26. 如請求項24之方法，其進一步包括： 監控對該記憶體儲存庫之該複數個子區段之一存取頻率；及將該存取頻率報告至該發端裝置。
  27. 如請求項26之方法，其進一步包括：藉由管理記憶體位址分配來平衡該記憶體儲存庫之該複數個子區段之一利用。
  28. 如請求項26之方法，其進一步包括：替代子區段位址以平衡該記憶體儲存庫之該複數個子區段之利用。
  29. 如請求項26之方法，其進一步包括：將前饋子區段利用資訊提供至一功率分佈系統以預期該記憶體儲存庫之該等子區段處之功率需求；及個別地調整對該記憶體儲存庫之該等子區段中之每一者之功率可用性。
  30. 如請求項16之方法，其進一步包括：進行一週期性資料選通定位調整常式以使一資料眼集中在一記憶體儲存庫晶粒處；及/或跟蹤與該記憶體儲存庫晶粒處之資料選通漂移相關之趨勢。
  31. 一種記憶體系統，其包括：一記憶體儲存庫，其包括經堆疊之複數個記憶體陣列，每一記憶體陣列位於複數個經堆疊記憶體晶粒中之一者上；及一邏輯晶粒，其堆疊有該等經堆疊記憶體晶粒且包 括：一記憶體儲存庫控制器(MVC)，其以通信方式耦合至該記憶體儲存庫以提供與該記憶體儲存庫相關聯之控制、切換或通信邏輯中之至少一者；一系統監控器處理器，其以通信方式耦合至該MVC；及一動態修復模組，其以通信方式耦合至該系統監控器處理器以回應於接收一軟錯誤校正、一硬位元故障、一再新調整或一傳導路徑故障中之至少一者之一通知而採取校正行動。
  32. 如請求項31之記憶體系統，其中該MVC包括一錯誤監控器，該錯誤監控器用以偵測該軟錯誤、該硬位元故障、該再新調整或該傳導路徑故障中之至少一者。
  33. 如請求項31之記憶體系統，其中該MVC包括記憶體儲存庫修復邏輯(MVRL)，該記憶體儲存庫修復邏輯以通信方式耦合至該動態修復模組以將來自有故障記憶體陣列之記憶體請求重定向至備用記憶體陣列及/或將來自有故障傳導路徑之記憶體儲存庫信號重定向至備用傳導路徑。
  34. 一種記憶體系統，其包括：一記憶體儲存庫，其包括經堆疊之複數個記憶體陣列，每一記憶體陣列位於複數個經堆疊記憶體晶粒中之一者上；及一邏輯晶粒，其堆疊有該等經堆疊記憶體晶粒且包 括：一記憶體儲存庫控制器(MVC)，其以通信方式耦合至該記憶體儲存庫以提供與該記憶體儲存庫相關聯之控制、切換或通信邏輯中之至少一者；一系統監控器處理器，其以通信方式耦合至該MVC；及一訊務密度監控器，其以通信方式耦合至該系統監控器處理器及/或耦合至該MVC以監控對該記憶體儲存庫之子區段之一存取頻率。
  35. 如請求項34之記憶體系統，其中該訊務密度監控器進一步經組態以跨越一發端裝置與該記憶體儲存庫之間的通信鏈路監控訊務量及/或將該存取頻率及/或訊務量報告至該發端裝置。
  36. 如請求項34之記憶體系統，其中該MVC包括可程式化儲存庫控制邏輯(PVCL)，該可程式化儲存庫控制邏輯以通信方式耦合至該訊務密度監控器以在該等通信鏈路與該記憶體儲存庫之間傳送資料及位址字，且解碼該等位址字以獲得對應於該記憶體儲存庫之該等子區段中之每一者之子區段位址。
  37. 如請求項34之記憶體系統，其中該訊務密度監控器經組態以引導該PVCL替代子區段位址以平衡該記憶體儲存庫之該等子區段之利用。
  38. 如請求項34之記憶體系統，其中該訊務密度監控器進一步經組態以將前饋資訊提供至一功率分佈系統以預期該 記憶體儲存庫之該等子區段處之功率需求。
  39. 一種記憶體系統，其包括：一記憶體儲存庫，其包括經堆疊之複數個記憶體陣列，每一記憶體陣列位於複數個經堆疊記憶體晶粒中之一者上；及一邏輯晶粒，其堆疊有該等經堆疊記憶體晶粒且包括：一記憶體儲存庫控制器(MVC)，其以通信方式耦合至該記憶體儲存庫以提供與該記憶體儲存庫相關聯之控制、切換或通信邏輯中之至少一者；一系統監控器處理器，其以通信方式耦合至該MVC；及一資料眼監控器，其以通信方式耦合至該系統監控器處理器及/或耦合至該MVC以調整資料選通定時及/或跟蹤與資料選通漂移相關之趨勢。
  40. 如請求項39之記憶體系統，其中該資料眼監控器經組態以：在執行一讀取或寫入存取序列之同時，在一範圍內以遞增方式調整對該記憶體儲存庫、一記憶體儲存庫晶粒或對該記憶體儲存庫晶粒上之一記憶體單元陣列中之至少一者的資料選通定時；藉由偵測讀取或寫入錯誤來確定該範圍之限制；將該範圍之一中心計算為該等限制之間的一中點；及將該範圍之該中心選定為所期望之選通定時。
  41. 如請求項39之記憶體系統，其中該資料眼監控器經組態以針對包括該記憶體儲存庫之該等晶粒中之每一者調整資料選通定時。
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