JP5952923B2

JP5952923B2 - メモリシステムを監視するシステムおよび方法

Info

Publication number: JP5952923B2
Application number: JP2015000218A
Authority: JP
Inventors: エム．ジェデロー，ジョセフ
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2009-01-12
Filing date: 2015-01-05
Publication date: 2016-07-13
Anticipated expiration: 2030-01-12
Also published as: US20120297241A1; CN102272737B; JP2012515381A; WO2010081157A2; JP2015109100A; TWI505089B; WO2010081157A3; KR101603814B1; CN102272737A; TW201030515A; US20120023376A1; US20100180150A1; EP2386084A2; US8601332B2; KR20110110799A; EP2386084B1; US8234528B2; EP2386084A4; US8032804B2

Description

（関連出願）
本出願は、参照により本明細書に組み込まれる２００９年１月１２日に出願された米国出願番号第１２／３５２，３８１号の優先権を主張するものである。

本明細書において説明されるさまざまな実施形態は、半導体メモリに関連したシステムおよび方法、ならびに、メモリシステムを監視するシステムおよび方法に関する。

マイクロプロセッサ技術は、半導体記憶装置技術よりも、急速に進化した。結果として、性能の不一致が、命令およびデータを受けるためにプロセッサが嵌合される半導体メモリサブシステムと最新のホストプロセッサとの間に、多くの場合存在する。例えば、いくつかのハイエンドサーバは、メモリ要求への応答を待っている４相クロックのうちの３本をアイドリングさせると、推定される。

加えて、ソフトウェアアプリケーションおよびオペレーティングシステム技術の進化は、プロセッサコアおよびスレッドの数が増加し続けるにつれて、高密度メモリサブシステムに対するさらなる要求を示す。しかしながら、最新技術のメモリサブシステムは、多くの場合、性能と記録密度との間の妥協点を示す。より高い帯域幅は、ＪＥＤＥＣの電気規格を超えることなくシステムに連結することができる多くのメモリカードまたはモジュールの数を限定することになる。

ＪＥＤＥＣインタフェースへの拡張が、提案されたが、一般に、将来予想されるメモリ帯域幅および記録密度に対して欠如するものと、判断される可能性がある。欠点としては、メモリ能力の最適化の欠如、および、ホストプロセッサとメモリサブシステム間のインタフェースの独自性が挙げられる。後者の欠点は、結果として、プロセッサおよび／または記憶装置技術が変化するにつれ、インタフェースを再設計する必要があり得る。

本発明のさまざまな実施形態の例による、メモリシステムのブロック図である。さまざまな実施形態の例による、ロジックダイに積み重ねられたスタックダイ３Ｄメモリアレイの切欠概念図である。実施形態の例による、パケットの例と関連したフィールドを示すパケットの図である。実施形態の例による、パケットの例と関連したフィールドを示すパケットの図である。さまざまな実施形態の例による、メモリボールトコントローラおよび関連したモジュールのブロック図である。さまざまな実施形態の例による、メモリシステムのブロック図である。さまざまな実施形態の例による、方法を示したフローチャートである。さまざまな実施形態の例による、方法を示したフローチャートである。さまざまな実施形態の例による、方法を示したフローチャートである。さまざまな実施形態の例による、方法を示したフローチャートである。

図１は、本発明のさまざまな実施形態の例による、メモリシステム１００のブロック図である。１つ以上の実施形態は、１つ以上の発動デバイス（例えば、１つ以上のプロセッサ）と一組のスタックされたアレイのメモリ「ボールト」との間に、コマンド、アドレスおよび／またはデータの複数のアウトバウンドストリームを実質的に並行して伝達するために作動する。増加したメモリシステム記録密度、帯域幅、並列性およびスケーラビリティが、結果として生じることになる。

本明細書によるマルチダイメモリアレイの実施形態は、過去のデザインの個々のメモリアレイダイにそれぞれ通常に配置される制御ロジックを集合させる。ダイのスタックされたグループのサブセクションは、本明細書において「メモリボールト」と称され、共通の制御ロジックを共有する。メモリボールトアーキテクチャは、電源がＯＮになったメモリバンクの微細な粒度を提供している間に、エネルギー効率を増加させるために、戦略的にメモリ制御ロジックを区分化する。本明細書による実施形態は、また、メモリシステムインタフェースに、標準化されたホストプロセッサを使用可能にする。標準化されたインタフェースは、メモリ技術が進化する際の、リデザインサイクルタイムを減らすことができる。

図２は、さまざまな実施形態の例による、ロジックダイ２０２に積み重ねられたスタックダイ３Ｄメモリアレイ２００の切欠概念図である。メモリシステム１００は、スタックダイ３Ｄメモリアレイ２００といった、タイル状のメモリアレイの１つ以上のスタックを組み込む。複数のメモリアレイ（例えば、メモリアレイ２０３）は、複数のスタックダイ（例えば、スタックダイ２０４）のそれぞれの上へ製造される。

それぞれのスタックダイは、複数の「タイル」（例えば、スタックダイ２０４と関連したタイル２０５Ａ、２０５Ｂおよび２０５Ｃ）に、論理的に分割される。各タイル（例えば、タイル２０５Ｃ）は、１つ以上のメモリアレイ２０３を備えてもよい。いくつかの実施態様では、各メモリアレイ２０３は、メモリシステム１００に１つ以上の独立メモリバンクとして構成される。メモリアレイ２０３は、何らかの特定のメモリ技術に限定されず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリなどを備えてもよい。

メモリアレイタイル２０８のスタックされた一群は、それぞれのスタックダイからの、単一のタイルを備えることができる（例えば、図１の表示では隠された土台タイルを有するタイル２１２Ｂ、２１２Ｃおよび２１２Ｄ）。電力、アドレス、および／またはデータ、ならびに、同様の一般的な信号は、スルーウェーハインタコネクト（ＴＷＩ）などの、伝導経路（例えば、伝導経路２２４）上にて、「Ｚ」次元２２０に、タイル２０８のスタックされた一群を横切ることができる。その結果、スタックダイ３Ｄメモリアレイ２００は、一組のメモリ「ボールト」（例えば、メモリボールト２３０）に区分化される。各メモリボールトは、タイルのスタックされた一群、つまり複数のスタックダイのそれぞれからの１つのタイルを備える。ボールトの各タイルは、１つ以上のメモリアレイ（例えば、メモリアレイ２４０）を備える。

メモリボールト１０２の結果としてもたらされる一群が、図１に示される。下で説明されるコントロール、切替および通信ロジックは、ロジックダイ２０２上に組み立てられる。メモリシステム１００は、複数のメモリボールト制御装置（ＭＶＣ）１０４（例えば、ＭＶＣ１０６）を備える。各ＭＶＣは、１対１の関係で、対応するメモリボールト（例えば、メモリボールト１１０）に通信接続される。したがって、各ＭＶＣは、他のＭＶＣとそれぞれのメモリボールトとの間の通信と独立して、対応するメモリボールトと通信することが可能である。

メモリシステム１００は、また、変更可能な複数の直列化した通信リンクインタフェース（ＳＣＬＩ）１１２を備える。ＳＣＬＩ１１２は、ＳＣＬＩのアウトバウンドグループ１１３（例えば、アウトバウンドＳＣＬＩ１１４）およびＳＣＬＩのインバウンドグループ１１５に分割される。複数のＳＣＬＩ１１２のそれぞれは、他のＳＣＬＩ１１２と並列動作が可能である。同時に、ＳＣＬＩ１１２は、１つ以上のホストプロセッサ１１４に、複数のＭＶＣ１０４を通信接続する。メモリシステム１００は、ホストプロセッサ１１４（単数または複数）に対する、非常に一般化した、マルチリンク、高スループットインタフェースを示す。

メモリシステム１００は、マトリクススイッチ１１６を備えてもよい。マトリクススイッチ１１６は、複数のＳＣＬＩ１１２および複数のＭＶＣ１０４に通信接続される。マトリクススイッチ１１６は、選択されたＭＶＣに各ＳＣＬＩを交差接続させることが可能である。したがって、ホストプロセッサ１１４（単数または複数）は、複数のＳＣＬＩ１１２を横切って、複数のメモリボールト１０２に、ほぼ同時に、アクセスすることができる。このアーキテクチャは、マルチコア技術を含む最新のプロセッサ技術に必要な、プロセッサからメモリへの帯域幅を提供することができる。

メモリシステム１００は、マトリクススイッチ１１６に通信接続されるメモリファブリック制御レジスタ１１７を備えてもよい。メモリファブリック制御レジスタ１１７は、構成源からメモリファブリック構成パラメータを受け取り、そして、選択可能なモードにより作動する、メモリシステム１００の１つ以上のコンポーネントを構成する。例えば、マトリクススイッチ１１６、ならびに、複数のメモリボールト１０２および複数のＭＶＣ１０４のそれぞれは、メモリ要求を区別するために、通常、応答して互いに独立して作動するように構成することができる。このような構成は、ＳＣＬＩ１１２とメモリボールト１０２間の並列性の結果として、メモリシステム帯域幅を強化することができる。

代替として、メモリシステム１００は、２個以上のメモリボールト１０２のサブセットおよびＭＶＣの対応するサブセットが単一の要求に応答して同時に作動するように、メモリファブリック制御レジスタ１１７を介して再構成させてもよい。下で更に説明されるように、後の構成は、レイテンシを減少させるために、通常より広範なデータワードのアクセスに使用してもよい。他の構成は、メモリファブリック制御レジスタ１１７に、選択されたビットパターンをロードすることによって使用可能となる。

図３および図４は、さまざまな実施形態の例による、それぞれパケットの例３００および４００と関連するフィールドを示したパケットの図である。図３および図４を考慮して図１を参照にすると、メモリシステム１００は、マトリクススイッチ１１６に通信接続される複数のパケットデコーダ１１８（例えば、パケットデコーダ１２０）を備えてもよい。ホストプロセッサ１１４（単数または複数）は、いくつかの実施形態では、パケットの例３００または４００に構造面で類似の可能性があるアウトバウンドパケット１２２をアセンブルする。つまり、アウトバウンドパケット１２２は、コマンドフィールド３１０、アドレスフィールド３２０および／またはデータフィールド４１０を含むことができる。ホストプロセッサ１１４は、それから、アウトバウンドＳＣＬＩ（例えば、アウトバウンドＳＣＬＩ１１４）を横切って、アウトバウンドパケット１２２を、下で更に説明される方法で、パケットデコーダ１２０に送信する。

アウトバウンドＳＣＬＩ１１４は、複数のアウトバウンド差動対のシリアル経路（ＤＰＳＰ）１２８を備えてもよい。ＤＰＳＰ１２８は、ホストプロセッサ１１４（単数または複数）に通信接続されて、アウトバウンドパケット１２２をひとまとめにしてトランスポートしてもよい。つまり、複数のアウトバウンドＤＰＳＰ１２８の各ＤＰＳＰは、第１データ速度のアウトバウンドパケット１２２のアウトバウンドサブパケット部分を、第１データ速度でトランスポートすることができる。

アウトバウンドＳＣＬＩ１１４は、複数のアウトバウンドＤＰＳＰ１２８に通信接続される直並列変換器１３０を備えてもよい。直並列変換器１３０は、アウトバウンドパケット１２２の第１データ速度の各アウトバウンドサブパケット部分を、複数の第２データ速度のアウトバウンドサブパケットに変換する。複数の第２データ速度のアウトバウンドサブパケットは、第１の複数のアウトバウンドシングルエンド形データ経路（ＳＥＤＰ）１３４を横切って、第２データ速度で送信される。第２データ速度は、第１データ速度より遅い。

アウトバウンドＳＣＬＩ１１４は、直並列変換器１３０に通信接続されるデマルチプレクサ１３８を備えてもよい。デマルチプレクサ１３８は、複数の第２データ速度のアウトバウンドサブパケットの各々を、複数の第３データ速度のアウトバウンドサブパケットに変換する。複数の第３データ速度のアウトバウンドサブパケットは、第２の複数のアウトバウンドＳＥＤＰ１４２を横切って、パケットデコーダ１２０に第３データ速度で送信される。第３データ速度は、第２データ速度より遅い。

パケットデコーダ１２０は、アウトバウンドパケット１２２を受信して、（例えば、パケットの例３００の）コマンドフィールド３１０、（例えば、パケットの例３００の）アドレスフィールド３２０および／または（例えば、パケット４００の例の中の）データフィールドを抽出する。いくつかの実施態様では、パケットデコーダ１２０は、メモリボールトセレクト信号の対応する一群を決定するために、アドレスフィールド３２０をデコードする。パケットデコーダ１２０は、インタフェース１４６上のマトリクススイッチ１１６に、メモリボールトセレクト信号の一群を提供する。ボールトセレクト信号は、入力データ経路１４８を、アウトバウンドパケット１２２に対応するＭＶＣ１０６に切り替えさせる。

インバウンドデータ経路の説明を参照すると、メモリシステム１００は、マトリクススイッチ１１６に通信接続される複数のパケットエンコーダ１５４（例えば、パケットエンコーダ１５８）を備えてもよい。パケットエンコーダ１５８は、マトリクススイッチ１１６を介して、複数のＭＶＣ１０４のうちの１つから、インバウンドメモリコマンド、インバウンドメモリアドレスおよび／またはインバウンドメモリデータを受信することができる。パケットエンコーダ１５８は、ホストプロセッサ１１４（単数または複数）へ、インバウンドＳＣＬＩ１６４を横切って伝送するためのインバウンドパケット１６０に、インバウンドメモリコマンド、アドレスおよび／またはデータをエンコードする。

いくつかの実施態様では、パケットエンコーダ１５８は、複数の第３データ速度のインバウンドサブパケットに、インバウンドパケット１６０を区分化することができる。パケットエンコーダ１５８は、第１の複数のインバウンドシングルエンド形データ経路（ＳＥＤＰ）１６６を横切って、複数の第３データ速度のインバウンドサブパケットを、第３データ速度で送信することができる。メモリシステム１００は、パケットエンコーダ１５８に通信接続されるマルチプレクサ１６８を備えてもよい。マルチプレクサ１６８は、第２データ速度のインバウンドサブパケットに、第３データ速度のインバウンドサブパケットの複数のサブセットの各々を、多重送信することができる。マルチプレクサ１６８は、第２の複数のインバウンドＳＥＤＰ１７０を横切って、第３データ速度より速い第２データ速度で、第２データ速度のインバウンドサブパケットを送信する。

メモリシステム１００は、マルチプレクサ１６８に通信接続される直列変換器１７２を更に備えてもよい。直列変換器１７２は、第１データ速度のインバウンドサブパケットに、第２データ速度のインバウンドサブパケットの複数のサブセットの各々を、集める。第１データ速度のインバウンドサブパケットは、第２データ速度より速い第１データ速度で、複数のインバウンド差動対のシリアル経路（ＤＰＳＰ）１７４を横切って、ホストプロセッサ１１４（単数または複数）に送信される。その結果、コマンド、アドレスおよびデータ情報は、マトリクススイッチ１１６を介して、ホストプロセッサ１１４（単数または複数）とＭＶＣ１０４の間を、ＳＣＬＩ１１２を横切って、往復で伝達される。

図５は、さまざまな実施形態の例による、ＭＶＣ（例えば、ＭＶＣ１０６）および関連したモジュールのブロック図である。ＭＶＣ１０６は、プログラム可能なボールト制御ロジック（ＰＶＣＬ）コンポーネント（例えば、ＰＶＣＬ５１０）を備えてもよい。ＰＶＣＬ５１０は、対応するメモリボールト（例えば、メモリボールト１１０）に、ＭＶＣ１０６をインタフェースする。ＰＶＣＬ５１０は、対応するメモリボールト１１０と関連した、１つ以上のバンク制御信号および／またはタイミング信号を生成する。

ＰＶＣＬ５１０は、選択された構成または選択された技術のメモリボールト１１０にＭＶＣ１０６を適応させるために、構成することができる。その結果、例えば、メモリシステム１００は、現在利用可能なＤＤＲ２ＤＲＡＭを使用して、最初に構成することができる。その後、メモリシステム１００は、ＤＤＲ３バンク制御およびタイミングロジックを備えるために、ＰＶＣＬ５１０を再構成することによって、ＤＤＲ３ベースのメモリボールト技術を収容するように適応させてもよい。

ＭＶＣ１０６は、ＰＶＣＬ５１０に通信接続されるメモリシーケンサ５１４を備えてもよい。メモリシーケンサ５１４は、関連したメモリボールト１１０を実装するために使用される技術に基づいた動作の、メモリ技術に従属した一群を実行する。メモリシーケンサ５１４は、例えば、コマンドデコード動作、メモリアドレス多重化動作、メモリアドレス非多重化動作、メモリリフレッシュ動作、メモリボールト調整動作、および／または、対応するメモリボールト１１０と関連したメモリボールトプリフェッチ動作を実行することができる。いくつかの実施態様では、メモリシーケンサ５１４は、ＤＲＡＭシーケンサを含んでもよい。いくつかの実施態様では、メモリリフレッシュ動作が、リフレッシュコントローラ５１５から始まってもよい。

メモリシーケンサ５１４は、選択された構成または技術のメモリボールト１１０にメモリシステム１００を適応させるために構成されてもよい。例えば、メモリシーケンサ５１４は、メモリシステム１００と関連した他のメモリシーケンサと同時に作動するために構成されてもよい。このような構成は、単一のキャッシュライン要求に応答して、複数のメモリボールトから、ホストプロセッサ１１４（単数または複数）と関連したキャッシュライン（図示せず）まで、広範なデータワードを配信するために使用することができる。

ＭＶＣ１０６は、書込バッファ５１６を備えてもよい。書込バッファ５１６は、ホストプロセッサ１１４（単数または複数）からＭＶＣ１０６に到達したデータをバッファリングするために、ＰＶＣＬ５１０に通信接続されてもよい。ＭＶＣ１０６は、読み出しバッファ５１７を更に備えてもよい。読み出しバッファ５１７は、対応するメモリボールト１１０からＭＶＣ１０６に到達したデータをバッファリングするために、ＰＶＣＬ５１０に通信接続されてもよい。

ＭＶＣ１０６は、アウトオブオーダー要求キュー５１８を備えてもよい。アウトオブオーダー要求キュー５１８は、メモリボールト１１０に備えられる複数のメモリバンクに、読み出しおよび／または書き込み動作の秩序ある順序を定める。秩序ある順序は、バンクの競合を減らすため、および、読み出し−書き込みターンアラウンドタイムを減少させるために、いくつかのシングルメモリバンクへの逐次動作を避けるように、決定される。

ＭＶＣ１０６は、メモリボールト修復ロジック（ＭＶＲＬ）コンポーネント５２４を備えてもよい。ＭＶＲＬ５２４は、アレイ修復ロジック５２６を使用して、動作を再配置している欠陥のあるメモリアレイアドレスを実行するために、メモリボールト１１０に通信接続されてもよい。ＭＶＲＬ５２４は、ＴＷＩ修復ロジック５２８を使用して、メモリボールト１１０と関連したＴＷＩ修復動作を実行してもよい。

図５Ａは、さまざまな実施形態の例による、メモリシステム５０００のブロック図である。メモリシステム５０００は、メモリボールト１０２の一群（例えば、メモリボールト１１０）およびＭＶＣ１０４の対応する一群（例えば、ＭＶＣ１０６）を備えることができる。ＭＶＣは、前記したように、メモリアレイダイ（例えば、図２のメモリアレイダイ２０４）をスタックしたロジックダイ（例えば、図２のロジックダイ２０２）に製造される。

図５Ａの以下の説明は、メモリボールト１１０の例、ＭＶＣ１０６の例、ならびに、メモリシステム５０００のモニタリングおよびコントロールと関連したさまざまな構造上の要素間の、接続に関する。しかしながら、下で説明され、図５Ａに示される接続および機能は、メモリボールト１０２の一群のうちの各１つおよびＭＶＣ１０４の一群のうちの各１つに当てられることに注意すべきである。

メモリシステム５０００は、（例えば、埋め込みプロセッサまたはステートマシンといった）システムモニタプロセッサ５００４を備えることもできる。システムモニタプロセッサ５００４は、メモリボールト１０２の一群のそれぞれ、および、ＭＶＣ１０４の一群のそれぞれと通信接続される。プロセッサ５００４は、メモリボールトに関連した、動作パラメータの第１群といった、少なくとも１つの動作パラメータを監視して、ホストデバイス（図５Ａに図示せず）への、警報および／または報告動作を実行する。いくつかの実施態様では、プロセッサ５００４は、下で更に説明されるように、メモリボールト１１０と関連した、動作パラメータの第２群といった、少なくとも１つの動作パラメータを調整してもよい。

メモリシステム５０００は、システムモニタプロセッサ５００４に通信接続される１つ以上のセンサ（例えば、電圧センサ５００６、温度センサ５００８、および／または、ビットエラー検出器）を更に備えてもよい。センサ５００６および５００８は、単に例示的なものであり、他のセンサが、さまざまな実施形態において備えられてもよい。センサは、動作パラメータの第１群と関連した一連の値（例えば、一連の電圧または一連の温度）を検出することができる。

センサ監視モジュール５０１０が、システムモニタプロセッサ５００４と通信接続されてもよい。センサ監視モジュール５０１０は、一連の検出された値を記憶する。いくつかの実施態様では、また、センサ監視モジュール５０１０は、検出された値を、対応する警報閾値の一群と比較する。

メモリシステム５０００は、システムモニタプロセッサ５００４に通信接続される統計解析モジュール５０１２を備えてもよい。統計解析モジュール５０１２は、一連の検出された値の統計計算を実行する。

メモリシステム５０００は、システムモニタプロセッサ５００４に通信接続される報告および警報モジュール５０１４を更に備えてもよい。検出された値が対応する警報閾値を超える場合、報告および警報モジュール５０１４はホストデバイスに警報を出す。いくつかの実施態様では、また、報告および警報モジュール５０１４は、統計および性能データをホストデバイスに報告する。

出力分配システム５０１６は、システムモニタプロセッサ５００４に通信接続されてもよい。出力分配システム５０１６は、メモリボールト１１０内でセンサ（例えば、センサ５００６および５００８）から、動作パラメータセンサデータ（例えば、電圧レベルの測定値または温度の測定値）を受信する。出力分配システム５０１６は、それぞれのアレイと関連した電力使用レベルに従って、供給電圧レベルを、メモリボールト１１０のサブセクションに（例えば、メモリアレイダイに、または、ダイ上の個々のメモリアレイに）調整する。

メモリシステム５０００は、動的修復モジュール５０２２と通信接続された、エラー訂正コード（ＥＣＣ）モジュール５０２０といった、エラーモニタを備えてもよい。いくつかの実施態様では、動的修復モジュール５０２２は、ＭＶＲＬ５２４を介してＥＣＣモジュール５０２０に接続可能である。ＥＣＣモジュール５０２０は、ソフトエラーの訂正、ハードビットの故障（不良）、リフレッシュ調整、および／または、故障したビアの１つ以上を検出する。動的修復モジュール５０２２は、システムモニタプロセッサ５００４に通信接続される。動的修復モジュール５０２２は、ソフトエラーの訂正、ハードビットの故障、リフレッシュ調整および／またはビア故障の通知を受信して、修正処置をとる。

メモリボールト修復ロジック（ＭＶＲＬ）５２４は、動的修復モジュール５０２２に、通信接続されてもよい。ＭＶＲＬ５２４は、欠陥のあるメモリアレイから予備メモリアレイへ、メモリ要求をリダイレクトする。いくつかの実施態様では、また、ＭＶＲＬ５２４は、欠陥のあるビアから予備ビアへ、メモリボールト信号をリダイレクトする。

メモリシステム５０００は、更に、ＰＶＣＬ５１０を備えてもよい。ＰＶＣＬ５１０は、前記したように、通信リンク（例えば、図１の通信リンク１１２）を介して、ホストデバイスとメモリボールト１１０間に、データおよびアドレスワードを伝達する。ＰＶＣＬ５１０は、また、多くのメモリボールトサブセクションの各々と対応した、サブセクションアドレス（例えば、ダイアドレス、アレイアドレス、行アドレス、および、列アドレス）を得るために、アドレスワードをデコードする。

トラフィック密度モニタ（呼量モニタ）５０２６は、システムモニタプロセッサおよび／またはＰＶＣＬ５１０に、通信接続されてもよい。トラフィック密度モニタ５０２６は、メモリボールトサブセクションのそれぞれへのアクセス周波数（アクセス頻度）を監視する。いくつかの実施態様では、トラフィック密度モニタ５０２６は、また、通信リンクを横切るトラヒック量を監視して、アクセス周波数およびトラヒック量統計をホストデバイスに報告する。

いくつかの実施態様では、トラフィック密度モニタ５０２６は、ＰＶＣＬ５１０にロード―バランス動作の実行を命令するように構成される。例えば、トラフィック密度モニタ５０２６は、過剰に利用されたサブセクションに対応するサブセクションアドレスの代わりに、メモリボールト１１０の利用されていないサブセクションに対応するサブセクションアドレスを置換するように、ＰＶＣＬ５１０に命令してもよい。このような動作は、結果として、減少したレイテンシおよび／または高スループットをもたらすことが可能となる。

いくつかの実施態様では、トラフィック密度モニタ５０２６は、出力分配システム５０１６にフィードフォワード情報を提供するように構成されてもよい。フィードフォワード情報としては、例えば、サブセクションユーティライゼーション（サブセクションの利用）の最近の履歴および／または予想が挙げられる。出力分配システム５０１６は、メモリボールト１１０のさまざまなサブセクションでの所要電力を予測するために、フィードフォワード情報を利用することができる。

メモリシステム５０００は、システムモニタプロセッサ５００４および／またはＰＶＣＬ５１０に、通信接続されるデータアイモニタ５０２８を備えてもよい。データアイモニタ５０２８は、調整ルーチンを配置した周期的なデータストローブを実行し、個々のメモリボールト基準のデータストローブ変動に関連した傾向を追跡する。つまり、メモリボールト、メモリボールトダイ、または、ダイ上のメモリセルアレイへの、データストローブタイミングは、一連の読み出しまたは書き込みアクセスを実行する間に、範囲内で逐次調整することができる。範囲の限界は、読み出しまたは書き込みエラーを検出することによって決定されてもよい。範囲の中央は、限界間の中点として算定されてもよく、所望のストローブタイミングとして「データアイ」の中央を選択してもよい。いくつかの実施態様では、データストローブ調整は、メモリボールトを備えるいくつかのダイのそれぞれのために、個々に実行されてもよい。上記したコンポーネントのいずれも、ハードウェア、ソフトウェア、ファームウェア、または、これらの組み合わせの実施形態を備える、多くの方法で実装することができる。この文脈における「ソフトウェア」は、単なるソフトウェアリスティングではなく、法令のソフトウェア構造に関することに注意すべきである。

したがって、メモリシステム１００、メモリアレイ２００、２０３、２４０、５２７、ダイ２０２、２０４、タイル２０５Ａ、２０５Ｂ、２０５Ｃ、２０８、２１２Ｂ、２１２Ｃ、２１２Ｄ、Ｚ次元２２０、経路２２４、１４８、メモリボールト２３０、１０２、１１０、ＭＶＣ１０４、１０６、ＳＣＬＩ１１２、１１３、１１４、１１５、１６４、プロセッサ１１４（単数または複数）、マトリクススイッチ１１６、レジスタ１１７、パケット３００、４００、１２２、１６０、パケットデコーダ１１８、１２０、フィールド３１０、３２０、４１０、ＤＰＳＰ１２８、１７４、直並列変換器１３０、ＳＥＤＰ１３４、１４２、１６６、１７０、ＤＥＭＵＸ１３８、インタフェース１４６、パケットエンコーダ１５４、１５８、マルチプレクサ１６８、直列変換器１７２、ＰＶＣＬ５１０、メモリシーケンサ５１４、リフレッシュコントローラ５１５、バッファ５１６、５１７、アウトオブオーダー要求キュー５１８、ＭＶＲＬ５２４、アレイ修復ロジック５２６、ＴＷＩ修復ロジック５２８、メモリシステム５０００、システムモニタプロセッサ５００４、センサ５００６、５００８、センサ監視モジュール５０１０、統計解析モジュール５０１２、報告および警報モジュール５０１４、出力分配システム５０１６、ＥＣＣモジュール５０２０、動的修復モジュール５０２２、トラフィック密度モニタ５０２６、および、データアイモニタ５０２８は、本明細書においてすべて「モジュール」と描写される可能性がある。

モジュールとしては、メモリシステム１００のアーキテクトの要望通りで、そして、さまざまな実施形態の特定の実現のために適切な、ハードウェア回路、光学コンポーネント、シングルまたはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュールおよびオブジェクト（ソフトウェアリスティングではない）、ファームウェア、ならびに、これらの組み合わせが挙げられる。

さまざまな実施形態の装置およびシステムが、高密度、マルチリンク、高スループット半導体メモリサブシステム５０００以外のアプリケーションで有益となる。したがって、本発明のさまざまな実施形態は、そのように限定されるべきではない。メモリシステム５０００の図は、さまざまな実施形態の構造の一般的な理解を提供することを目的とする。本明細書において説明される構造を使用する可能性のある装置およびシステムのすべての要素および特徴の完全な詳細として提供する意図ではない。

さまざまな実施形態の新規の装置およびシステムは、コンピュータ、通信および信号処理回路、シングルプロセッサまたはマルチプロセッサモジュール、シングルまたはマルチプル埋め込みプロセッサ、マルチコアプロセッサ、データスイッチ、および、マルチレイヤを備えた特定用途向けモジュール、マルチチップモジュールにおいて使用される電子回路部品に、含むか、または、組み込むことができる。このような装置およびシステムは、更に、テレビジョン、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（ＭｏｔｉｏｎＰｉｃｔｕｒｅＥｘｐｅｒｔｓＧｒｏｕｐ、ＡｕｄｉｏＬａｙｅｒ３）プレーヤ）、車両、医療デバイス（例えば、心臓モニタ、血圧計など）、セットトップボックス、および、その他といった、さまざまな電子システム内のサブコンポーネントとして、含まれてもよい。いくつかの実施形態は、多くの方法を備えてもよい。

図６Ａ、図６Ｂ、図６Ｃおよび図６Ｄは、さまざまな実施形態の例による方法１０００を示したフローチャートである。方法１０００は、とりわけ、電圧、温度、タイミングパラメータ、メモリボールトユーティライゼーション統計、および／または、データエラーといった、メモリボールトと関連した少なくとも１つの動作パラメータを監視することを含む。いくつかの実施態様では、方法１０００は、また、供給電圧、データストローブタイミング、および／または、欠陥のあるメモリアレイの置換といった、メモリボールトと関連した少なくとも１つの動作パラメータを調整することも含む。方法１０００は、更に、ホストデバイスへの警報および報告動作の実行を含んでもよい。

方法１０００は、一連（一組）の警報閾値を受信することを示したブロック１００６から始まる。方法１００は、ブロック１０１０の、一連（一組）の警報閾値を記憶する段階へと続く。

方法１０００は、また、ブロック１０１２で、動作パラメータの第１群（第１の組）と関連した一連（一組）の値を検出して、ブロック１０１４で、検出された値の一群を記憶する。方法１０００は、更に、ブロック１０１６で、検出された値の一群を、警報閾値の一群のうちの対応するものと比較する。

方法１０００は、また、ブロック１０２０で、検出された値の一群に統計計算を実行し、ブロック１０２２で、ホストデバイスに統計および性能データを報告する。いくつかの実施態様では、方法１０００は、更に、ブロック１０２４で、検出された値が対応する警報閾値を超えた場合に、ホストデバイスに警報を出す。

方法１０００は、メモリボールト内のセンサから１つ以上の電圧レベルの測定値または温度の測定値を受信する、ブロック１０２８に続いてもよい。さまざまな実施形態では、メモリボールトレベル、メモリアレイダイレベル、または、メモリアレイレベルで、センサを備えることができる。方法１０００は、また、ブロック１０３２で、電圧レベルの測定値または温度の測定値に反応する、メモリボールト内の供給電圧レベルを調整する。このような調整は、メモリボールトレベル、メモリアレイダイレベル、または、メモリアレイレベルで、実行されてもよい。

方法１０００は、ソフトエラー訂正、ハードビット故障、および／または、リフレッシュ調整の１つ以上を検出する、ブロック１０３６に続いてもよい。エラーは、ＥＣＣモジュール（例えば、図５ＡのＥＣＣモジュール５０２０）で、ＰＶＣＬ（例えば、図５ＡのＰＶＣＬ５１０）で、および／または、ロジックダイ２０２内、または、メモリボールト自体内の他のいくつかの適切な点で、検出されてもよい。方法１０００は、また、ブロック１０４０で、ソフトエラー訂正、ハードビット故障、および／または、リフレッシュ調整の通知を受信する。このような通知は、例えば、図５Ａの動的修復モジュール５０２２で受信してもよく、故障したか故障しているメモリアレイを示してもよい。方法１０００は、更に、ブロック１０４２で、欠陥のあるメモリアレイから予備メモリアレイへ、メモリ要求をリダイレクトする。

方法１０００は、欠陥のあるスルーウェーハインタコネクト（例えば、ウェーハを通って少なくとも部分的に延びる伝導経路）といった、１つ以上の欠陥のある伝導経路（以下「欠陥のあるビア」と称する）を検出する、ブロック１０４６に続いてもよい。欠陥のあるビア事象は、ＥＣＣモジュールで、ＰＶＣＬで、および／または、ロジックダイ２０２内の、または、メモリボールト自体内の他のいくつかの適切な点で、検出されてもよい。方法１０００は、また、ブロック１０４８で、欠陥のあるビアの通知を受信する。このような通知は、例えば、図５Ａの動的修復モジュール５０２２で受信してもよい。方法１０００は、更に、ブロック１０５０で、欠陥のあるビアから予備ビアへ、メモリボールト信号をリダイレクトする。

方法１０００は、更に、ホストデバイスとメモリボールトの間の通信リンクを横切ってデータおよび／またはアドレスワードを伝達する、ブロック１０５４に続いてもよい。方法１０００は、また、ブロック１０５６で、メモリボールトサブセクションアドレスを得るために、アドレスワードをデコードする。それぞれのサブセクションアドレスは、メモリボールトのサブセクションに対応する。サブセクションは、例えば、ダイまたはメモリアレイを含んでもよい。

方法１０００は、また、ブロック１０５８で、通信リンクを横切るトラヒック量を監視し、ブロック１０６０で、ホストデバイスにトラヒック量を報告する。方法１０００は、更に、ブロック１０６２で、メモリボールトのサブセクションの各々へのアクセス周波数を監視し、ブロック１０６４で、アクセス周波数をホストデバイスに報告する。

方法１０００は、メモリアドレス割り付けを管理して、メモリボールトのさまざまなサブセクションのユーティライゼーションを釣り合わせる、ブロック１０６８に続いてもよい。例えば、システムを作動しているホストデバイスは、ホストデバイスで受信される、メモリサブシステムからのサブセクションユーティライゼーションの報告に基づいて、あまり使われないメモリボールトサブセクションに、物理的メモリを割り付けてもよい。

方法１０００は、また、ブロック１０７０で、メモリボールトのさまざまなサブセクションのユーティライゼーションのバランスをとるために、サブセクションアドレスを置換する。いくつかの実施態様では、例えば、ＭＶＣが、メモリボールトサブセクションユーティライゼーションのバランスをとるために、あまり使われないサブセクションアドレスを使用頻度が高いサブセクションアドレスと置換するように、命令されてもよい。

方法１０００は、更に、ブロック１０７４で、出力分配システムにフィードフォワードサブセクションユーティライゼーション情報を提供する。サブセクションユーティライゼーション情報は、メモリボールトのさまざまなサブセクションで、所要電力を予測するために使用されてもよい。方法１０００は、また、ブロック１０７６で、メモリボールトのさまざまなサブセクションの、電力利用率を個々に調整する。例えば、供給電圧は、高アクセスロードが予測されるメモリアレイへ増加させてもよい。

方法１０００は、調整ルーチンを配置した周期的なデータストローブを実行する、ブロック１０８０に続いてもよい。つまり、メモリボールト、メモリボールトダイ、または、ダイ上のメモリセルアレイへの、データストローブタイミングは、一連の読み出しまたは書き込みアクセスを実行する間に、範囲内で逐次調整することができる。範囲の限界は、読み出しまたは書き込みエラーを検出することによって決定されてもよい。範囲の中央は、限界間の中点として算定されてもよく、所望のストローブタイミングとして「データアイ」の中央を選択してもよい。いくつかの実施態様では、方法１０００は、ブロック１０８２で、メモリボールト、メモリボールトダイ、または、ダイ上のメモリセルアレイでの、データストローブ変動に関連した傾向を追跡する。

本明細書において説明される活動が、説明される順序以外の順序で実行されてもよいことに注意すべきである。本明細書において確認された方法に対して説明されるさまざまな活動は、反復的、直列、および／または、並列に、実行されてもよい。

ソフトウェアプログラムは、ソフトウェアプログラムに定められた機能を実行するために、コンピュータによって動作するシステムでコンピュータ可読媒体から起動されてもよい。さまざまなプログラミング言語が、本明細書において開示される方法を実装および実行するように設計されるソフトウェアプログラムを考案するために、用いられてもよい。プログラムは、Ｊａｖａ（登録商標）またはＣ＋＋といった、オブジェクト指向言語を使用して、オブジェクト指向フォーマットで構築されてもよい。代替として、プログラムは、アセンブリまたはＣといった、手順向き言語を使用して、手続き向きフォーマットで構築されてもよい。ソフトウェアコンポーネントは、その中に、アプリケーションプログラムインタフェース、プロセス間通信技術、および、リモートプロシージャコールを含む、周知の機構を使用して、通信してもよい。さまざまな実施形態の教示は、何らかの特定のプログラミング言語または環境に限定されない。

本明細書において説明される装置、システムおよび方法は、メモリボールトと関連した動作パラメータを監視および調整するために作動してもよい。動作パラメータは、統計学的に分析されてもよく、メモリボールトに接続されたホストデバイスに報告されてもよい。警報閾値が設定されてもよく、１つ以上のパラメータが対応する閾値を超える場合には、警報がホストデバイスに発せられる。これらのタスクは、メモリボールトとスタックされたロジックダイ上のモジュールによって実行されてもよく、その結果、ホストデバイスからこのような処理を開放する。監視／制御機能とメモリボールト間の統合のレベルが高くなるほど、結果として、より低いコストで、強化した性能をもたらすことが可能となる。例えば、データストローブ補正は、メモリボールトと対応する多くのダイの各ダイごとに、個々に実行されてもよい。結果として、広い範囲のタイミング機能を有するメモリアレイダイが、メモリボールトを製造するために使用可能となる。製造歩留まりの増加がもたらされ、コストの減少も可能となる。

限定的ではないが、例示するものとして、添付の図は、内容を実施する特定の実施形態を示す。図示される実施形態は、本明細書において開示される教示を当業者が実施することができるように、十分に詳細に説明される。構造的および論理的な置換および変更が、本開示の要旨を逸脱しない範囲で実行可能となるように、他の実施形態が、そこから、利用され、導き出されてもよい。したがって、この詳細な説明は、限定的に扱われない。さまざまな実施形態の広がりが、添付の請求の範囲、および、本請求の範囲が権利を与えるあらゆる均等物によって、定められる。

本発明の内容のこのような実施形態は、２つ以上が事実開示される場合には、本出願を何らかの１つの発明または発明の概念に自発的に限定することを意図せず、単に便宜上「発明」という用語によって、個別的、または、集合的に本明細書を参照することになる。したがって、特定の実施形態が示され、本明細書において説明されたにもかかわらず、同じ目的を獲得するために割り出された何らかの配置が、特定の図示した実施形態に置換されてもよい。本開示は、さまざまな実施形態のすべての翻案または変化を包含することを意図する。上記の実施形態と本明細書で明確に説明されない他の実施形態の組み合わせは、上記の説明を検討すると、即座に、当業者にとって明らかとなるであろう。

明細の要約文は、読者が技術的な開示の性質をすばやく確認できる要約を必要とする３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に従って、提供される。請求項の範囲または意味を解釈または限定するために使用しないという了解の下で、要約文は提示される。上記の詳細な説明において、さまざまな特徴は、開示を簡素化するために、単一の実施形態に同時に分類される。開示のこの方法は、各請求項において明白に列挙されるより、多くの特徴を要求するように、解釈されないことになっている。むしろ、発明の内容は、単一の開示された実施形態のすべての特徴より小さいものと見られてもよい。したがって、以下の請求項は、各請求項が別個の実施形態として単独で有効に、詳細な説明に組み込まれる。

Claims

それぞれが少なくとも１つのメモリアレイを含む複数のメモリタイルに区分化されるメモリダイが複数積層され、積層方向に重なる一群の複数のメモリタイルをメモリボールトとして、前記メモリボールトを複数備えるように構成される複数のメモリダイと、
前記複数のメモリダイに積層され、複数の前記メモリボールトとそれぞれ前記積層方向に重なる位置に配置されて複数の前記メモリボールトとそれぞれ独立に通信接続される複数のメモリボールト制御装置を備えるロジックダイと、
前記ロジックダイと接続され、前記複数のメモリボールト制御装置のそれぞれにおける動作パラメータを監視し且つ調整するシステムモニタプロセッサと、
を備えるメモリシステム。
前記複数のメモリボールト制御装置のそれぞれにおける前記動作パラメータに関連する値を検出する少なくとも１つのセンサと、
前記動作パラメータに関連する値と、前記システムモニタプロセッサから与えられる閾値とを比較するセンサ監視モジュールと、
を更に備える請求項１に記載のメモリシステム。
前記少なくとも１つのセンサが電圧センサであることを特徴とする請求項２に記載のメモリシステム。
前記少なくとも１つのセンサが温度センサであることを特徴とする請求項２に記載のメモリシステム。
前記動作パラメータに関連する値の統計計算を実行する統計解析モジュールを更に備える請求項２に記載のメモリシステム。
前記統計解析モジュールにおいて計算された結果を前記システムモニタプロセッサに伝送する報告モジュールを更に備える請求項５に記載のメモリシステム。
前記センサ監視モジュールにおける監視の結果、前記動作パラメータに関連する値が前記閾値を超えている場合に前記システムモニタプロセッサに警報を伝える警報モジュールを更に備える請求項２に記載のメモリシステム。
複数の前記メモリボールトそれぞれにおける前記動作パラメータに関連する値に対応する複数の電圧レベルを複数の前記メモリボールトにそれぞれ供給する出力分配システムを更に備える請求項２に記載のメモリシステム。
前記複数のメモリダイは互いにスルーウェハインターコネクトを伝送経路として互いに接続されるものであって、
前記システムモニタプロセッサと接続され、前記スルーウェハインターコネクトの故障を検知して修正処置を行う動的修復モジュールを更に備える請求項１に記載のメモリシステム。
前記システムモニタプロセッサに接続され、前記メモリボールトのアクセス頻度を監視する呼量モニタを更に備える請求項１に記載のメモリシステム。
複数の前記メモリボールトはデータストローブ信号に応じてデータ入出力を行うものであって、
前記システムモニタプロセッサに接続され、前記データストローブ信号の変動を監視するデータアイモニタを更に備える請求項１に記載のメモリシステム。
複数のメモリボールトと前記複数のメモリボールトに対応する複数のメモリボールト制御装置とに通信接続されたシステムモニタプロセッサが、前記複数のメモリボールト制御装置のそれぞれにおける動作パラメータを監視することであって、それぞれが少なくとも１つのメモリアレイを含む複数のメモリタイルに区分化されるメモリダイが複数積層され、積層方向に重なる一群の複数のメモリタイルを前記メモリボールトとして、前記複数のメモリダイが前記複数のメモリボールトを備えるように構成され、前記複数のメモリダイに積層されたロジックダイが前記複数のメモリボールト制御装置を備え、前記複数のメモリボールト制御装置は、前記複数のメモリボールトとそれぞれ前記積層方向に重なる位置に配置されて前記複数のメモリボールトとそれぞれ独立に通信接続される、ことと、
前記システムモニタプロセッサが、前記複数のメモリボールト制御装置のそれぞれにおける前記動作パラメータを調整することと、
前記システムモニタプロセッサが、発動デバイスへの警報動作または報告動作の少なくとも１つを実行することと、
を含む方法。
一組の警報閾値を受信することと、
前記一組の警報閾値を記憶することと、
を更に含む、請求項１２に記載の方法。
前記動作パラメータを監視することは、
第１の組の動作パラメータと関連した一組の値を検出することと、
前記検出された一組の値を前記一組の警報閾値のうちの対応するものと比較することと、
を含む請求項１３に記載の方法。
前記検出された一組の値の統計計算を実行すること、を更に含む、請求項１４に記載の方法。
統計データおよび／または性能データのうちの少なくとも１つを前記発動デバイスに報告すること、を更に含み、前記発動デバイスがホストデバイスを含む、請求項１２に記載の方法。
前記検出された一組の値のうちの１つが前記一組の警報閾値のうちの対応する１つを超える場合に、前記発動デバイスに警報を発すること、を更に含む、請求項１４に記載の方法。
前記動作パラメータを監視することが、前記メモリボールト内のセンサから電圧レベルの測定値または温度の測定値のうちの少なくとも１つを受信することを含み、また、前記動作パラメータを調節することが、それぞれのアレイと関連した電力使用レベルに従って、前記メモリボールト内の個々のメモリアレイへの供給電圧レベルを調整することを含む、請求項１２に記載の方法。
ソフトエラー訂正、ハードビット不良、または、リフレッシュ調整のうちの少なくとも１つを検出することと、
前記検出に応答して、欠陥のあるメモリアレイから予備メモリアレイへメモリ要求をリダイレクトすることと、
を更に含む、請求項１２に記載の方法。
少なくとも１つの欠陥のある伝導経路を検出することと、
前記欠陥のある伝導経路から予備伝導経路へメモリボールト信号をリダイレクトすることと、
を更に含む、請求項１２に記載の方法。
前記発動デバイスと前記メモリボールトとの間で通信リンクを介して、データおよびアドレスワードを転送することと、
前記メモリボールトと関連した複数のサブセクションのそれぞれに対応するメモリボールトサブセクションアドレスを得るために前記アドレスワードをデコードすることと、
を更に含む、請求項１２に記載の方法。
前記通信リンクを横切るトラヒック量を監視することと、
前記トラヒック量を前記発動デバイスに報告することと、
を更に含む、請求項２１に記載の方法。
前記メモリボールトの前記複数のサブセクションへのアクセス頻度を監視することと、
前記アクセス頻度を前記発動デバイスに報告することと、
を更に含む、請求項２１に記載の方法。
メモリアドレス割り付けを管理することにより、前記メモリボールトの前記複数のサブセクションの利用のバランスをとること、を更に含む、請求項２３に記載の方法。
前記メモリボールトの前記複数のサブセクションの利用のバランスをとるために、サブセクションアドレスを置換すること、を更に含む、請求項２３に記載の方法。
前記メモリボールトの前記サブセクションでの所要電力を予測するために、出力分配システムにフィードフォワードサブセクション利用情報を提供することと、
前記メモリボールトの前記サブセクションのそれぞれへの電力利用率を個々に調整することと、
を更に含む、請求項２３に記載の方法。
メモリボールトダイの中心にデータアイを置くために、周期的データストローブ配置調整ルーチンを実行すること、および／または、
前記メモリボールトダイでのデータストローブ変動に関連した傾向を追跡すること、
を更に含む、請求項１２に記載の方法。
それぞれが少なくとも１つのメモリアレイを含む複数のメモリタイルに区分化されるメモリダイが複数積層され、積層方向に重なる一群の複数のメモリタイルをメモリボールトとして、前記メモリボールトを複数備えるように構成される複数のメモリダイと、
前記複数のメモリダイに積層されたロジックダイと、
を備え、前記ロジックダイが、
複数の前記メモリボールトとそれぞれ前記積層方向に重なる位置に配置されて複数の前記メモリボールトとそれぞれ独立に通信接続される複数のメモリボールト制御装置と、
複数の前記メモリボールトと前記複数のメモリボールトに対応する複数の前記メモリボールト制御装置とに通信接続され、前記複数のメモリボールト制御装置のそれぞれにおける動作パラメータを監視し且つ調整するシステムモニタプロセッサと、
ソフトエラー訂正、ハードビット不良、リフレッシュ調整、または、伝導経路不良のうちの少なくとも１つの通知の受信に応答して修正処置をとるために、前記システムモニタプロセッサに通信接続される動的修復モジュールと、
を備える、メモリシステム。
前記メモリボールト制御装置が、前記ソフトエラー、前記ハードビット不良、前記リフレッシュ調整、または、前記伝導経路不良のうちの少なくとも１つを検出するために、エラーモニタを備える、請求項２８に記載のメモリシステム。
前記メモリボールト制御装置が、欠陥のあるメモリアレイから予備メモリアレイへメモリ要求をリダイレクトするため、および／または、欠陥のある伝導経路から予備伝導経路へメモリボールト信号をリダイレクトするために、前記動的修復モジュールに通信接続されるメモリボールト修復ロジック（ＭＶＲＬ）を備える、請求項２８に記載のメモリシステム。
それぞれが少なくとも１つのメモリアレイを含む複数のメモリタイルに区分化されるメモリダイが複数積層され、積層方向に重なる一群の複数のメモリタイルをメモリボールトとして、前記メモリボールトを複数備えるように構成される複数のメモリダイと、
前記複数のメモリダイに積層されたロジックダイと、
を備え、前記ロジックダイが、
複数の前記メモリボールトとそれぞれ前記積層方向に重なる位置に配置されて複数の前記メモリボールトとそれぞれ独立に通信接続される複数のメモリボールト制御装置と、
複数の前記メモリボールトと前記複数のメモリボールトに対応する複数の前記メモリボールト制御装置とに通信接続され、前記複数のメモリボールト制御装置のそれぞれにおける動作パラメータを監視し且つ調整するシステムモニタプロセッサと、
前記メモリボールトのサブセクションへのアクセス頻度を監視するために、前記システムモニタプロセッサおよび／または前記メモリボールト制御装置に通信接続される呼量モニタと、
を備える、メモリシステム。
前記呼量モニタが、更に、発動デバイスと前記メモリボールトとの間の通信リンクを横切るトラヒック量を監視するように、および／または、前記アクセス頻度および／またはトラヒック量を前記発動デバイスに報告するように、構成される、請求項３１に記載のメモリシステム。
前記メモリボールト制御装置が、発動デバイスと前記メモリボールトとの間の通信リンクと前記メモリボールトとの間でデータおよびアドレスワードを転送するため、および、前記メモリボールトの前記サブセクションのそれぞれに対応するサブセクションアドレスを得るべく前記アドレスワードをデコードするために、前記呼量モニタに通信接続されるプログラム可能なボールト制御ロジック（ＰＶＣＬ）を備える、請求項３１に記載のメモリシステム。
前記呼量モニタが、前記メモリボールトの前記サブセクションの利用のバランスをとるために、サブセクションアドレスを置換するべく前記ＰＶＣＬに命令するように構成される、請求項３３に記載のメモリシステム。
前記呼量モニタが、更に、前記メモリボールトの前記サブセクションでの所要電力を予測するために、出力分配システムにフィードフォワード情報を提供するように構成される、請求項３１に記載のメモリシステム。
それぞれが少なくとも１つのメモリアレイを含む複数のメモリタイルに区分化されるメモリダイが複数積層され、積層方向に重なる一群の複数のメモリタイルをメモリボールトとして、前記メモリボールトを複数備えるように構成される複数のメモリダイと、
前記複数のメモリダイに積層されたロジックダイと、
を備え、前記ロジックダイが、
複数の前記メモリボールトとそれぞれ前記積層方向に重なる位置に配置されて複数の前記メモリボールトとそれぞれ独立に通信接続される複数のメモリボールト制御装置と、
複数の前記メモリボールトと前記複数のメモリボールトに対応する複数の前記メモリボールト制御装置とに通信接続され、前記複数のメモリボールト制御装置のそれぞれにおける動作パラメータを監視し且つ調整するシステムモニタプロセッサと、
データストローブタイミングを調整するためおよび／またはデータストローブ変動に関連した傾向を追跡するために、前記システムモニタプロセッサにおよび／または前記メモリボールト制御装置に通信接続されるデータアイモニタと、
を備える、メモリシステム。
前記データアイモニタが、
一連の読み出しまたは書き込みアクセスを実行する間に、範囲内で、前記メモリボールト及びメモリボールトダイのうちの少なくとも１つへの、または、前記メモリボールトダイ上のメモリセルアレイへの、データストローブタイミングを逐次調整するように、
読み出しまたは書き込みエラーを検出することによって、前記範囲の限界を決定するように、
前記範囲の中心を、前記限界間の中点として算定するように、及び、
前記範囲の中心を前記所望のストローブタイミングとして選択するように、
構成される、請求項３６に記載のメモリシステム。
前記データアイモニタが、前記メモリボールトを備える前記メモリダイのそれぞれに対してデータストローブタイミングを調整するように構成される、請求項３６に記載のメモリシステム。