TWI486676B - 畫素陣列 - Google Patents

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Description

畫素陣列
本發明是有關於一種顯示陣列，且特別是有關於一種畫素陣列。
一般而言，液晶顯示面板主要是由一主動元件陣列基板、一對向基板以及一夾於主動元件陣列基板與對向基板之間的液晶層所構成，其中主動元件陣列基板可分為顯示區(display region)與非顯示區(non-display region)，其中在顯示區上配置有以陣列排列之多個畫素單元，而每一畫素單元包括薄膜電晶體(TFT)以及與薄膜電晶體連接之畫素電極(pixel electrode)。此外，在顯示區內配置有多條掃描線(scan line)與資料線(data line)，每一個畫素單元之薄膜電晶體是與對應之掃描線與資料線電性連接。在非顯示區內則配置有訊號線、源極驅動器(source driver)以及閘極驅動器(gate driver)。
當液晶顯示面板欲顯示影像畫面時，其必須透過閘極驅動器來依序開啟顯示面板內的每一列(row)畫素，且每一列畫素在開啟的時間內會對應的接收源極驅動器所提供的資料電壓。如此一來，每一列畫素中的液晶分子就會依據其所接收的資料電壓而作適當的排列。然而，隨著液晶顯示面板的解析度提昇，液晶顯示器就必須藉由增加閘極驅動器與源極驅動器的使用數目來配合解析度之提昇，且因 閘極驅動器與源極驅動器的使用數目增加會讓非顯示區(或稱為邊框)之面積變大。基於上述理由，液晶顯示器之生產成本便隨著閘極驅動器、源極驅動器之使用數量而增加，同時邊框也越來越大。若能將閘極驅動器及/或源極驅動器的使用數目減少，便可輕易地解決成本無法降低的問題以及做出窄邊框，即非顯示區面積較小之產品。
本發明提供一種能改善顯示面板之顯示不均現象的畫素陣列。
本發明提出一種畫素陣列，適於配置於一基板上。畫素陣列包括多條掃描線、多條閘極線、多條資料線以及多條畫素結構。掃描線配置於基板上且彼此平行排列。閘極線彼此平行排列且與掃描線相交以圍出的多個第一單元區域與多個第二單元區域。每一閘極線電性連接其中一條掃描線，而每一第二單元區域的面積小於每一第一單元區域的面積，且第一單元區域與第二單元區域在一縱向上呈交替排列。資料線與掃描線相交並通過第一單元區域，其中每一資料線位於相鄰兩閘極線之間。畫素結構配置於第一單元區域。每一畫素結構包括一主動元件以及連接於主動元件的一畫素電極。主動元件由對應的一條掃描線驅動並連接於對應的一條資料線。每一畫素電極於基板上的正投影不重疊或不完全重疊對應的閘極線於基板上的正投影。
在本發明之一實施例中，上述之閘極線的延伸方向平 行於資料線的延伸方向。
在本發明之一實施例中，上述之閘極線與掃描線由不同膜層所組成，而閘極線與資料線由同一膜層所組成。
在本發明之一實施例中，上述之畫素陣列更包括一接觸窗，電性連接每一閘極線與對應的其中一條掃描線。
在本發明之一實施例中，上述之每一畫素電極延伸覆蓋對應的另一條掃描線而構成一儲存電容。
在本發明之一實施例中，上述之畫素電極延伸至第二單元區域內，且於縱向上的相鄰兩畫素電極彼此錯位排列。
在本發明之一實施例中，上述之每一畫素電極的面積大於每一第一單元區域的面積。
在本發明之一實施例中，上述之每一畫素電極的面積小於每一第一單元區域的面積。
在本發明之一實施例中，上述之每一畫素電極包括一第一畫素電極部、一第二畫素電極部、一第三畫素電極部、一第一畫素電極連接部以及一第二畫素電極連接部。第一畫素電極部位於第二畫素電極部以及第三畫素電極部之間。第一畫素電極部位於第一單元區域內，而第二畫素電極部與第三畫素電極部分別位於第一單元區域相鄰兩側的第二單元區域內。第一畫素電極連接部連接第一畫素電極部與第二畫素電極部，而第二畫素電極連接部連接第一畫素電極部與第三畫素電極部。
在本發明之一實施例中，上述之第一畫素電極部的面積大於第二畫素電極部的面積與第三畫素電極部的面積。 第一畫素電極連接部與第二畫素電極連接部於基板上的正投影部分重疊於對應的閘極線於基板上的正投影。
基於上述，由於本發明的實施例之畫素電極於基板上的正投影不重疊或不完全重疊對應的閘極線於基板上的正投影，因此本發明的實施例之畫素陣列的設計可以減少閘極線與畫素電極之間的耦合效應(coupling effect)。此外，當此畫素陣列更進一步應用於一顯示面板時，習知之顯示面板之顯示不均的現象可大幅地被改善，進而可具有較佳的顯示品質。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示為本發明之一實施例之一種畫素陣列的示意圖。請參考圖1，在本實施例中，畫素陣列100a，適於配置於一基板10上。畫素陣列100a包括多條掃描線110a、110b、110c、多條閘極線120a、120b、多條資料線130a、130b以及多條畫素結構140a、140b。
詳細來說，掃描線110a、110b、110c配置於基板10上且彼此平行排列。閘極線120a、120b彼此平行排列且與掃描線110a、110b、110c相交以圍出的多個第一單元區域D1與多個第二單元區域D2。每一閘極線120a、120b電性連接其中一條掃描線110a、110b、110c，而每一第二單元區域D2的面積小於每一第一單元區域D1的面積，且第一 單元區域D1與第二單元區域D2在一縱向P上呈交替排列。資料線130a、130b與掃描線110a、110b、110c相交並通過第一單元區域D1，其中每一資料線130a、130b位於相鄰兩閘極線120a、120b之間。畫素結構140a、140b配置於第一單元區域D1，且每一畫素結構140a(或140b)包括一主動元件142a(或142b)以及連接於主動元件142a(或142b)的一畫素電極144a(或144b)。主動元件142a(或142b)由對應的一條掃描線110b(或110c)驅動並連接於對應的一條資料線130a。每一畫素電極140a(或140b)於基板10上的正投影不完全重疊對應的閘極線120a、120b於基板10上的正投影。
更具體來說，本實施例之閘極線120a、120b的延伸方向實質上平行於資料線130a、130b的延伸方向。閘極線120a、120b與掃描線110a、110b、110c是由不同膜層所組成，而閘極線120a、120b與資料線130a、130b是由同一膜層所組成。此處，閘極線120a、120b是以非等間距的方式排列，即如圖1所示，閘極線120b與相鄰兩閘極線120b之間的間距不同，因此閘極線120a、120b與掃描線110a、110b、110c所定義出之第一單元區域D1與第二單元區域D2會有不同的面積。
再者，本實施例之畫素陣列100a可更包括一接觸窗C，其中接觸窗C電性連接每一閘極線120a與對應的其中一條掃描線110b。換言之，閘極線120a可透過接觸窗C來驅動掃描線110b，而使對應的資料線130a將資料訊號 寫入於畫素結構140a中。此外，本實施例之每一畫素電極140a(或140b)更延伸覆蓋對應的另一條掃描線110a(或110b)而構成一儲存電容Cst1(或Cst2)，當本實施例之畫素陣列100a更進一步應用於一顯示面板(未繪示)時，此顯示面板可維持良好的顯示品質。
特別是，本實施例之畫素電極140a、140b延伸至第二單元區域D2內，且於縱向P上的相鄰兩畫素電極140a、140b彼此錯位排列。每一畫素電極140a、140b的實質上面積大於每一第一單元區域D1的面積。如圖1所示，畫素電極140a與閘極線120a重疊但並不與閘極線120b重疊，因此當閘極線120a透過接觸窗C來驅動掃描線110b時，閘極線120b與畫素電極140a之間並沒有耦合效應(coupling effect)。因此，當本實施例之畫素陣列100a更進一步應用於一顯示面板(未繪示)時，此顯示面板不會有習知因耦合效應而造成畫素電極之間產生壓差進而導致顯示面板顯示不均的現象產生，可具有較佳的顯示品質。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2繪示為本發明之另一實施例之一種畫素陣列的示意圖。請先同時參考圖1與圖2，圖2之畫素陣列100b與圖1之畫素陣列100a相似，其不同之處在於：本實施例之畫素陣列100b的每一畫素電極144c的面積小於每一第一 單元區域D1的面積，且於縱向P上的相鄰兩畫素電極140c彼此呈直線排列。
由於本實施例之每一畫素電極144c的面積小於每一第一單元區域D1的面積，意即本實施例之畫素電極144c僅位於第一單元區域D1內。也就是說，每一畫素電極140c於基板10上的正投影不重疊對應的閘極線120a、120b於基板10上的正投影。因此，當閘極線120a透過接觸窗C來驅動掃描線110b時，閘極線120b與畫素電極140c之間並沒有耦合效應(coupling effect)。因此，當本實施例之畫素陣列100b更進一步應用於一顯示面板(未繪示)時，此顯示面板不會有習知因耦合效應而造成畫素電極之間產生壓差進而導致顯示面板顯示不均的現象產生，可具有較佳的顯示品質。
圖3繪示為本發明之又一實施例之一種畫素陣列的示意圖。請先同時參考圖1與圖3，圖3之畫素陣列100c與圖1之畫素陣列100a相似，其不同之處在於：本實施例之畫素陣列100c的每一畫素電極144d包括一第一畫素電極部145d、一第二畫素電極部146d、一第三畫素電極部147d、一第一畫素電極連接部148d以及一第二畫素電極連接部149d。第一畫素電極部145d位於第二畫素電極部146d以及第三畫素電極部147d之間。第一畫素電極部145d位於第一單元區域D1內，而第二畫素電極部146d與第三畫素電極部147d分別位於第一單元區域D1相鄰兩側的第二單元區域D2內。第一畫素電極連接部148d連接第一畫素 電極部145d與第二畫素電極部146d，而第二畫素電極連接部149d連接第一畫素電極部145d與第三畫素電極部147d。
更進一步來說，本實施例之第一畫素電極部145d的面積大於第二畫素電極部146d的面積與第三畫素電極部147d的面積。每一畫素電極140d的實質上面積大於每一第一單元區域D1的面積。第一畫素電極連接部148d與第二畫素電極連接部149d於基板10上的正投影部分重疊於對應的閘極線120a、120b於基板10上的正投影。由於本實施例之畫素電極140d之第一畫素電極連接部148d與第二畫素電極連接部149d於基板10上的正投影僅一小部分重疊於對應的閘極線120a、120b於基板10上的正投影。因此，當閘極線120a透過接觸窗C來驅動掃描線110b時，本實施例之畫素陣列100c的設計可以減少閘極線120a與畫素電極140d之間的耦合效應(coupling effect)。故，當本實施例之畫素陣列100c更進一步應用於一顯示面板(未繪示)時，習知因耦合效應而造成畫素電極之間產生壓差進而導致顯示面板之顯示不均的現象可大幅地被改善，進而可具有較佳的顯示品質。
綜上所述，由於本發明的實施例之畫素電極於基板上的正投影不重疊或不完全重疊對應的閘極線於基板上的正投影，因此本發明的實施例之畫素陣列的設計可以減少閘極線與畫素電極之間的耦合效應(coupling effect)。此外，當此畫素陣列更進一步應用於一顯示面板時，習知因耦合 效應而造成畫素電極之間產生壓差進而導致顯示面板之顯示不均的現象可大幅地被改善，進而可具有較佳的顯示品質。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
100a、100b、100c‧‧‧畫素陣列
110a、110b、110c‧‧‧掃描線
120a、120b‧‧‧閘極線
130a、130b‧‧‧資料線
140a、140b、140c‧‧‧畫素結構
142a、142b‧‧‧主動元件
144a、144b、144c、144d‧‧‧畫素電極
145d‧‧‧第一畫素電極部
146d‧‧‧第二畫素電極部
147d‧‧‧第三畫素電極部
148d‧‧‧第一畫素電極連接部
149d‧‧‧第二畫素電極連接部
C‧‧‧接觸窗
Cst1、Cst2‧‧‧儲存電容
D1‧‧‧第一單元區域
D2‧‧‧第二單元區域
P‧‧‧縱向
圖1繪示為本發明之一實施例之一種畫素陣列的示意圖。
圖2繪示為本發明之另一實施例之一種畫素陣列的示意圖。
圖3繪示為本發明之又一實施例之一種畫素陣列的示意圖。
10‧‧‧基板
100a‧‧‧畫素陣列
110a、110b、110c‧‧‧掃描線
120a、120b‧‧‧閘極線
130a、130b‧‧‧資料線
140a、140b‧‧‧畫素結構
142a、142b‧‧‧主動元件
144a、144b‧‧‧畫素電極
C‧‧‧接觸窗
Cst1、Cst2‧‧‧儲存電容
D1‧‧‧第一單元區域
D2‧‧‧第二單元區域
P‧‧‧縱向

Claims (10)

  1. 一種畫素陣列，適於配置於一基板上，該畫素陣列包括：多條掃描線，配置於該基板上且彼此平行排列；多條閘極線，彼此平行排列且與該些掃描線相交以圍出的多個第一單元區域與多個第二單元區域，其中各該閘極線電性連接其中一條掃描線，而各該第二單元區域的面積小於各該第一單元區域的面積，且該些第一單元區域與該些第二單元區域在一縱向上呈交替排列；多條資料線，與該些掃描線相交並通過該些第一單元區域，其中各該資料線位於相鄰兩該些閘極線之間；以及多個畫素結構，配置於該些第一單元區域，各該畫素結構包括一主動元件以及連接於該主動元件的一畫素電極，該主動元件由對應的一條掃描線驅動並連接於對應的一條資料線，其中各該畫素電極於該基板上的正投影不重疊或不完全重疊對應的該些閘極線於該基板上的正投影。
  2. 如申請專利範圍第1項所述之畫素陣列，其中該些閘極線的延伸方向平行於該些資料線的延伸方向。
  3. 如申請專利範圍第1項所述之畫素陣列，其中該些閘極線與該些掃描線由不同膜層所組成，而該些閘極線與該些資料線由同一膜層所組成。
  4. 如申請專利範圍第1項所述之畫素陣列，更包括一接觸窗，電性連接各該閘極線與對應的其中一條掃描線。
  5. 如申請專利範圍第1項所述之畫素陣列，其中各該 畫素電極延伸覆蓋對應的另一條掃描線而構成一儲存電容。
  6. 如申請專利範圍第1項所述之畫素陣列，其中該些畫素電極延伸至該些第二單元區域內，且於該縱向上的相鄰兩該些畫素電極彼此錯位排列。
  7. 如申請專利範圍第6項所述之畫素陣列，其中各該畫素電極的面積大於各該第一單元區域的面積。
  8. 如申請專利範圍第1項所述之畫素陣列，其中各該畫素電極的面積小於各該第一單元區域的面積。
  9. 如申請專利範圍第1項所述之畫素陣列，其中各該畫素電極包括一第一畫素電極部、一第二畫素電極部、一第三畫素電極部、一第一畫素電極連接部以及一第二畫素電極連接部，該第一畫素電極部位於該第二畫素電極部以及該第三畫素電極部之間，該第一畫素電極部位於該第一單元區域內，而該第二畫素電極部與該第三畫素電極部分別位於該第一單元區域相鄰兩側的該些第二單元區域內，該第一畫素電極連接部連接該第一畫素電極部與該第二畫素電極部，而該第二畫素電極連接部連接該第一畫素電極部與該第三畫素電極部。
  10. 如申請專利範圍第9項所述之畫素陣列，其中該第一畫素電極部的面積大於該第二畫素電極部的面積與該第三畫素電極部的面積，而該第一畫素電極連接部與該第二畫素電極連接部於該基板上的正投影部分重疊於對應的該些閘極線於該基板上的正投影。
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