TWI478225B - 觸點清潔之方法 - Google Patents

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Description

觸點清潔之方法
本發明的實施例大體關於用於形成半導體元件的方法。更特定而言之，本發明的實施例大體關於用於預清潔半導體基板上的金屬觸點的方法。
金屬閘極或觸點通常包含摻雜的矽表面、一或多個阻障層、一或多個襯墊層以及塊金屬，以完成閘極結構。介於該等層之間的基板表面的潔淨度對於降低接觸電阻而因此最佳化元件效能是非常重要的。對於邏輯元件而言，觸點通常為矽化物，例如鎳矽化物、鈷矽化物或鈦矽化物。相較於其他金屬矽化物，由於鎳矽化物的廣泛使用且具有較低電阻係數與較低接觸電阻，因此對於較小幾何形狀來說，例如具有約10：1或更小的深寬比的幾何形狀，鎳矽化物是較受歡迎的。
在典型的生產製程中，在一個真空環境下形成金屬矽化物於基板上，接著將基板傳送至另一個真空環境中，以繼續觸點互連製造製程。因此，在傳輸期間該基板會處於氧化狀態。通常在襯墊/阻障層沉積之前進行清潔製程，以移除在矽化物表面上的任何氧化物，該等氧化物係在傳輸與曝露該矽化物表面至氧化環境期間所形成。
第1A圖至第1C圖描繪在半導體元件中局部觸點結構 的橫截面圖。通常，觸點結構100包含基板102，該基板102具有形成在基板102上的閘極結構108，如第1A圖所示。源極區域106與汲極區域104形成在基板102中與閘極結構108相鄰。閘極結構108包含閘極介電層112、閘極電極122與觸點層110。觸點層110亦形成在源極區域106與汲極區域104中。觸點層110可為金屬矽化物、矽基材料、鍺基材料或摻雜鍺及/或其他摻雜劑的矽基材料。蝕刻終止層116形成在基板102中，覆蓋閘極結構108。蝕刻終止層116通常由矽介電層所製成，例如氮化矽(SiN)層。觸點介電層118接著沉積在基板102上方。
第2圖描述流程圖，慣用於製造第1A圖至第1C圖所描繪的觸點結構100。如第2圖中步驟202所描述，當製造觸點結構100時，執行觸點蝕刻製程來蝕刻觸點介電層118與蝕刻終止層116，因而在觸點介電層118與蝕刻終止層116中形成多個通孔/溝槽120，如第1B圖所示。須注意的是，傳統上是在分離的步驟中個別蝕刻介電層118與蝕刻終止層116。在蝕刻製程後，曝露出觸點層110的頂表面150與上表面152，如第1B圖所示。在步驟204中，傳統上，執行濕式清潔製程來移除可殘留在觸點層110的頂表面150與基板102的上表面152上的蝕刻殘留物。在濕式清潔製程後，於步驟206中，執行預清潔製程來移除原生氧化物，該等原生氧化物形成在觸點層110的頂表面150、觸點介電層118的側壁154 與觸點層110的上表面152上。原生氧化物會不利地增加元件結構的接觸電阻，因而不必要地造成較差的電氣效能與元件故障。在預清潔製程後，在步驟208中執行金屬化製程，包含形成阻障層與觸點金屬插座層124，而完成金屬觸點結構形成製程，如第1C圖所示。
如上所述，慣用的預清潔製程使用物理蝕刻技術，例如，濺射。由於在矽化物表面上的氧化物反濺射(resputtering)，因此濺射技術會損壞下層表面。由於在基板表面上離子的物理衝擊，因此濺射技術亦會改變觸點孔幾何形狀。舉例來說，由於物理蝕刻技術的等向蝕刻性質，因此觸點開口會加寬或變成錐形，有時又稱為「表面縐化(faceting)」，而造成臨界尺寸(CD)的加寬或擴大。
此外，為了執行用於原生氧化物移除之蝕刻終止層蝕刻處理、濕式清潔製程以及預清潔製程，在不同處理腔室之間的基板傳輸會將基板曝露至周圍大氣中，而不利地增加原生氧化物再生成的可能性並成為形成在基板表面上其他污染的來源。
因此，需要一種改良的預清潔製程，用於在觸點金屬化製程之前，清潔金屬閘極。
本發明實施例提供由一表面移除氧化物的方法與設備，該表面包含矽與鍺至少其中一者。本發明特別適用 於由觸點結構的金屬矽化物層移除原生氧化物。
在一實施例中，一種由設置在基板上的表面移除原生氧化物的方法，該方法包含：在氧化物層上形成聚合物層，該氧化物層形成在包含矽與鍺至少其中一者的表面上；活化聚合物層，使該聚合物層與氧化物層反應而形成氣相副產物；以及執行灰製程(ash process)，用以由基板移除聚合物。
在另一實施例中，一種在基板上形成觸點結構的方法，該方法包含：供應聚合物氣體混合物至真空處理腔室中，用以在氧化物層上形成聚合物層，該氧化物層存在於一表面上，該表面透過形成貫穿觸點介電層的一開口而曝露出來，該表面包含矽與鍺至少其中一者；供應蝕刻氣體混合物，用以移除形成在表面上的氧化物層；以及執行灰製程，用以移除殘留在基板上的聚合物層。
在又一實施例中，一種在基板上形成觸點結構的方法，該方法包含：蝕刻形成在基板上的蝕刻終止層，用以曝露出形成在表面上的氧化物層，其中該基板設置在真空處理腔室中，且該表面形成在蝕刻終止層下方，該表面包含矽與鍺至少其中一者；以及在相同的真空處理腔室中移除形成在表面上的氧化物層。
本發明實施例提供一種由表面移除氧化物的方法與設 備，該表面包含矽與鍺至少其中一者。某些實施例特別適用於移除觸點結構中金屬矽化物層上的原生氧化物。該方法與設備將蝕刻終止層蝕刻製程與原生氧化物移除製程兩者有利地整合在單一腔室中，而在基板傳輸製程期間消除原生氧化物的生長或其他污染物的再沉積。此外，該方法與設備亦提供改良的三步驟化學反應製程，以由金屬矽化物層有效移除原生氧化物，而不會不利地改變觸點結構的幾何形狀與形成在觸點結構中的溝槽或通孔的臨界尺寸。
在此所使用的用語「觸點結構」代表包含金屬矽化物的材料層，該金屬矽化物可形成閘極電極的一部分。在一或多個實施例中，金屬矽化物可以是鎳矽化物、鈷矽化物、鈦矽化物或前述矽化物的任何組合。金屬矽化物亦可包含鎢、鎢矽化物、鈦/鈷合金矽化物、鈦/鎳合金矽化物、鈷/鎳合金矽化物及鎳/鉑合金矽化物。觸點結構可選擇為矽基、鍺基或摻雜鍺摻雜劑及/或其他摻雜劑的矽基。
在此所使用的用語「基板」代表作為後續處理操作的基底並包含「觸點表面」的材料層。舉例來說，基板可包含一或多個導電金屬，例如，鋁、銅、鎢合金或前述材料的組合。基板亦可包含一或多個非導電材料，例如，矽、氧化矽、摻雜的矽、鍺、砷化鎵、玻璃與藍寶石。基板亦可包含介電質材料，例如，二氧化矽、有機矽酸鹽及摻雜碳的氧化矽。且，根據應用，基板可包含任何 其他材料，例如，金屬氮化物與金屬合金。在一或多個實施例中，基板可形成互連特徵的一部分，例如，插座、通孔、觸點、接線與導線。
須注意到本發明亦可用於移除在任何含矽表面上的原生氧化物或移除形成在任何基板中的原生氧化物，該含矽表面包含結晶矽基板、摻雜的矽基板或複合矽基板。
此外，基板並不限於任何特定的尺寸或形狀。該基板可以是直徑為200 mm或300 mm的圓形晶圓。基板亦可為任何多邊形、方形、矩形、彎曲的或其他非圓形的工作件，例如，用於平板顯示器製造的玻璃基板。
第3圖描繪真空處理腔室319的截面圖，該真空處理腔室319可用於執行根據本發明一實施例的清潔/蝕刻製程。真空處理腔室319可為預清潔PCII腔室、PCXT腔室或SICONI腔室，上述腔室可購自加洲聖大克勞拉市的應用材料公司。應注意的是，亦可使用購自其他製造業的真空腔室來實施本發明。
真空腔室319包含底座構件312、側壁314與蓋318，該底座構件312、側壁314與蓋318係由金屬結構所製成，例如，不鏽鋼、鋁等等。腔室蓋318、基座構件312與側壁314界定腔室319中的內部處理區域311，用於進行處理。基座構件312中的開口315與節流閥313以及渦輪幫浦316連接，該渦輪幫浦316用於控制腔室319內部的氣體壓力。將節流閥313自動化，以允許處理區域311維持在特定所欲的壓力下。
氣體控制板330與腔室蓋318耦接，並配置該氣體控制板330透過氣體入口360輸送氣體至腔室319。由氣體控制板330所供應並透過氣體入口360所輸送的氣體穿過與腔室蓋318耦接的氣體分配板356進入內部處理區域311。氣體控制板330可供應由質量流控制器350(表示為350a、350b、350c與350d)所計量的氣體。可被輸送至腔室319的示例性氣體包括含氫碳鹵素的氣體、惰性氣體(例如，氦氣與氬氣)、氫氣、含氧氣體、前述氣體的混合物、以及任何其他適合的氣體。氣體分配板356具有複數個穿孔358，該些穿孔358形成穿過氣體分配板356，允許氣體流入內部處理區域311。在一實施例中，穿孔358可具有不同的尺寸、大小以及遍及氣體分配板356的分布，因此可以在內部處理區域311中輸送不同流速、流動體積及/或流動分布的氣體。
射頻(RF)功率源354耦接至氣體分配板356，用以透過匹配網路352供應第一RF功率至氣體分配板356，而促進在內部處理區域311中的電漿生成。或者，RF功率源354與匹配網路352可耦接至設置在腔室319外部的天線(未圖示)或設置在腔室319中的其他元件。在一實施例中，RF功率源354在約50 kHz至約13.6 MHz的頻率下可提供介於約10 watt至約5000 watt之間的來源RF功率。
底座321設置在腔室319中，並穿過腔室319的底座構件312。底座321可由鋁、陶瓷以及其他合適材料所 製成。該底座321可利用位移機構(未圖示)在腔室319內部的垂直方向中移動。配置該底座321，用以在該底座321上方接收基板102，以進行處理。RF源334可透過RF匹配網路335供應第二RF功率至基座321。RF功率334可幫助產生偏壓電位，用以在處理期間偏壓設置在基座321上的基板102。可在約2 MHz至約60 MHz的RF頻率以及約10 watt至約3000 watt的功率位準下提供第二RF功率。
控制器370耦接至真空腔室319的各個組件，用以促進清潔製程的控制，該控制器370包含中央處理單元(CPU)372、記憶體374以及用於CPU 372的支撐電路376。為了促進前述腔室的控制，CPU372可為任何形式的一般用途電腦處理器的其中一者，該一般用途電腦處理器可用於控制各種腔室與次處理器的工業設定。記憶體374耦接至CPU 372。記憶體374或電腦可讀取媒體可為一或多個可輕易取得而為可用的記憶體，例如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟性磁碟、硬碟、或任何其他形式的本端或遠端數位儲存。支撐電路376耦接至CPU 372，用於以傳統方法來支持處理器。該些電路包含快取記憶體、電源、時脈電路、輸入/輸出電路、以及次系統等等。例如在此所描述的蝕刻製程通常儲存在記憶體374作為軟體常式。亦可藉由第二CPU(未圖示)儲存及/或執行軟體常式，該第二CPU係遠端設置在遠離正由CPU372所控制的硬體處。
在一或多個實施例中，可將真空腔室319整合在多腔室系統400中，例如，ENDURA® 平台，可購自位於加州聖大克勞拉市的應用材料公司，該多腔室系統400如第4圖所示，以下將更進一步討論之。此處理系統能夠在不同腔室中執行多個處理操作，而不會破壞真空。說明性ENDURA® 處理系統的詳細資料係描述在美國專利案號第5,186,718號與第6,558,509號中。
參照第4圖，多腔室處理系統400可用於執行在此所揭示的製程，該真空處理腔室319耦接至該多腔室處理系統400。系統400可包含一或多個裝載閘腔室402、404，用於傳送基板進入及離開系統400。由於系統400處於真空，因此使用裝載閘腔室402、404來幫助由大氣環境傳送基板進入系統400的真空環境。使用第一機器人406於裝載閘腔室402、404與第一組的一或多個基板處理腔室319、416、414、418(顯示4個，如第3圖所描繪之腔室319)之間傳送基板。可裝備每一個處理腔室319、416、414、418來執行至少一個基板處理操作，該基板處理操作包含在此所描述的乾蝕刻製程、以及循環層沉積(CLD)、原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、預清潔、除氣、定向以及其他基板製程。
第一機器人406亦可傳送基板至/離開一或多個傳送腔室422、424。可使用傳送腔室422、424來維持系統400不同部分中的不同真空環境。使用第二機器人430於傳 送腔室422、424與第二組的一或多個處理腔室432、434、436、438之間傳送基板。與處理腔室319、414、416、418類似，可裝備處理腔室432、434、436、438來執行各種基板處理操作，該各種基板處理操作例如包含，在此所描述的乾蝕刻製程、以及循環層沉積(CLD)、原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、預清潔、除氣以及定向。假如不需要由系統400所執行的特定製程，則可由系統400移除任何一個基板處理腔室414、416、418、432、434、436、438。
第5圖說明製程順序500，用於在半導體元件中形成觸點結構100。第5圖所描述的順序與以下所討論的第6A圖至第6F圖中所描繪的製造階段有關。第6A圖至第6F圖說明在製造處理順序500所說明的觸點結構100的不同階段期間，基板102的示意性截面圖，該基板102具有閘極結構108形成在基板102上方。
製程順序500由步驟502開始，提供基板至真空腔室中，該基板例如為第6A圖所描繪的基板102，該腔室例如為第3圖所描繪的真空腔室319。與第1A圖所描述的結構類似，第6A圖所示的基板102包含形成在基板102上的閘極結構108。源極區域106與汲極區域104形成在基板102中與閘極結構108相鄰。閘極結構108包含閘極介電層112、閘極電極122與觸點層110。觸點層110亦形成在源極區域106與汲極區域104中。蝕刻終止層116形成在基板102上，覆蓋閘極結構108。蝕刻終止層 116可為矽介電層，例如，SiN層。觸點介電層118沉積在蝕刻終止層116上方。
接著圖案化觸點介電層118，用以在觸點介電層118中形成開口120(例如，通孔或溝槽)，而在後續金屬化製成期間幫助形成觸點插座。如第6A圖所描繪，觸點介電層118已被蝕刻而曝露出下層的蝕刻終止層116的部分152、158(例如，形成在源極區域106與汲極區域104上的蝕刻終止層116的第一部分152及形成在閘極結構108上方的觸點層110上的蝕刻終止層116的第二部分158)，以進行進一步的蝕刻。因此，曝露出蝕刻終止層116的第一部分152與第二部分158以進行蝕刻，而進一步曝露出下層的觸點層110。
在一實施例中，觸點介電層118可為介電層，例如二氧化矽、有機矽酸鹽、摻雜碳的氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氮化矽或前述介電層的組合。源極區域106與汲極區域104可由摻雜的多晶矽所製成，例如，n型或p型摻雜的單晶矽。在一實施例中，觸點層110為金屬矽化物層，該金屬矽化物層可為鎢、鎢矽化物、鈦、鈦矽化物、鈷矽化物、鎳矽化物或前述金屬矽化物的組合。可使用任何一或多種沉積技術來形成每一層，例如，原子層沉積(ALID)、循環層沉積(CLD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、蒸發。
如第6B圖所示，在步驟504中執行蝕刻終止層蝕刻製 程，用以由基板102移除蝕刻終止層116的部分152、158，因而曝露出下層110。在蝕刻終止層蝕刻製程期間，將蝕刻氣體混合物供應至真空處理腔室319中以進行處理。在一實施例中，蝕刻氣體混合物包含鹵化碳氣體或鹵化碳氫氣體的至少其中一個。鹵化碳氣體可包含，但不限制為，氟碳化物、氫氟碳化物、氟氯碳化物以及碳氫化物。鹵化碳氣體與鹵化碳氫氣體可具有Cx Hy Az 的化學式(A代表鹵素元素，包含F、Cl、Br等至少其中一個)，其中x、y與z為整數，x介於1至10，y介於0至22，且z介於0至22。鹵化碳氣體或鹵化碳氫氣體的適當實例包含CH2 F2 、CF4 、CHF3 、CF3 (CF2 )5 (CH2 )2 SiCl3 、CH3 F、C4 F8 等等。在一示例性實施例中，蝕刻氣體混合物包含鹵化碳氫氣體。在一實施例中，用於蝕刻蝕刻終止層116的鹵化碳氫氣體為CH2 F2 。可以約5 sccm至約2000 sccm的容量流速將該鹵化碳氣體或該鹵化碳氫氣體提供至真空處理腔室319中。
在一實施例中，亦可在蝕刻氣體混合物中供應其他種類的氣體，例如，惰性氣體或載氣，以協助將蝕刻氣體混合物攜至真空處理腔室319中。惰性氣體或載氣的適當實例包含以下至少其中一者：Ar、He、N2 、O2 、N2 O、NO2 、NO等等。在一實施例中，可以約10 sccm至約5000 sccm的容量流速將惰性氣體或載氣提供至真空處理腔室319中。
當蝕刻氣體混合物供應至真空處理腔室319的同時， 亦可控制多個製程參數。在一實施例中，在存有蝕刻氣體混合物的情況下控制腔室壓力。在一示例性實施例中，將真空處理腔室319的製程壓力控制在介於約10 mTorr至約1000 mTorr之間，例如，約300 mTorr。可施加RF電源來維持由蝕刻氣體混合物所形成的電漿。例如，可施加約100 watt至約1000 watt的功率來維持真空處理腔室319內部的電漿。蝕刻氣體混合物可以介於約5 sccm至約5000 sccm的速率流入腔室中。將基板溫度維持在介於約15℃至約300℃之間。
在步驟506中，執行原生氧化物移除製程，而由基板表面移除原生氧化物。形成在觸點層110表面上的原生氧化物會增加半導體材料的電阻，進而不利地影響所形成的觸點層的導電性。因此，在形成用於互連主動電子元件的金屬觸點或導體之前，期望移除原生氧化物。因此，如步驟506所執行的原生氧化物移除製程可由觸點層110的表面有效移除原生氧化物與不要的矽污染物，因而提供低接觸電阻表面，該低接觸電阻表面形成良好的金屬觸點表面。
如步驟506所描述的原生氧化物移除製程可包含三步驟清潔製程(如第5圖所示的子步驟506a、506b與506c)。可以在單一腔室中以連續製程的方式來執行該三步驟清潔製程，而不會破壞真空或在不同腔室之間傳輸。三步驟清潔製程採用化學反應製程來移除原生氧化物，同時在原生氧化物移除製程期間保護觸點介電層118 的側壁不會受到損壞。不像傳統的物理濺射清潔製程，在此所採用的清潔製程可與形成在觸點層110表面上的原生氧化物進行化學反應，以移除原生氧化物，而不需使用侵入性的離子衝擊製程。經由如此，在原生氧化物移除製程之後，可保存並維持開口120(例如，通孔或溝槽)的臨界尺寸與幾何形狀而不會變化。
在第一子步驟506a中，將聚合物氣體混合物供應至真空處理腔室中，以執行聚合物沉積製程，該真空處理腔室例如第3圖所描繪的真空處理腔室319。聚合物沉積製程在觸點介電層118的頂部610、側壁608以及底部604、606(觸點層110的上方)上形成聚合物層602，如第6C圖所示。由於在步驟506a所供應的聚合物氣體混合物與步驟504中所供應用於蝕刻該蝕刻終止層116的蝕刻氣體類似，因此，可使用相同的處理腔室來執行步驟504與步驟506a兩者中所描述的製程，使得基板102可維持在真空下的相同處理腔室中，因而減少在不同腔室之間傳送基板102期間或將基板102曝露至氧化環境期間，受到污染的風險。藉由將基板102維持在真空環境下，可消除並減少原生氧化物的重新生長以及粒子或其他污染源的導入，而提供良好的電品質以及電整合性能控制。此外，由於可在相同腔室中執行步驟504的蝕刻終止層蝕刻製程與步驟506a的聚合物沉積製程，因此可有效移除在原生氧化物移除製程之前使用額外濕式清潔製程來清潔基板表面的傳統方法(如上述第2圖的步驟 202所描述)，因而降低生產成本與產品製造循環時間，在一實施例中，供應至處理腔室319的聚合物氣體可包含鹵化碳氣體或鹵化碳氫氣體至少其中一者。鹵化碳氣體與鹵化碳氫氣體可具有Cx Hy Az 的化學式(A代表鹵素元素，包含F、Cl、Br等至少其中一個)，其中x、y與z為整數，x介於1至10，y介於0至22，且z介於0至22。鹵化碳氣體與鹵化碳氫氣體的適當實例可包含CH2 F2 、CF4 、CHF3 、CF3 (CF2 )5 (CH2 )2 SiCl3 、CH3 F、C4 F8 等等。在一實施例中，用於在觸點介電層118的頂部610、側壁608及底部604、606(觸點層110的上方)上形成聚合物層602的鹵化碳氫氣體為CH2 F2 。可以介於約5sccm至約2000sccm的容量流速將鹵化碳氣體或鹵化碳氫氣體供應至處理腔室319中。
在一實施例中，形成在基板102上的聚合物層602在觸點介電層118的頂部610的厚度大於在底部604的厚度。由於在形成聚合物層602時所出現的活性離子無法有效往下到達觸點介電層118的底部604，因此形成在底部604(觸點層110的正上方)的聚合物層602的厚度比形成在頂部610的聚合物層602的厚度相對地薄。在一實施例中，形成在觸點介電層118的頂部上的聚合物層602的厚度比形成在底部604上的聚合物層602厚約100%至300%。因此，在基板102上非共形且非均勻地形成聚合物層。
在聚合物沉積製程期間，可調節多個製程參數來控制 沉積製程。在一示例性實施例中，可將真空處理腔室319中的製程壓力控制在介於約10 mTorr至約2000 mTorr之間，例如，約300 mTorr。可施加RF電源以維持由聚合物氣體混合物所形成的電漿。例如，可施加約200 watt至約2000 watt的功率來維持真空處理腔室319內的電漿。可以約20 sccm至約5000 sccm的速率將聚合物氣體混合物流入腔室中。將基板溫度維持在介於約15℃至約300℃之間。
在第二子步驟506b中，執行聚合物蝕刻製程，由基板102蝕刻部分的聚合物層602，並由基板移除原生氧化物，而曝露出下層的觸點層110，如第6D圖所示。在聚合物蝕刻製程期間，供應蝕刻氣體混合物至真空處理腔室319中，以活化存在於聚合物層602中的離子。接著，經活化的離子與基板上的原生氧化物進行化學反應，形成揮發性的氣體副產物，該氣體副產物容易被抽離真空處理腔室319。舉例來說，在反應期間，激發由聚合物層602所活化的碳離子(例如，或其他活性離子)並與形成在原生氧化物中的氧離子、矽離子、及/或氮離子反應，而形成氣相碳氧化物、矽物種、含氮碳氧化物，該氣相碳氧化物、矽物種、含氮碳氧化物容易被抽離真空處理腔室319。
當在第二子步驟506b中執行聚合物蝕刻製程時，於蝕刻製程期間施加RF偏壓功率，以加速並驅動由蝕刻氣體混合物所解離的離子朝向基板表面。舉例來說，接著驅 動第一部分經加速的離子朝向基板102的頂表面610，同時驅動第二部分經加速的離子向下進入開口102至觸點層110上方的觸點介電層118的底部604。在蝕刻製程期間施加的RF偏壓功率輔助允許不均向性(anisotropic)的蝕刻製程，因而有效驅動經加速的離子向下移動至開口102的底部606、604，以啟動與存在於聚合物層602下方的原生氧化物的化學反應。在聚合物層602中的經加速離子與原生氧化物反應形成揮發性的氣體副產物之後，接著由基板表面有效移除該原生氧化物。
在一實施例中，在第二子步驟506b中所供應的蝕刻氣體混合物至少包含惰性氣體(例如，氬氣或氦氣)、載氣(例如，氮氣、一氧化二氮、二氧化氮、一氧化氮等等)、含鹵氣體(例如，氟化氫、四氟化碳、氯氣等等)、或其他可與原生氧化物進行化學反應的適合氣體。在一示例性實施例中，在第二子步驟506b中所供應的蝕刻氣體混合物為氬氣。相信氬氣可提供足夠的動量來激發並活化聚合物層602中的離子，並進一步帶著經激發/經活化的離子更向下穿過開口120，與形成在觸點層110上的原生氧化物反應。此外，如上所述，形成在觸點介電層118的頂部610上的聚合物層602的厚度係大於形成在底部604、606上的聚合物層602。因此，在曝露下層的原生氧化物以進行移除的蝕刻製程期間，當位在底部604、606的聚合物層602被大幅消耗時，位在觸點介電層118的頂部610上的聚合物層602仍具有一些殘留厚度，該 厚度可保護頂部610不被過度蝕刻。因此，相信聚合物層602的非共形沉積可輔助移除形成在開口120深處的底部604、606上的原生氧化物，而不會不利地過度蝕刻頂表面610。此外，由於不均向性的蝕刻製程可縮小對形成在開口120的頂部610與側壁608上的聚合物層602的侵蝕，因此，當移除底部604、606上的原生氧化物的同時，側壁608仍可被殘留在基板102上的聚合物層602保護，而不會造成不必要的損壞。
在一實施例中，在子步驟506b中所供應的蝕刻氣體混合物為氬氣，該氬氣的流速控制在介於約50 sccm至約2000 sccm之間。
在原生氧化物蝕刻製程期間，可控制多個製程參數以控制蝕刻製程處理。在一示例性實施例中，真空處理腔室319中的製程壓力係控制在介於約20 mTorr至約2000 mTorr之間，例如，介於約100 mTorr至約300 mTorr之間，例如，約260 mTorr。可施加RF電源以維持蝕刻氣體混合物中的電漿。例如，可施加約100 watt至約2000 watt的功率來維持真空處理腔室319內部的電漿。亦可施加介於約50 watt至約500 watt，例如，介於約80 watt至約200 watt，例如，約150 watt，的RF偏壓功率至底座321，以提供偏壓功率來加速離子朝向基板表面的方向。可以介於約20 sccm至約5000 sccm的速率流動蝕刻氣體混合物進入腔室中。將基板溫度維持在介於約15℃至約300℃之間。
在子步驟506c中，執行灰製程以由基板102移除聚合物層602或其他剩餘的碳殘留物，如第6E圖所示。如先前所討論的，在蝕刻製程期間(例如，原生氧化物移除製程)，聚合物層602係形成在基板表面上，在蝕刻製程完成之後，執行灰製程以由基板102移除剩餘的聚合物層602或其他殘留物，例如，殘留在觸點介電層118的側壁608及/或頂部610上的聚合物層602。可藉由供應灰化氣體至真空處理腔室319來執行灰製程，該灰化氣體包含含氧氣體、含氫氣體或惰性氣體至少其中一者，該灰化氣體與聚合物層602反應並形成可被抽離腔室的碳氧化物氣體、碳氫氣體或其他含碳氣體。在一實施例中，可用於執行灰製程的灰化氣體包含氧氣、氫氣、水、氦氣、氬氣、臭氧等等。在另一實施例中，用於執行灰製程的灰化氣體包含含氫氣體，例如，氫氣，可利用諸如氦氣、氬氣等等的惰性氣體稀釋該含氫氣體。當使用諸如含氫氣體的灰化氣體時，該灰化氣體可不含氧，以避免在基板表面上氧化物的再生成。
在灰製程期間，可控制多個製程參數以控制灰製程。在一示例性實施例中，將真空處理腔室319中的製程壓力控制在介於約10 mTorr至約2000 mTorr之間，例如，約80 mTorr。可施加RF電源以維持蝕刻氣體混合物中的電漿。例如，可施加約100 watt至約200 watt的功率以維持真空處理腔室319內側的電漿。可以介於約20 sccm至約5000 sccm的流速流動灰化氣體混合物進入腔 室中。將基板溫度維持在介於約15℃至約300℃之間。
在步驟508中，在由基板102移除原生氧化物之後，經清潔的觸點表面準備好進行金屬化以形成通孔、線、與其他互連特徵結構，如第6F圖所示。因此，執行金屬化製程，該金屬化製程包含形成阻障層620的阻障層沉積製程以及形成觸點插座622的觸點插座沉積製程。在一實施例中，該阻障層沉積製程可為CVD製程、MOCVD製程、ALD製程、LPCVD製程、PVD製程或任何適合的沉積製程，配置該等製程以形成金屬或金屬氮化物，例如，鈦、鈦氮化物、鈦矽化物氮化物、鎢、鎢氮化物、鎢矽化物氮化物、鉭、鉭氮化物、鉭矽化物氮化物或前述金屬或金屬氮化物的組合。該觸點插座沉積製程亦可為CVD製程、MOCVD製程、ALD製程、LPCVD製程、PVD製程或任何適合的沉積製程，配置該等製程以形成晶種層、晶核生成(nucleation)、塊層、填充層或其他適合的可用來形成互連的導電金屬層。觸點插座的適當實例可為鎢、銅、鈦、鋁、鉭、釕、鈷、前述金屬的合金或前述金屬的組合。
在步驟506中所描述的原生氧化物移除製程對於由表面移除氧化物亦有效，該表面包含矽或鍺至少其中一者。該等表面可包含氧化物，例如，SiOx 與GeOx ，可使用三步驟清潔製程(如第5圖中的子步驟506a、506b與506c所示)來移除該等氧化物。可在單一腔室中以連續製程的方式來執行三步驟清潔製程，而不會破壞真空或不 需要在不同腔室中傳輸。
因此，在此提供一種由包含矽與鍺至少其中一者的表面移除氧化物的方法與設備，例如，用於形成觸點結構以及移除觸點結構中的金屬矽化物層上的原生氧化物。該方法與設備有利地將蝕刻終止層蝕刻製程與原生氧化物移除製程兩者一起整合在單一腔室中，因而消除原生氧化物的生長以及曝露至在基板傳輸製程期間再沉積的其他污染物。此外，該方法與設備亦提供改良的三步驟化學反應製程，該三步驟化學反應製程由金屬矽化物層有效移除原生氧化物，而不會不利地改變觸點結構的幾何形狀與形成在觸點結構中的溝槽或通孔的臨界尺寸。
儘管前述內容係有關於本發明的實施例，但可實施本發明的其他以及更進一步的實施例而不會偏離本發明的基本範疇，且本發明的範疇係由後附申請專利範圍所決定。
100‧‧‧觸點結構
102‧‧‧基板
104‧‧‧汲極區域
106‧‧‧源極區域
108‧‧‧閘極結構
110‧‧‧觸點層/下層
112‧‧‧閘極介電層
116‧‧‧蝕刻終止層
118‧‧‧觸點介電層
120‧‧‧通孔/溝槽/開口
122‧‧‧閘極電極
124‧‧‧觸點金屬插座層
150‧‧‧頂表面
152‧‧‧上表面/第一部分
154‧‧‧側壁
158‧‧‧第二部分
202‧‧‧步驟
204‧‧‧步驟
206‧‧‧步驟
208‧‧‧步驟
311‧‧‧內部處理區域
312‧‧‧基座構件
313‧‧‧節流閥
314‧‧‧側壁
315‧‧‧開口
316‧‧‧渦輪幫浦
318‧‧‧腔室蓋
319‧‧‧真空處理腔室/基板處理腔室
321‧‧‧底座
330‧‧‧氣體控制板
334‧‧‧RF源/RF功率
335‧‧‧RF匹配網路
350‧‧‧質量流控制器
352‧‧‧匹配網路
354‧‧‧RF功率源
356‧‧‧氣體分配板
358‧‧‧穿孔
360‧‧‧氣體入口
370‧‧‧控制器
372‧‧‧中央處理單元
374‧‧‧記憶體
376‧‧‧支撐電路
400‧‧‧多腔室處理系統
402‧‧‧裝載閘腔室
404‧‧‧裝載閘腔室
406‧‧‧第一機器人
414‧‧‧基板處理腔室
416‧‧‧基板處理腔室
418‧‧‧基板處理腔室
422‧‧‧傳送腔室
424‧‧‧傳送腔室
430‧‧‧第二機器人
432‧‧‧基板處理腔室
434‧‧‧基板處理腔室
436‧‧‧基板處理腔室
438‧‧‧基板處理腔室
500‧‧‧製程順序
502‧‧‧步驟
504‧‧‧步驟
506‧‧‧步驟
506a‧‧‧第一子步驟
506b‧‧‧第二子步驟
506c‧‧‧第三子步驟
508‧‧‧步驟
602‧‧‧聚合物層
604‧‧‧底部
606‧‧‧底部
608‧‧‧側壁
610‧‧‧頂部
620‧‧‧阻障層
622‧‧‧觸點插座
本發明的更特定描述、以上簡單概述，可藉由參考附圖中所敘述的一些實施例來瞭解，因此可更詳細瞭解本發明的上述特徵。然而，須注意附圖僅說明本發明的典型實施例，故不因此被視為本發明範疇的限制，對於本發明而言，可容許其他相同效果的實施例。
第1A圖至第1C圖描繪在半導體元件中形成觸點結構 期間，傳統觸點結構的截面圖。
第2圖描繪用於製造第1A圖至第1C圖所描繪的觸點結構的傳統方法的圖。
第3圖描繪處理腔室的截面圖，該處理腔室係用於執行根據本發明的一實施例的預清潔製程或蝕刻製程。
第4圖描繪說明性多腔室處理系統的示意性頂部視圖。
第5圖係根據本發明的一實施例描述用於在半導體元件中製造觸點結構的流程圖。
第6A圖至第6F圖係根據本發明的一實施例描繪在形成局部觸點結構期間，半導體元件的截面圖。
為了幫助理解，盡可能使用相同的元件符號來描述圖式中所共有的相同元件。應理解到，不需額外說明，一個實施例中的元件與特徵結構可有利地併入其他實施例中。
然而，須注意附圖僅說明本發明的示例性實施例，故不因此被視為本發明範疇的限制，對於本發明而言，可容許其他相同效果的實施例。
500‧‧‧製程順序
502‧‧‧步驟
504‧‧‧步驟
506‧‧‧步驟
506a‧‧‧第一子步驟
506b‧‧‧第二子步驟
506c‧‧‧第三子步驟
508‧‧‧步驟

Claims (23)

  1. 一種由一表面移除氧化物的方法，該表面設置於一基板上，該方法包含：形成一聚合物層於一氧化物層上，該氧化物層形成在一表面上，該表面包含矽或鍺至少其中一者；活化該聚合物層，與該氧化物層進行反應，以形成氣相副產物，及其中形成該聚合物層包含供應一鹵化碳氣體或一鹵化碳氫氣體至一真空處理腔室中；以及執行一灰製程，由該基板移除該聚合物。
  2. 如請求項1所述的方法，其中活化該聚合物層更包含：供應一惰性氣體至該真空處理腔室中。
  3. 如請求項2所述的方法，其中活化該聚合物層更包含：在供應該惰性氣體的同時，施加一RF偏壓功率至該處理腔室中。
  4. 如請求項1所述的方法，其中執行該灰製程更包含：供應一不含氧的含氫氣體至該真空處理腔室中。
  5. 如請求項1所述的方法，其中該鹵化碳氫氣體為CH2 F2 。
  6. 如請求項1所述的方法，其中該表面為一金屬矽化物。
  7. 如請求項1所述的方法，其中該氧化物為GeOx 。
  8. 一種在一基板上形成一觸點結構的方法，該方法包含：供應一聚合物氣體混合物至一真空處理腔室中，以形成一聚合物層於一氧化物層上，該氧化物層存在於一表面上，該表面透過形成貫穿一觸點介電層的一開口而曝露出來，該表面包含矽或鍺至少其中一者；供應一蝕刻氣體混合物，以移除形成在一金屬矽化物層上的該氧化物層；以及執行一灰製程，以移除殘留在該基板上的該聚合物層。
  9. 如請求項8所述的方法，其中供應該聚合物氣體混合物更包含：形成該聚合物層於該觸點介電層的頂部、該觸點介電層的該等開口的側壁、以及該金屬矽化物層的一表面。
  10. 如請求項9所述的方法，其中形成在該觸點介電層的該頂部的該聚合物層的一厚度比形成在該金屬矽化物層的該表面上的該聚合物層厚約100%至約300%。
  11. 如請求項8所述的方法，其中該聚合物氣體混合物包含CH2 F2 、CF4 、CHF3 、CF3 (CF2 )5 (CH2 )2 SiCl3 、CH3 F或C4 F8 。
  12. 如請求項8所述的方法，其中供應該蝕刻氣體混合物更包含：在供應該蝕刻氣體混合物至該真空處理腔室的同時，施加一RF偏壓功率至該基板。
  13. 如請求項8所述的方法，其中該蝕刻氣體混合物包含一惰性氣體。
  14. 如請求項8所述的方法，其中一蝕刻終止層係設置在該金屬矽化物層與該觸點介電層之間。
  15. 如請求項8所述的方法，其中該表面為一金屬矽化物。
  16. 如請求項8所述的方法，其中該氧化物為GeOx 。
  17. 一種在一基板上形成一觸點結構的方法，該方法包含：蝕刻形成在一基板上的一蝕刻終止層，該基板設置在一真空處理腔室中，用以曝露形成在一下層的一表面上 的一氧化物層，該下層形成在該蝕刻終止層下方，該表面包含矽或鍺至少其中一者；以及在該相同的真空處理腔室中移除形成在該下層的該表面上的該氧化物層，其中移除形成在該下層的該表面上的該氧化物層包含：形成一聚合物層於該氧化物層上，該氧化物層形成在該下層的該表面上，其中形成該聚合物層包含供應一聚合物氣體混合物至該真空處理腔室中，該聚合物氣體混合物包含一鹵化碳氣體或一鹵化碳氫氣體。
  18. 如請求項17所述的方法，其中移除形成在該下層的該表面上的該氧化物層更包含：活化該聚合物層，與該氧化物層反應；以及執行一灰製程，由該基板移除該聚合物。
  19. 如請求項18所述的方法，其中活化該聚合物層，與該氧化物層反應更包含：在活化該聚合物層的同時，供應一RF偏壓功率至該基板。
  20. 如請求項17所述的方法，其中蝕刻該蝕刻終止層更包含：供應一蝕刻終止層蝕刻氣體混合物，該蝕刻終止層蝕刻氣體混合物包含CH2 F2 、CF4 、CHF3 、 CF3 (CF2 )5 (CH2 )2 SiCl3 、CH3 F或C4 F8 。
  21. 如請求項17所述的方法，其中該聚合物氣體混合物包含CH2 F2 、CF4 、CHF3 、CF3 (CF2 )5 (CH2 )2 SiCl3 、CH3 F或C4 F8 。
  22. 如請求項17所述的方法，其中該下層為一金屬矽化物。
  23. 如請求項17所述的方法，其中該氧化物為GeOx 。
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TW101107205A TWI478225B (zh) 2011-03-04 2012-03-03 觸點清潔之方法

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8741723B2 (en) * 2012-04-25 2014-06-03 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device
KR20140047917A (ko) * 2012-10-15 2014-04-23 삼성전자주식회사 반도체 장치의 제조 방법
US10727092B2 (en) * 2012-10-17 2020-07-28 Applied Materials, Inc. Heated substrate support ring
US9269562B2 (en) 2013-01-17 2016-02-23 Applied Materials, Inc. In situ chamber clean with inert hydrogen helium mixture during wafer process
FR3013502A1 (fr) * 2013-11-20 2015-05-22 Commissariat Energie Atomique Procede de protection d’une couche de siliciure
FR3023970B1 (fr) * 2014-07-18 2016-08-05 Commissariat Energie Atomique Procede de formation d'ouvertures de contact pour un transistor
MY185098A (en) * 2014-08-29 2021-04-30 Mimos Berhad A method for manufacturing a large schottky diode
KR102276992B1 (ko) 2015-02-10 2021-07-14 삼성전자주식회사 반도체 장치의 제조방법
US9478628B1 (en) * 2015-09-14 2016-10-25 United Microelectronics Corp. Metal gate forming process
US10153199B2 (en) * 2016-03-25 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
JP6656082B2 (ja) * 2016-05-19 2020-03-04 東京エレクトロン株式会社 酸化膜除去方法および除去装置、ならびにコンタクト形成方法およびコンタクト形成システム
US20180261464A1 (en) * 2017-03-08 2018-09-13 Tokyo Electron Limited Oxide film removing method, oxide film removing apparatus, contact forming method, and contact forming system
JP6956551B2 (ja) * 2017-03-08 2021-11-02 東京エレクトロン株式会社 酸化膜除去方法および除去装置、ならびにコンタクト形成方法およびコンタクト形成システム
JP6561093B2 (ja) * 2017-07-24 2019-08-14 東京エレクトロン株式会社 シリコン酸化膜を除去する方法
US10804140B2 (en) 2018-03-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect formation and structure
US11101365B2 (en) 2019-01-31 2021-08-24 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device and semiconductor device fabricated by the same
US11562909B2 (en) 2020-05-22 2023-01-24 Applied Materials, Inc. Directional selective junction clean with field polymer protections
KR20230002069A (ko) * 2021-06-29 2023-01-05 에이에스엠 아이피 홀딩 비.브이. 전이금속 질화물 증착 방법
US20230100602A1 (en) * 2021-09-27 2023-03-30 Applied Materials, Inc. Methods for selective removal of contact oxides

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451695B2 (en) * 1999-03-11 2002-09-17 Genus, Inc. Radical-assisted sequential CVD
TW201101498A (en) * 2006-10-04 2011-01-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW201104735A (en) * 2009-04-14 2011-02-01 Lam Res Corp Apparatus and method for using a viscoelastic cleaning material to remove particles on a substrate
TW201104906A (en) * 2009-05-08 2011-02-01 1366 Tech Inc Porous lift-off layer for selective removal of deposited films

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100261017B1 (ko) 1997-08-19 2000-08-01 윤종용 반도체 장치의 금속 배선층을 형성하는 방법
US6348376B2 (en) 1997-09-29 2002-02-19 Samsung Electronics Co., Ltd. Method of forming metal nitride film by chemical vapor deposition and method of forming metal contact and capacitor of semiconductor device using the same
KR100275727B1 (ko) 1998-01-06 2001-01-15 윤종용 반도체 장치의 커패시터 형성방법
JP3955386B2 (ja) 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
KR100319888B1 (ko) 1998-06-16 2002-01-10 윤종용 선택적 금속층 형성방법, 이를 이용한 커패시터 형성 및 콘택홀 매립방법
KR100287180B1 (ko) 1998-09-17 2001-04-16 윤종용 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법
KR100327328B1 (ko) 1998-10-13 2002-05-09 윤종용 부분적으로다른두께를갖는커패시터의유전막형성방버뵤
KR100331544B1 (ko) 1999-01-18 2002-04-06 윤종용 반응챔버에 가스를 유입하는 방법 및 이에 사용되는 샤워헤드
US6305314B1 (en) 1999-03-11 2001-10-23 Genvs, Inc. Apparatus and concept for minimizing parasitic chemical vapor deposition during atomic layer deposition
US6511539B1 (en) 1999-09-08 2003-01-28 Asm America, Inc. Apparatus and method for growth of a thin film
FI117942B (fi) 1999-10-14 2007-04-30 Asm Int Menetelmä oksidiohutkalvojen kasvattamiseksi
US6475276B1 (en) 1999-10-15 2002-11-05 Asm Microchemistry Oy Production of elemental thin films using a boron-containing reducing agent
KR100304714B1 (ko) 1999-10-20 2001-11-02 윤종용 금속 할로겐 가스를 사용한 반도체 소자의 금속 박막 형성방법
US6344419B1 (en) 1999-12-03 2002-02-05 Applied Materials, Inc. Pulsed-mode RF bias for sidewall coverage improvement
FI20000099A0 (fi) 2000-01-18 2000-01-18 Asm Microchemistry Ltd Menetelmä metalliohutkalvojen kasvattamiseksi
US6251242B1 (en) 2000-01-21 2001-06-26 Applied Materials, Inc. Magnetron and target producing an extended plasma region in a sputter reactor
US6277249B1 (en) 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
WO2001066832A2 (en) 2000-03-07 2001-09-13 Asm America, Inc. Graded thin films
FI117979B (fi) 2000-04-14 2007-05-15 Asm Int Menetelmä oksidiohutkalvojen valmistamiseksi
KR100363088B1 (ko) 2000-04-20 2002-12-02 삼성전자 주식회사 원자층 증착방법을 이용한 장벽 금속막의 제조방법
KR100775159B1 (ko) 2000-05-15 2007-11-12 에이에스엠 인터내셔널 엔.붸. 집적회로의 생산 공정
US6482733B2 (en) 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US6585823B1 (en) 2000-07-07 2003-07-01 Asm International, N.V. Atomic layer deposition
US6660660B2 (en) 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
US6428859B1 (en) 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6416822B1 (en) 2000-12-06 2002-07-09 Angstrom Systems, Inc. Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
KR100385947B1 (ko) 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
US6630201B2 (en) 2001-04-05 2003-10-07 Angstron Systems, Inc. Adsorption process for atomic layer deposition
US20020124867A1 (en) 2001-01-08 2002-09-12 Apl Co., Ltd. Apparatus and method for surface cleaning using plasma
US7111629B2 (en) * 2001-01-08 2006-09-26 Apl Co., Ltd. Method for cleaning substrate surface
US6464779B1 (en) 2001-01-19 2002-10-15 Novellus Systems, Inc. Copper atomic layer chemical vapor desposition
JP3477462B2 (ja) * 2001-08-21 2003-12-10 松下電器産業株式会社 半導体装置の製造方法
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
US20030059538A1 (en) 2001-09-26 2003-03-27 Applied Materials, Inc. Integration of barrier layer and seed layer
US6620956B2 (en) 2001-11-16 2003-09-16 Applied Materials, Inc. Nitrogen analogs of copper II β-diketonates as source reagents for semiconductor processing
US6620670B2 (en) 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
US6884736B2 (en) 2002-10-07 2005-04-26 Taiwan Semiconductor Manufacturing Co, Ltd. Method of forming contact plug on silicide structure
JP3976703B2 (ja) * 2003-04-30 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US6878639B1 (en) * 2003-09-19 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Borderless interconnection process
KR100515370B1 (ko) * 2003-12-31 2005-09-14 동부아남반도체 주식회사 반도체 소자의 플러그 제조 방법
JP4738178B2 (ja) * 2005-06-17 2011-08-03 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007012823A (ja) * 2005-06-29 2007-01-18 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
TW200733227A (en) * 2006-02-21 2007-09-01 Applied Materials Inc Removal of silicon oxycarbide from substrates
US7520969B2 (en) 2006-03-07 2009-04-21 Applied Materials, Inc. Notched deposition ring

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451695B2 (en) * 1999-03-11 2002-09-17 Genus, Inc. Radical-assisted sequential CVD
TW201101498A (en) * 2006-10-04 2011-01-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW201104735A (en) * 2009-04-14 2011-02-01 Lam Res Corp Apparatus and method for using a viscoelastic cleaning material to remove particles on a substrate
TW201104906A (en) * 2009-05-08 2011-02-01 1366 Tech Inc Porous lift-off layer for selective removal of deposited films

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Publication number Publication date
KR101956347B1 (ko) 2019-03-08
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