TWI469357B - Thin film transistor substrate and display device - Google Patents

Thin film transistor substrate and display device Download PDF

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TWI469357B
TWI469357B TW100103652A TW100103652A TWI469357B TW I469357 B TWI469357 B TW I469357B TW 100103652 A TW100103652 A TW 100103652A TW 100103652 A TW100103652 A TW 100103652A TW I469357 B TWI469357 B TW I469357B
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Yasuaki Terao
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Kobe Steel Ltd
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Description

薄膜電晶體基板及顯示裝置
本發明是有關於使用在液晶顯示器、半導體、光學零件等的薄膜電晶體基板以及顯示裝置,特別是,有關於可以將構成源-汲電極等的Cu合金層直接與薄膜電晶體的半導體層相連接之新穎的薄膜電晶體基板。
液晶顯示器等的主動矩陣型液晶顯示裝置,是由TFT基板、對向基板、以及液晶層所構成;該TFT基板是將薄膜電晶體(Thin Film Transistor,以下稱作TFT)作為切換元件,具備透明畫素電極、柵極配線與源-汲極配線等的配線部、以及非晶矽(a-Si)與多晶矽(p-Si)等的半導體層;該對向基板是相對於TFT基板以規定間隔對向配置,具備共用電極;該液晶層是被填充在TFT基板和對向基板之間。
在TFT基板中,柵極配線或是源-汲極配線等的配線材料至今還是使用鋁(Al)合金膜。但是隨著顯示裝置持續大型化和高畫質化,配線電阻大導致信號延遲和電力損失的問題日益明顯。因此,作為配線材料,比Al電阻低的銅(Cu)受到了矚目。
配線材料使用純Cu或Cu合金(以下統稱為Cu系合金)時,一般如專利文獻1~7所述,在Cu系合金配線膜和TFT的半導體層之間,設置了由Mo、Cr、Ti、W等的高熔點金屬構成的阻障金屬層。對此可以主要例舉如下的兩個理由。
第一,不用介隔著阻障金屬層使Cu系合金配線膜和TFT的半導體層直接接觸的話,因為其後的工程(例如,形成在TFT之上的絕緣膜的成膜工程或燒結或退火等的熱工程)中的熱過程,導致Cu系合金配線膜中的Cu在半導體層中擴散、TFT特性下降、或Cu系合金配線膜和半導體層的接觸電阻增加。
第二,如上所述,在Cu系合金配線膜中的Cu在半導體中擴散形成半導體層和Cu的反應層的話,存在Cu系合金配線膜從該反應層的部分剝離的問題。亦即Cu合金膜和半導體層直接接觸時黏著性下降。
但是,為了形成這種阻障金屬層,在Cu系合金配線膜形成用的成膜裝置之外,還另外需要阻障金屬形成用的成膜裝置。具體地說,必須使用額外裝配有阻障金屬層形成用的成膜腔的成膜裝置(代表性的是多個成膜腔與轉移腔連接的叢聚式設備(cluster tool)),導致製造成本的上升和生產性的降低。
在這種背景下,作為將上述的阻障金屬層省略的技術,例如可以例舉本案申請人提出的專利文獻8。在專利文獻8中,公開了作為Cu系合金配線膜和半導體層直接接觸的技術,源-汲電極由含氧層和純Cu或Cu合金薄膜構成,構成含氧層的氧與半導體層的Si結合,前述純Cu或Cu合金的薄膜介隔著前述含氧層與半導體層連接的TFT基板。
專利文獻1:(日本)特開平7-66423號公報
專利文獻2:(日本)特開平8-8498號公報
專利文獻3:(日本)特開2001-196371號公報
專利文獻4:(日本)特開2002-353222號公報
專利文獻5:(日本)特開2004-133422號公報
專利文獻6:(日本)特開2004-212940號公報
專利文獻7:(日本)特開2005-166757號公報
專利文獻8:(日本)特開2009-4518號公報
本發明是著眼於如上所述的情況而開發的,其目的在於提供一種即使省略通常設置在Cu系合金配線膜和半導體層之間的阻障金屬層也能發揮優異的低接觸電阻率,並且,Cu系合金配線膜和半導體層的黏著性優異的薄膜電晶體基板。
可以解決上述課題的本發明的薄膜電晶體基板,具有薄膜電晶體的半導體層和Cu合金層,其要旨在於:在前述半導體層和前述Cu合金層之間,包含有含氧層;構成前述含氧層的氧的一部分或全部,是與前述薄膜電晶體的前述半導體層的Si結合;前述Cu合金層,乃是作為合金元素含有合計為2原子%以上20原子%以下的X(X是從Mn、Ni、Zn和Mg中選出至少一種者);前述Cu合金層,是介隔著前述含氧層,與前述薄膜電晶體的前述半導體層相連接。
關於本發明,在薄膜電晶體中,具有薄膜電晶體的半導體層和Cu合金層,其中,在前述半導體層和前述Cu合金層之間,包含有含氧層;構成前述含氧層的氧的一部分或全部,是與前述薄膜電晶體的前述半導體層的Si結合;前述Cu合金層是從前述薄膜電晶體的前述半導體層側開始依順包含有:作為合金元素含有X(X是從Mn、Ni、Zn和Mg中選出的至少一種者)的Cu合金基層(第一層)、和由純Cu或以Cu為主成分的Cu合金即比前述第一層電阻率低的Cu合金構成的層(第二層)的層積結構;前述Cu合金層,是介隔著前述含氧層,與前述薄膜電晶體的前述半導體層連接。
在本發明中,前述Cu合金基層(第一層)中的X含量合計為2原子%以上20原子%以下者為佳;另外,Cu合金基層(第一層)的厚度為10nm以上100nm以下者為佳。
在本發明中,構成前述含氧層的氧的原子數[O]和Si的原子數[Si]的比([O]/[Si])為0.5以上2.0以下者為佳;另外,前述含氧層的膜厚為1.3nm以上3.3nm以下者為佳。更進一步,前述薄膜電晶體的前述半導體層是氫化非晶矽、非晶矽和多晶矽中的任一種、或組合兩種以上者為佳。
於本發明,也包含具備上述任一種的薄膜電晶體基板的顯示裝置。
在本發明中,Cu合金層是介隔著含氧層與薄膜電晶體的半導體層相連接,因此,能夠抑制Cu原子向半導體層的擴散,能夠實現和半導體層的高黏著性和低接觸電阻率。另外,藉由讓Cu合金層形成含有規定量的合金成分X(X是從Mn、Ni、Zn和Mg中選出的至少一種者)的Cu-X合金層的單層或和純Cu等的層積的方式,從而能夠實現高度的和半導體層的高黏著性和低接觸電阻率。
本發明者們在提出上述專利文獻8的技術後,為了提供具備能夠與TFT的半導體層直接連接的Cu系合金配線材料的新型薄膜電晶體基板,進行了硏究。作為其結果,有如下發現,從而完成了本發明:像專利文獻8那樣,含氧層半導體層和Cu系合金配線材料電性連接的配線構造中,使Cu系合金配線材料形成(I)作為合金元素含有規定量的X(X是從Mn、Ni、Zn和Mg中選出的至少一種者)的Cu-X合金的單層構造、或(II)形成Cu-X合金和純Cu等的層積構造,則與專利文獻8相比,能夠進一步改善和半導體層的黏著性和接觸電阻率,特別是如果形成層積構造,則Cu系合金配線材料自身的電阻率也會抑制到很低。亦即,本發明在專利文獻8的利用含氧層的介隔存在提高和半導體層的黏著性和降低接觸電阻率的思想的基礎上,將Cu系合金配線材料的構成限定為含有有助於提高黏著性等的合金元素的Cu-X合金,並考慮到Cu系合金配線材料自身的電阻率,形成Cu-X合金的單層構造,或Cu-X合金和純Cu等的層積構造,在這一點上與專利文獻8不同。
以下,舉例說明作為本發明的Cu合金層的適用例的源-汲電極,但本發明並不限定於此。
(源-汲電極)
本發明的適用例的源-汲電極28、29,如圖1所示,由含氧層28a、29a和Cu合金層28b、29b所構成。含氧層28a、29a以覆蓋TFT的半導體層33的方式形成,例如含氧層28a、29a的氧原子(O)的一部分或全部以與半導體層33的Si結合的狀態存在。構成含氧層28a、29a的O,與構成半導體層33的Si相比,跟Cu的黏著性較為優異,在形成圖案後不會發生電極剝離。另外,含氧層28a、29a還作為用於防止Cu合金層28b、29b和TFT的半導體層33的介面中Cu和Si的相互擴散的阻礙(擴散防止阻礙)而起作用。
根據本發明,如後述的實施例所證實,即使不如現有技術那樣形成Mo等的阻障金屬層,也能夠實現低接觸電阻率。另外,含氧層如後述詳細說明,在形成半導體層之後,在形成Cu合金層之前,例如能夠透過電漿法等簡便地製作,因此,不需要如現有技術那樣的阻障金屬層形成用的特別的成膜裝置。
首先,對本發明所用的含氧層進行說明。含氧層的詳細及其形成方法如上述專利文獻8的記載,在此如下再次提出。
含氧層的氧原子(O)的一部分或全部與半導體層的Si結合,主要形成Si氧化物(SiOx)。Si氧化物例如透過使Si半導體層的表面氧化而得到。
上述含氧層(Si氧化物)抑制Cu合金層中的Cu在半導體層中擴散,並且,和Cu合金層的黏著性優異,其結果是,如果使用含有含氧層的Cu合金層,與不具有含氧層的情況相比,能夠提高和非晶矽層的黏著性。本發明的含氧層為滿足以下的必要條件者為佳。
構成含氧層的氧的原子數[O]和Si的原子數[Si]的比([O]/[Si],以下稱為P值)為0.5以上2.0以下的範圍者為佳。由此,不會提高接觸電阻率,能夠有效地發揮含氧層的阻礙作用。P值為0.7以上1.8以下者為更佳。
P值的較佳下限(0.5)是出於能夠抑制非晶矽層的表面氧化導致的擴散的[O/Si]而設定的。另外,P值的優選上限(2.0)是考慮到SiO2 形成時的[O/Si]的最大值大致為2.0而設定的。
P值在含氧層的形成工程(後述)中,例如可以透過將電漿照射時間控制在大致1秒到60分鐘的範圍內而進行調節。另外,P值可以透過XPS法(X-Ray Spectroscopy,X射線電子分光法)分析含氧層深度方向的元素(O和Si)而算出。
含氧層的厚度為1.3nm以上3.3nm以下的範圍內者為佳。含氧層的厚度低於1.3nm時,不能抑制Cu合金層中的Cu原子在半導體層中擴散。而含氧層的厚度超過3.3nm時,Cu合金層和半導體層之間的接觸電阻率變得過高,發生電力損失,因此,顯示裝置的顯示畫質下降。含氧層的厚度為1.5nm以上3.0nm以下者為佳。
含氧層的厚度可以透過各種物理分析方法求得。例如在上述的XPS法之外,還能夠利用RBS法(雷達瞄準後方散亂分光法)、SIMS(二次離子品質分析)法、GD-OES(高頻輝光放電光分析)法、分光儀器等。
含氧層例如可以透過對半導體層上部進行氧化處理來形成。但不特別限定於這些處理方法,例如,可以採用(i)使用電漿的方法,(ii)透過加熱進行的方法等。
上述(i)使用電漿時,例如可以使用氧氣形成含氧層。用於電漿處理的氧氣可以利用Ar等的惰性氣體稀釋。從含氧的電漿源供給氧時,也能夠利用使用氧離子的離子注入法。
另外,上述(ii)進行加熱時,可以在氧氣氣氛中加熱Si半導體層,由此,能夠得到含氧層。用於加熱處理的氧氣可以利用Ar等的惰性氣體稀釋。
在上述方法之外,也可以利用例如在源-汲電極的形成過程中,存在於Si半導體層的表面的氧原子在Cu系薄膜等中擴散,形成含氧層的這種自然擴散法。
以下,詳細說明上述(i)~(ii)。
(i)電漿氧化法
電漿氧化法利用電漿,具體地說,例如在氧氣氣氛中施加高頻電漿,由此產生的氧自由基和臭氧和試料反應,從而進行氧化。作為含氧氣體可以例舉O2 、H2 O、N2 O等氣體。它們可以單獨或作為兩種以上的混合氣體使用。具體地說,在含氧的電漿源附近設置TFT的半導體層者為佳。在此,電漿源和半導體層的距離可以根據電漿的種類和電漿發生條件(功率(投入電力)、壓力、溫度、照射時間、氣體組成等)等設定在適當的範圍內,大概數十cm的範圍者為佳。在這種等離子附近,存在高能量的氧原子,由此,能夠在半導體層表面容易地形成期望的含氧層。
在從含氧等離子源等供給氧時,能夠利用離子注入法。根據離子注入法,由電場加速的離子能夠移動長距離,因此,能夠任意設定電漿源和半導體層的距離。離子注入法透過對設置在電漿附近的半導體層施加負的高電壓脈衝,向半導體層的表面整體注入離子者為佳。或者,使用專用的離子注入裝置進行離子注入。
另外,處理溫度為300℃以上者為佳。處理溫度低於300℃時,氧化反應的進行緩慢,對於作為擴散阻礙有效作用的含氧層的形成需要長時間,難以得到更良好的TFT特性。但是,溫度過高時,容易導致作為處理物件的半導體層的變質和半導體層的損傷,因此,大致為360℃以下者為佳。
另外,關於壓力在55Pa以上的壓力下進行者為佳。壓力低於55Pa時,氧化反應的進行緩慢,對於作為擴散阻礙有效作用的含氧層的形成需要長時間。如果提高壓力,氧化反應的進行在短時間內進行,能夠減少對半導體層的損傷,能夠形成顯示良好阻礙性的含氧層,能夠實現低接觸電阻率。從上述觀點出發,壓力越高越好,例如60Pa以上者為佳,為66Pa以上者為更佳。還有,壓力的上限由於依存於所使用的裝置的性能等,因此,難以唯一地決定,但從穩定電漿供給的觀點出發,大致400Pa以下者為佳,為266Pa以下者為更佳。
電漿照射時間為60分鐘以下者為佳。電漿照射時間超過60分鐘時,不能無視形成於非晶矽層的表面的含氧層導致的電壓下降,TFT特性下降。電漿照射時間為30分鐘以下者為較佳,為10分鐘以下者為更佳。關於電漿照射時間的下限,如果在非晶矽層的表面形成一層程度的含氧層,則從充分發揮本發明的效果的觀點出發,可以至少在非晶矽層的表面形成一層程度(SiOx的1原子層程度)的含氧層的時間以上。電漿照射時間1秒以上者為佳,為5秒以上為較佳。
另外,投入電力為50W以上者為佳。投入電力低於50W時,氧化反應的進行緩慢,難以形成適當的[O]/[Si]比的含氧層,對於作為擴散阻礙有效作用的含氧層的形成需要長時間等,TFT特性下降。從上述觀點出發,投入電力越高越好,例如為60W以上為較佳,為75W以上者為更佳。
氣體組成可以是上述的含氧氣體(O2 、H2 O、N2 O等),也可以用Ar等惰性氣體稀釋含氧氣體。
(ii)熱氧化法
熱氧化法由於氧化皮膜的附著優異等的理由而被廣泛使用。具體地說,例如在氧氣氣氛下,在400℃以下的溫度加熱者為佳。加熱溫度高時,對半導體層的損傷變大,而加熱溫度低時,不能充分形成希望的含氧層。加熱溫度控制在200℃以上380℃以下者較佳,控制在250℃以上350℃以下者為更佳。上述的加熱處理可以和上述的電漿氧化法並用,由此,能夠進一步促進含氧層的形成。
如此,含氧層透過上述的(i)~(ii)的方法形成者為佳,但從進一步簡化製造工程和縮短處理時間的觀點出發,如下控制含氧層的形成中使用的裝置和腔、溫度和氣體組成而進行者為較佳。
首先,為了簡化製造工程,裝置用與半導體層形成裝置相同的裝置進行者為佳。由此,在裝置間或裝置內,處理物件的工件無需額外地移動。
另外,關於溫度在和半導體層的成膜溫度實質上相同的溫度進行者為佳。由此,能夠省略溫度變動所必要的調節時間。
或者,氣體組成也可以用Ar等惰性氣體稀釋前述含氧氣體進行使用。
如此在TFT的半導體層上形成含氧層後,例如透過濺射法形成Cu合金層時,能夠得到希望的源-汲電極。
本發明的薄膜電晶體基板,在TFT半導體層和Cu合金層之間以覆蓋TFT的半導體層的方式設置上述含氧層,因此,例如半導體層的種類不特別限定,在不對TFT特性產生不良影響的情況下,可以使用通常用於源-汲電極的種類。為氫化非晶矽、非晶矽、多晶矽中的任一種或兩種以上的組合者為佳。
接著,對本發明的Cu合金層進行說明。
本發明中的Cu合金層(a)可以是作為合金元素含有合計為2原子%以上20原子%以下的X(X是從Mn、Ni、Zn和Mg中選出的至少一種)的單層構造,(b)也可以是從薄膜電晶體的半導體層側順序包括作為合金元素含有從X(X是從Mn、Ni、Zn和Mg中選出的至少一種)的Cu合金基層(第一層)和由純Cu或以Cu為主成分的Cu合金亦即比所述第一層電阻率低的Cu合金構成的層(第二層)的層積結構。Cu合金層為前述層積結構時,Cu合金基層(第一層)中的X含量合計為2原子%以上20原子%以下者為佳。
關於單層結構
單層結構的Cu合金層是作為合金元素含有X(X是從Mn、Ni、Zn和Mg中選出的至少一種者)的Cu-X合金層。透過形成這種Cu-X合金層,即使不設置阻障金屬層也能夠提高和半導體層的黏著性,並且,能夠實現和半導體層的低接觸電阻率。這些X元素作為雖然固溶於Cu金屬但是不固溶於Cu氧化膜的元素而選出。固溶有這些元素的Cu合金透過成膜過程的熱處理而被氧化時,上述元素擴散後在晶界或介面濃稠化,由於該濃稠化層而提高和半導體層的黏著性。另外,這些元素對於使用Cu時的有用性(Cu自身的低電阻和低接觸電阻率)不會有任何損害,能夠發揮上述黏著性。
上述X元素中為佳者是Mn、Ni,較佳者為Mn。特別是Mn黏著性優異。Mn是在上述的介面的濃稠化現象非常強烈出現的元素,透過Cu合金成膜時或成膜後的熱處理(包括例如形成SiN膜的絕緣膜的工程這類的顯示裝置的製造過程中的熱過程)從膜內側向外側移動。Mn向介面的移動,由於熱處理發生氧化而生成的Mn氧化物成為驅動力,被進一步促進。其結果是,提高和半導體層的黏著性。
單層結構的Cu合金層中的X含量為2原子%以上20原子%以下。作為X元素在單獨使用上述元素時,單獨的量滿足上述範圍即可,在含有2種以上時,合計量滿足上述範圍即可。X含量低於2原子%時不能充分實現和半導體層的高的黏著性和低接觸電阻率。而X含量超過20原子%時,Cu合金層全體的電阻變高,其結果是,和半導體層接觸電阻率變高。X含量其範圍為4~18原子%者為佳,較佳的範圍是6~15原子%。
單層結構中的Cu合金層的膜厚為100~500nm者為佳。膜厚低於100nm時,Cu配線的電阻變高,而超過500nm時,不能確保和半導體層的黏著性,容易發生膜剝離。單層結構中的Cu合金層的膜厚為200~400nm者為佳。
關於層積結構
層積結構中的Cu合金基層(第一層)的合金元素與上述單層結構相同,是作為合金元素含有X(X是從Mn、Ni、Zn和Mg中選出的至少一種)的Cu-X合金層。上述X元素中為佳的是Mn、Ni,更佳為Mn。Cu合金基層(第一層)中的X含量優選與單層結構時相同,即為佳的是2原子%以上20原子%以下。前述範圍的為佳理由與單層結構相同。
層積結構中的Cu-X合金層(第一層)的膜厚為10nm以上100nm以下者佳。膜厚低於10nm時,不能確保和半導體層的黏著性。而膜厚超過100nm時,Cu合金全體(第一層+第二層)的電阻變高,來自配線的發熱問題變得深刻。Cu-X合金層(第一層)的膜厚為15~60nm者佳。
層積結構中的第二層在第一層之上形成,由純Cu或以Cu為主成分的Cu合金即比前述第一層電阻率低的Cu合金構成。透過設置這種第二層,能夠將Cu合金層全體的電阻率抑制得很低。在此,所謂比第一層電阻率低的Cu合金是與由含有X元素的Cu-X合金構成的第一層相比適當地控制合金元素的種類和/或含量來降低電阻率。電阻率低的元素(大致與純銅合金相比低的元素)可以參照文獻中記載的數值等,從公知的元素中容易地選出。但是,即使是電阻率高的元素如果降低含量(大致0.05~1原子%左右)也能夠降低電阻率,因此,第二層可以適用的合金元素並非必須限定於電阻率低的元素。具體地說,例如可以使用Cu-0.5原子%Ni、Cu-0.5原子%Zn、Cu-0.3原子%Mn等者為佳。另外,作為可以適用於第二層的合金即使含有氧氣或氮氣等氣體成分也可,例如可以使用Cu-O或Cu-N等。
層積結構中的Cu合金層全體的厚度(第一層+第二層)可以根據所要求的TFT特性等適當設定,但大致為200nm以上500nm以下者為佳,為200~400nm者較佳。
本發明所用的Cu合金層,單層結構和層積結構的任一種情況,除上述元素之外的餘量是Cu和不可避免的雜質。
本發明的Cu合金層透過濺射法形成者為佳。特別是形成層積結構時,在通過濺射法對上述構成第一層的材料進行成膜後,透過濺射法在其上對上述構成第二層的材料進行成膜,由此,形成層積結構即可。如此形成Cu合金層積膜後,進行規定的圖案形成後,從覆蓋截面形狀的觀點出發,加工成錐形角度45~60°左右的錐形狀者為佳。
如果使用濺射法,能夠形成與濺射靶大致相同組成的Cu合金層。因此,透過調整濺射靶的組成,能夠調整Cu合金層的組成。濺射靶的組成使用Cu合金靶進行調整即可,或者在純Cu靶中調節合金元素的金屬進行調整也可。
還有濺射法中,在成膜的Cu合金層的組成和濺射靶的組成之間會有微小的偏差。但是,該偏差大概在數原子%以內。因此,如果將濺射靶的組成控制在最大±10原子%的範圍內,就能夠形成希望組成的Cu合金層。
本發明所用的基板沒有特別限定,但例如可以例舉出無鹼玻璃、高應變點玻璃(high strain point glass)、鹼石灰玻璃等。
[實施例]
以下,舉實施例更具體地說明本發明,但本發明並不限定於以下的實施例,本發明可以在上述下述的宗旨的範圍內進行變更實施,這均包含於本發明的技術範圍內。
實施例1
在本實施例中對Cu合金層(層積結構)和半導體層的接觸電阻率和黏著性進行討論。
(1)和半導體層的接觸電阻率的測定
為了調查Cu合金層和半導體層的接觸電阻率,製作TLM(Transfer Length Method)元件,根據圖2、3所示的TLM法測定接觸電阻率。首先,對TLM元件的製作方法進行說明。
首先,在玻璃基板上透過電漿CVD法以大約200nm的厚度形成膜厚約200nm的摻雜雜質(P)的低電阻的非晶矽膜。接著,在相同的電漿CVD裝置內僅供給氧氣使電漿產生,透過氧電漿對低電阻非晶矽膜的表面進行30秒處理,形成含氧層。作為氧電漿裝置,使用大和(YAMATO)科學社製的測量裝置(型號:PR41),投入電力450W,成膜溫度為室溫,氣體壓力為67Pa。
接著,利用濺射法形成Cu合金膜(單層結構。層積結構)。更詳細地說,單層結構的成膜是形成300nm的由表1所示組成的純Cu或Cu合金的膜,層積結構的成膜是以表2~4所示的條件蒸鍍基層,在其上形成純Cu膜(Cu合金層全體的膜厚:大約300nm)。濺射溫度為室溫。利用光蝕刻對保護層形成圖案後,以保護層為遮罩,對Cu系合金膜進行蝕刻,由此,形成多個電極。在此,對各電極間的距離進行各種變化。最後,為了類比實際的薄膜電晶體的製造工程,在270℃進行30分鐘的熱處理。
接著,參照圖2和圖3,對利用TLM法進行的接觸電阻的測定原理進行說明。圖2(a)是模式化地顯示根據上述要領製作的TLM元件的配線結構的截面圖,圖2(b)是該TLM元件的俯視圖。
首先,在上述圖2(a)的配線結構中,測定多個電極間的電流電壓特性,求出各電極間的電阻值。以如此得到的各電極間的電阻值為縱軸,以電極間距離(轉移長度,L)為橫軸形成座標,得到圖3的曲線圖。在圖3的曲線圖中,y切片的值相當於接觸電阻Rc的2倍的值(2Rc),x切片的額值相當於實效的接觸長度(LT :transger length)。從以上,接觸電阻率ρc由下式表示。
Pc=Rc*LT *Z
式中,Z是圖2(b)中所示的電極寬度。
(2)黏著性的測定
以如下要領製作黏著性評價試驗用的試料。首先,在玻璃基板上利用電漿CVD法形成膜厚100nm的SiN膜,和膜厚200nm的摻雜雜質(P)的低電阻的非晶矽膜(n-a-Si:H層)。該低電阻的非晶矽膜(n-a-Si:H層)是利用進行以SiH4 、PH3 為原料的電漿CVD而形成的。電漿CVD的成膜溫度為320℃。
接著,在相同的電漿CVD裝置的相同的腔內僅供給氧氣,使電漿產生,通過氧電漿對上述的低電阻的非晶矽膜的表面進行30秒的處理,形成含氧層。氧電漿的條件與上述測定接觸電阻率時相同。
接著,利用濺射法分別根據表1(單層結構)、表2~4(層積結構)所示的條件(X含量、膜厚)形成Cu-X合金膜。對於層積結構在表2~4所示的第一層之上再形成純Cu膜。Cu合金膜全體的膜厚,單層結構時為大約300nm,層積結構時為大約300nm,濺射溫度為室溫。接著,利用光蝕刻對保護層形成圖案後,以保護層為遮罩,對Cu系合金膜進行蝕刻,由此,形成黏著性試驗用的圖案。其後,在氮氣環境下,在270℃進行30分鐘的熱處理。
黏著性評價通過膠帶剝離試驗進行。詳細地說,利用刀刃在Cu合金膜的表面切刻1mm間隔的棋盤狀的切痕。接著,將住友3M社制的黑色聚酯膠帶(產品編號8422B)緊密貼在上述Cu合金膜上,上述膠帶的剝離以保持在60°一舉剝下該膠帶,計算由上述膠帶剝下的棋盤格的數目,求出和全數目的比率(膜剝離率)。測定進行三次,將三次的平均值作為各試料的膜剝離率。
根據接觸電阻率和黏著性的測定結果,接觸電阻率低於2Ω‧cm2 ,並且膜剝離率低於10%的為合格,其他的為不合格。這些結果在表1~3中顯示。
從表1、表2可知合金元素X的含量和與半導體層的接觸電阻率以及黏著性的關係。表1的No.1是不含有合金元素的純Cu的現有例,接觸電阻率高,黏著性也下降。對此,表1的No.2~5的Mn量被適當控制,因此能夠實現希望的低接觸電阻率和高黏著性。表2的No.1是不含有合金元素的純Cu的現有例,接觸電阻率高,黏著性也下降。表2的No.2是合金元素X的含量少的例,與純Cu的No.1相比接觸電阻率和黏著性得到改善。對此,表2的No.3~9的Mn被適當含有,所以能夠實現希望的低接觸電阻率和高黏著性。
從表3可知第一層的為佳的膜厚和接觸電阻率以及黏著性的關係。表3的No.1第一層的膜厚薄,因此,黏著性下降。而表3的No.2~6的第一層的膜厚被控制在優選範圍內,因此,能夠實現低接觸電阻率和高黏著性。
在表4中,作為第一層的合金元素使用Ni、Mg、Zn,在使用任一元素時,能夠實現低接觸電阻率和高黏著性。
實施例2
在本實施例中對形成於半導體層表面的含氧層對於Cu合金層的Cu原子向半導體層擴散的防止進行討論。
首先,在玻璃基板上通過電漿CVD法形成膜厚大約100nm的SiN膜,在其上形成膜厚200nm的摻雜雜質(P)的低電阻的非晶矽膜(n-a-Si:H層)。電漿CVD的成膜溫度為320℃。
接著,在相同的電漿CVD裝置的相同的腔內僅供給氧氣,使電漿產生,利用氧電漿對上述的低電阻的非晶矽膜的表面進行10分鐘的處理,形成含氧層。作为氧電漿装置,使用大和(YAMATO)科學社製的測量裝置(型號:PR41),頻率為13.56Hz,投入電力450W,成膜溫度為室溫,氣體壓力為67Pa。
接著,通過濺射法形成第一層:Cu-4原子%Mn(膜厚:20nm),第二層:純Cu(膜厚:280nm)的Cu合金層。其後,在270℃進行30分鐘的熱處理。
對以上述要領製作的試料通過GD-OES分析,對Cu合金層成膜後以及熱處理後的深度方向的元素進行分析。GD-OES分析是從成膜完成後的試料的膜表面(上層),通過高頻濺射削去膜同時對膜進行分析的方法。GD-OES分析的條件如下所述。
氣體壓力300Pa、電力20W、頻率500Hz、能率比0.125
另外,除不進行氧電漿處理,作為Cu合金層第一層:Cu-10原子%Mn(膜厚:20nm)、第二層:純Cu(膜厚:280nm)以外,與上述試料相同,製作比較用的試料。
在圖4(a)、(b)中顯示這些結果。圖4(a)是顯示不進行氧電漿處理時的元素分析結果的曲線圖,圖4(b)是進行了氧電漿處理時的元素分析結果的曲線圖。圖中虛線表示進行熱處理前的狀態,實線表示熱處理後的狀態。
從圖4(a)可知,在不進行氧電漿處理時,在熱處理後Cu合金層中的Si濃度增加,因此,由於熱處理Cu和Si的相互擴散發生。而在圖4(b)中熱處理前後濃度關係基本未發現變化,可知抑制Cu和Si的相互擴散。
實施例3
在本實施例中對含氧層中的[O]/[Si]比和含氧層的膜厚對於接觸電阻率和黏著性的影響進行討論。
(1)含氧層中的O和Si的結合狀態的測定
試料的製作除作為Cu合金層第一層:Cu-4原子%Mn(膜厚:20nm)、第二層:純Cu(膜厚:280nm)以外,與實施例1的黏著性評價試驗相同。另外,氧電漿處理中的氧氣流量為30sccm。
對試料進行XPS分析,測定含氧層中Si和O的結合狀態。其結果在圖5中顯示。根據圖5可知,在99.3eV位置檢測到Si-Si結合產生的峰值,在103.5eV位置檢測到Si-O結合產生的峰值。根據這些峰值強度可知,含氧層中的[O]/[Si]比為0.88。對該試料進行與實施例1相同的接觸電阻率測定,測定接觸電阻率,此時接觸電阻率為0.2Ω‧cm2 。即含氧層中的[O]/[Si]比為0.88時,滿足本發明的為佳條件,能夠確認到實現了低接觸電阻率。
(2)含氧層中的[O]/[Si]比和含氧層的膜厚對於接觸電阻率和黏著性的影響的討論
試料的製作除作為Cu合金層第一層:Cu-10原子%Mn(膜厚:20nm)、第二層:純Cu(膜厚:280nm),以表5所示條件進行氧化處理以外,與實施例1的黏著性評價試驗相同。作為UV氧化處理的條件,使用GSYUASA社制UV照射裝置(型號:DUV-800-6),燈電壓:300V,UV照射時間:1分鐘,作為電漿氧化處理的條件,頻率:13.56Hz,電力:450W,處理溫度:室溫,氣體氣氛:氧,氣體壓力:67Pa,處理時間:30分鐘。對表5所示各試料,與實施例1相同測定接觸電阻率,並且,與實施例2同樣利用GD-OES分析測定熱處理後的Cu、Si濃度關係。根據Cu、Si濃度關係,將抑制Cu和Si相互擴散的為○,擴散發生的為×。
結果在表5中顯示。
表5的No.2~4由於適當控制[O]/[Si]比和含氧層的膜厚,所以Cu和Si相互擴散得到抑制,能夠實現低接觸電阻率和高黏著性。而表5的No.1,由於UV氧化時間短,另外由於UV比電漿的氧化效果小,因此,[O]/[Si]比小,含氧層的膜厚變小,發生相互擴散,黏著性下降。另外,表5的No.5,含氧層的厚度超出了為佳範圍,因此,雖然黏著性良好,但是接觸電阻率變高。
26...柵電極
27...柵極絕緣膜
28...源電極
29...汲電極
28a、29a...含氧層
28b、29b...Cu合金層
33‧‧‧非晶矽通道層(活性半導體層)
52‧‧‧阻障金屬層
圖1為模式化顯示本發明的適用例的源-汲電極的構成之概略圖。
圖2為說明TLM元件進行的接觸電阻率的測定原理之圖。
圖3為顯示電極距離和電阻的關係之曲線圖。
圖4(a)是顯示未進行氧電漿處理時的Cu和Si的濃度態勢(profile)的曲線圖,圖4(b)是顯示進行了氧電漿處理時的Cu和Si的濃度態勢(profile)的曲線圖。
圖5為顯示利用XPS分析進行的結晶衍射峰值之曲線圖。

Claims (7)

  1. 一種薄膜電晶體基板,具有薄膜電晶體的半導體層和Cu合金層;其特徵在於:在前述半導體層和前述Cu合金層之間,包含有含氧層;構成前述含氧層的氧的一部分或全部,是與前述薄膜電晶體的前述半導體層的Si結合;有關前述Cu合金層,作為合金元素,含有合計為2原子%以上20原子%以下的X,其中,前述X是從Mn、Ni、Zn和Mg所構成的群組中選出的至少一種元素;前述Cu合金層,是介隔著前述含氧層,與前述薄膜電晶體的前述半導體層連接。
  2. 一種薄膜電晶體基板,具有薄膜電晶體的半導體層和Cu合金層;其特徵在於:在前述半導體層和前述Cu合金層之間,包含有含氧層;構成前述含氧層的氧的一部分或全部,是與前述薄膜電晶體的前述半導體層的Si結合;前述Cu合金層,是從前述薄膜電晶體的前述半導體層側開始依順序包含有下述之層積構造:作為合金元素,含有X的Cu合金基層,即第一層,其中,前述X是從Mn、Ni、Zn和Mg所構成的群組中選出的至少一種元素、以及由純Cu或以Cu為主成分的Cu合金,即電阻率比前 述第一層低的Cu合金構成的層,即第二層;前述Cu合金層,是介隔著前述含氧層,與前述薄膜電晶體的前述半導體層連接;前述Cu合金基層即第一層中的X含量合計為2原子%以上20原子%以下。
  3. 如申請專利範圍第2項所述的薄膜電晶體基板,其中:前述Cu合金基層即第一層的厚度為10nm以上100nm以下。
  4. 如申請專利範圍第1~3項中任一項所述的薄膜電晶體基板,其中:構成前述含氧層的氧的原子數〔O〕和Si的原子數〔Si〕的比〔O〕/〔Si〕為0.5以上2.0以下。
  5. 如申請專利範圍第1~3項中任一項所述的薄膜電晶體基板,其中:前述含氧層的膜厚為1.3nm以上3.3nm以下。
  6. 如申請專利範圍第1~3項中任一項所述的薄膜電晶體基板,其中:前述薄膜電晶體的前述半導體層是氫化非晶矽、非晶矽和多晶矽中的任一種,或兩種以上的組合。
  7. 一種顯示裝置,其特徵為:具備如申請專利範圍第1~6項中任一項所述的薄膜電晶體基板。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101323151B1 (ko) * 2011-09-09 2013-10-30 가부시키가이샤 에스에이치 카퍼프로덕츠 구리-망간합금 스퍼터링 타겟재, 그것을 사용한 박막 트랜지스터 배선 및 박막 트랜지스터
JP2013118367A (ja) * 2011-11-02 2013-06-13 Hitachi Cable Ltd 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタを備えた表示装置、スパッタリングターゲット材
JP5912046B2 (ja) * 2012-01-26 2016-04-27 株式会社Shカッパープロダクツ 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置
KR20130139438A (ko) * 2012-06-05 2013-12-23 삼성디스플레이 주식회사 박막 트랜지스터 기판
JP6250614B2 (ja) * 2015-02-19 2017-12-20 株式会社神戸製鋼所 Cu積層膜、およびCu合金スパッタリングターゲット
WO2024150098A1 (ja) * 2023-01-13 2024-07-18 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200739912A (en) * 2006-04-06 2007-10-16 Chunghwa Picture Tubes Ltd Thin film transistor having copper line and fabricating method thereof
JP2009004518A (ja) * 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326756A (ja) * 1994-05-30 1995-12-12 Kyocera Corp 薄膜トランジスタおよびその製造方法
KR100866976B1 (ko) * 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
KR100904524B1 (ko) * 2002-12-31 2009-06-25 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
JP2005166757A (ja) * 2003-11-28 2005-06-23 Advanced Lcd Technologies Development Center Co Ltd 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置
KR101043508B1 (ko) * 2006-10-13 2011-06-23 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 기판 및 표시 디바이스
JP4746021B2 (ja) * 2006-10-13 2011-08-10 株式会社神戸製鋼所 薄膜トランジスタ基板の製造方法、および表示デバイス
JP5121299B2 (ja) * 2007-05-09 2013-01-16 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置
JP5315701B2 (ja) * 2008-01-18 2013-10-16 三菱マテリアル株式会社 薄膜トランジスター

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200739912A (en) * 2006-04-06 2007-10-16 Chunghwa Picture Tubes Ltd Thin film transistor having copper line and fabricating method thereof
JP2009004518A (ja) * 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス

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