TWI466588B - Led移相調光電路及其方法 - Google Patents

Description

LED移相調光電路及其方法

本發明的實施例涉及一種調光電路以及調光方法，特別是涉及一種LED移相調光電路和LED移相調光方法。

發光二極體(Light Emitting Diode：LED)因其具有體積小、功耗低、發光效率高、壽命長等諸多優點而被廣泛應用於各種電子產品的顯示設備中。LED調光技術主要分為模擬調光和PWM調光，目前普遍採用PWM調光技術。PWM調光技術是通過改變占空比達到調光的目的。在現有技術中，常常是多路LED通道的驅動訊號同步對應PWM輸入訊號，即所有的LED同步地導通和關斷。這使得LED在導通和關斷之間的變化太過急劇，影響顯示品質。同時，現有技術中，調光電路輸出的多路LED驅動訊號的占空比與PWM輸入訊號的占空比一致，只能實現移相，而不能實現對多路LED驅動訊號占空比的改變。

考慮到現有技術的一個或者多個問題，提出了一種LED移相調光電路和LED移相調光方法。

根據本發明的一個實施例，提出了一種LED移相調光電路，包括：延遲訊號產生電路，接收一PWM輸入訊號，並提供多對置位元訊號和重定訊號；以及多個鎖存器，分別對應接收所述多對置位元訊號和重定訊號，並輸出多路彼此間具有相位差的PWM輸出訊號；其中，所述多 對置位元訊號和重定訊號中的每對置位元訊號和重定訊號分別指示所述多路PWM輸出訊號中相應PWM輸出訊號脈寬的起始時刻和結束時刻。

根據本發明的另一實施例，提出了一種LED移相調光方法，包括：延遲訊號產生電路接收一PWM輸入訊號；通過延遲訊號產生電路產生多對置位元訊號和重定訊號；將所述多對置位元訊號和重定訊號分別對應送至相應的多個鎖存器，並輸出多路彼此間具有相位差的PWM輸出訊號，其中，所述多對置位元訊號和重定訊號中的每對置位元訊號和重定訊號分別指示所述多路PWM輸出訊號中相應PWM輸出訊號脈寬的起始時刻和結束時刻。

根據本發明的再一實施例，提出了一種LED移相調光方法，包括：接收一PWM輸入訊號，並對其倍頻，輸出倍頻訊號；通過上升沿延遲訊號產生電路產生多個置位元訊號，每個置位元訊號指示相應PWM輸出訊號脈寬的起始時刻；通過下降沿延遲訊號產生電路和回饋控制電路產生與所述多個置位元訊號成對的多個重定訊號，每個重定訊號指示相應PWM輸出訊號脈寬的結束時刻；將所述多對置位元訊號和重定訊號分別對應送至相應的鎖存器，並輸出多路彼此間具有相位差的PWM輸出訊號。

本發明的實施例還提供了一種LED控制器，包括如上所述的LED移相調光電路。

101‧‧‧DC/DC轉換器

102‧‧‧移相調光電路

103‧‧‧均衡電路

203‧‧‧倍頻電路

204‧‧‧上升沿延遲訊號產生電路

205、400‧‧‧下降沿延遲訊號產生電路

206‧‧‧回饋控制電路

210‧‧‧延遲訊號產生電路

2021~202n、402‧‧‧鎖存器

300、500、800‧‧‧示意圖

301、401‧‧‧脈衝產生電路

302‧‧‧置位鎖存器

303、403‧‧‧閘

304‧‧‧上升沿延遲時鐘生成電路

305、405、501‧‧‧計數器

306、406、502‧‧‧解碼器

404‧‧‧下降沿延遲時鐘生成電路

410‧‧‧計數時鐘產生電路

510‧‧‧閘陣列

520‧‧‧下降沿檢測電路

600、900‧‧‧控制流程圖

CLK_f‧‧‧下降沿延遲時鐘

CLK_r‧‧‧上升沿延遲時鐘

EN‧‧‧使能端

f‧‧‧頻率

R_bus‧‧‧重定匯流排

S_bus‧‧‧置位元匯流排

T‧‧‧週期

下面的附圖表明了本發明的實施方式。這些附圖和實施方式以非限制性、非窮舉性的方式提供了本發明的一些實施例，其中：第1圖所示為根據本發明一實施例的LED控制器的框圖；第2A圖所示為根據本發明一實施例的LED移相調光電路的框圖； 第2B圖所示為根據本發明另一實施例的LED移相調光電路的框圖；第3A圖為第2A圖和第2B圖所示移相調光電路中，上升沿延遲訊號產生電路的示意圖；第3B圖所示為第3A圖所示電路的一個實施例波形圖；第4A圖為第2A圖和第2B圖所示移相調光電路中，下降沿延遲訊號產生電路示意圖；第4B圖所示為第4A圖所示電路的一個實施例波形圖；第5圖為第2B圖所示移相調光電路中，回饋控制電路的一個實施例示意圖；第6圖為第5圖所示控制方式實施例的控制流程圖；第7A圖所示為第5圖所示控制方式一種實施例的訊號時序圖；第7B圖所示為第5圖所示控制方式另一種實施例的訊號時序圖；第7C圖所示為第5圖所示控制方式再一種實施例的訊號時序圖；第8圖為第2B圖所示移相調光電路中，回饋控制電路的另一個實施例示意圖；第9圖為第8圖所示控制方式實施例的控制流程圖；以及第10圖為第8圖所示控制方式一種實施例的訊號時序圖。

下面將詳細描述本發明的具體實施例，應當注意，這裏描述的實施例只用於舉例說明，並不用於限制本發明。

本領域普通技術人員可知，本發明不僅適用於LED移相調光，也可用於其他相關場合，比如交錯並聯電路等。

第1圖所示為根據本發明一實施例的LED控制 器的示意框圖。LED控制器包括DC/DC轉換器101、移相調光電路102和均衡電路103。

DC/DC轉換器101控制輸入至輸出的電壓調節，並提供直流電源給多個LED通道。移相調光電路102接收一PWM輸入訊號PWM_in，並輸出n路彼此具有相位差的延遲PWM輸出訊號PWM_1，......，PWM_n(n=2^M，M為正整數)，其中每相鄰兩路延遲訊號的相位差為T/n，T為輸入訊號PWM_in的週期。電流均衡電路103接收移相調光電路102的多路輸出，並對多個LED串進行均流控制。

第2A圖所示為根據本發明一實施例的移相調光電路102的示意框圖。當PWM輸入訊號PWM_in在每個週期的占空比相同，第2A圖所示實施例可實現對訊號PWM_in移相功能。移相調光電路102包括延遲訊號產生電路210和鎖存器2021~202n。

根據本發明的一個實施例，延遲訊號產生電路210接收一PWM輸入訊號PWM_in，並提供n對置位元訊號和重定訊號。多個鎖存器2021~202n分別對應接收該n對置位元訊號和重定訊號，並輸出n路彼此間具有相位差的PWM輸出訊號。n對置位元訊號和重定訊號中的每對置位元訊號和重定訊號分別指示相應路的PWM輸出訊號脈寬的起始時刻和結束時刻。

根據本發明的實施例，延遲訊號產生電路210產生上升沿延遲訊號和下降沿延遲訊號，並且包括：倍頻電路203、上升沿延遲訊號產生電路204、下降沿延遲訊號產生電路205。

倍頻電路203接收頻率為f的脈寬調製PWM輸入訊號PWM_in，並對頻率為f的脈寬調製PWM輸入訊號PWM_in進行頻率倍增，輸出頻率為2^N×f(N≧1)的方波訊號，並將倍頻後的方波訊號輸出至上升沿延遲訊號產生電 路204和下降沿延遲訊號產生電路205。在另一個實施例中，脈寬調製PWM輸入訊號PWM_in不是方波，此時，倍頻電路203還可以包括一個分頻器。該分頻器首先將脈寬調製PWM輸入訊號PWM_in進行二分頻，使之變為方波訊號，再利用倍頻電路的倍頻功能實現對脈寬調製PWM輸入訊號PWM_in倍頻。在一個實施例中，分頻器可由計數器構成。

上升沿延遲訊號產生電路204接收脈寬調製PWM輸入訊號PWM_in以及倍頻電路203的輸出訊號，從脈寬調製PWM輸入訊號PWM_in的上升沿時刻開始，依次輸出n路彼此間具有相位差的訊號，並將其送至置位元匯流排S_bus，分別作為鎖存器2021，2012，......，201n的置位元訊號set_1，set_2，......，set_n。

下降沿延遲訊號產生電路205接收脈寬調製PWM輸入訊號PWM_in以及倍頻電路203的輸出訊號，從脈寬調製PWM輸入訊號PWM_in的下降沿時刻開始，依次輸出n路彼此間具有相位差的訊號，並將其送至重定匯流排R_bus，分別作為鎖存器2021，2012，......，201n的重定訊號reset_1，reset_2，......，reset_n。重定訊號reset_1，reset_2，......，reset_n分別和置位元訊號set_1，set_2，......，set_n形成對應於n個鎖存器的n對重定訊號和置位元訊號。為簡化圖形，在第2圖中，置位元訊號set_1，set_2，......，set_n用set概括統一表示，重定訊號reset_1，reset_2，......，reset_n用reset概括統一表示。

n個鎖存器2021~202n的每一個具有重置端R和置位端S，置位端S連接至置位元匯流排S_bus，以分別對應接收上升沿延遲訊號產生電路204輸出的置位元訊號set_1，set_2，......，set_n。重定端R連接至重定匯流排R_bus，以分別對應接收下降沿延遲訊號產生電路205輸出 的重定訊號reset_1，reset_2，......，reset_n。鎖存器2021提供第一通道輸出延遲訊號PWM_1，鎖存器2022提供第二通道輸出延遲訊號PWM_2，以此類推，鎖存器202n提供第n通道輸出延遲訊號PWM_n。如本領域技術人員所知，鎖存器2021~202n可選用任何可實現置位、重置以及鎖存功能的單元。

第2B圖所示為根據本發明另一實施例的LED移相調光電路102的示意框圖。第2B圖所示實施例可實現對訊號PWM_in移相或移相並改變占空比的功能。與第2A圖所示實施例相比，第2B圖所示實施例增加了回饋控制電路206。回饋控制電路206接收PWM輸出訊號的回饋，且與下降沿延遲訊號產生電路205相連接，接收下降沿延遲訊號產生電路205產生的下降沿延遲訊號，並輸出重定訊號reset至重定匯流排R_bus。

第3A圖為根據本發明一個實施例的第2A圖和2B所示移相調光電路中的上升沿延遲訊號產生電路204的示意圖300。如第3A圖所示，脈衝產生電路301接收脈寬調製PWM輸入訊號PWM_in，在其波形上升沿到來時產生一個脈衝，並同時提供該脈衝輸出訊號r_pulse給鎖存器302的置位端和計數器305的重置端，分別用於置位鎖存器302和重置計數器305，使整個移相調光電路同步。

鎖存器302的重置端連接至電氣地，在輸入訊號PWM_in的上升沿到來時，脈衝輸出訊號r_pulse對其置位元。鎖存器302將輸出訊號提供給及閘303的一個輸入端。上升沿延遲時鐘生成電路304接收倍頻電路203的輸出訊號，根據所需的上升沿延遲時間，從頻率為2^N×f的輸出訊號生成上升沿延遲時鐘訊號，例如，需要對輸入訊號進行1/4延遲(1/4移相)，則生成4×f的時鐘訊號，並輸出上升沿延遲時鐘CLK_r至及閘303的另一端。

根據另一實施例，可以將鎖存器302、及閘303和上升沿時鐘生成電路304形成為計數時鐘產生電路310，如第3A圖所示。另外，在一些實施例中，鎖存器302和及閘303並不是必須的，尤其在一些對同步精度要求不太高的應用中。

在一個實施例中，上升沿延遲時鐘生成電路304為分頻器。上升沿延遲時鐘生成電路304可根據所需的上升沿延遲時間，提供給計數器305相應的計數時鐘。及閘303對兩個輸入訊號進行與計算，並將結果送至計數器305的時鐘輸入端。計數器305在輸入訊號PWM_in的上升沿到來時，脈衝輸出訊號r_pulse對其歸零重置，開始按上升沿延遲時鐘CLK_r計數，保證時鐘同步，並輸出M位二進位數字字至解碼器306，其中，n=2^M(M為自然數)。解碼器306對接收的M位元二進位數字字解碼，輸出2^M路通道置位元訊號set至置位元匯流排S_bus。例如，在一個實施例中，需要對訊號PWM_in進行1/4、1/2、3/4延遲，則M等於2。

第3B圖所示為第3A圖所示電路的一個實施例波形圖。在如圖所示實施例中，輸入訊號PWM_in占空比為50%，週期為T，頻率為f。對輸入訊號PWM_in依次進行1/4延遲，倍頻訊號2^Nxf經上升沿延遲時鐘生成電路304後，上升沿延遲時鐘訊號CLK_r的輸出頻率為4×f。在輸入訊號PWM_in上升沿時刻起，解碼器306輸出4路置位元輸出訊號：set_1，set_2，set_3，set_4，每路置位元訊號依次延遲1/4。此時訊號set統一表示set_1，set_2，set_3，set_4。

第4A圖為根據本發明一個實施例的第2A和2B圖所示移相調光電路中的下降沿延遲訊號產生電路205示意圖400。如第4A圖所示，脈衝產生電路401接收脈寬調製PWM輸入訊號PWM_in，並在其波形下降沿到來時產生一個脈衝，並同時提供該脈衝輸出訊號f_pulse給鎖存器402 的置位端和計數器405的重置端，分別用於置位鎖存器402和重置計數器405，使整個移相調光電路同步。

鎖存器402的重置端連接至電氣地，在輸入訊號PWM_in的下降沿到來時，脈衝輸出訊號f_pulse對其置位元，並將輸出訊號提供給及閘403的一個輸入端。及閘403的另一個輸入端接收倍頻電路203的輸出訊號，對兩個訊號進行與計算後，輸出訊號至下降沿延遲時鐘生成電路404。由於倍頻電路203輸出訊號的頻率為2^Nxf，相對於訊號PWM_in的頻率f，其值很高，因此在一個週期內，對輸入訊號下降沿採樣時，誤差很小，保證訊號PWM_in的下降沿與時鐘訊號上升沿基本同步。下降沿延遲時鐘生成電路404接收及閘403的輸出訊號，根據所需的下降沿延遲時間，從頻率為2^Nxf的輸出訊號生成下降沿延遲時鐘訊號，例如，需要對輸入訊號進行1/4延遲，則生成4xf的時鐘訊號，並輸出下降沿延遲時鐘CLK_f至計數器405的時鐘輸入端。根據另一實施例，可以將鎖存器402、及閘403和上升沿時鐘生成電路404形成為計數時鐘產生電路410，如第4A圖所示。另外，在一些實施例中，鎖存器402和及閘403並不是必須的，尤其在一些對同步精度要求不太高的應用中。

在一個實施例中，下降沿延遲時鐘生成電路404為分頻器。下降沿延遲時鐘生成電路404可根據所需的下降沿延遲時間，提供給計數器405相應的計數時鐘。同時，由於可任意調節下降沿的延遲時間，因此下降沿延遲訊號產生電路205可改變輸出訊號的占空比。計數器405在訊號PWM_in的下降沿到來時，脈衝輸入訊號對其歸零重定，開始按下降沿延遲時鐘CLK_f計數，保證時鐘同步，並輸出M位二進位數字字至解碼器406。解碼器406對接收的M位元二進位數字字解碼，輸出2^M路通道的重定訊號reset至重定匯流排R_bus。

第4B圖所示為第4A圖所示電路的一個實施例波形圖。在如圖所示實施例中，輸入訊號PWM_in占空比為50%，週期為T，頻率為f。對輸入訊號PWM_in依次進行1/4延遲，倍頻訊號2^N×f經下降沿延遲時鐘生成電路404後，下降沿延遲時鐘訊號CLK_f的輸出頻率為4×f。在輸入訊號PWM_in下降沿時刻起，解碼器406輸出4路重定輸出訊號：reset_1，reset_2，reset_3，reset_4，每路重定訊號依次延遲1/4。此時訊號reset統一表示reset_1，reset_2，reset_3，reset_4。

第5圖為第2B圖所示移相調光電路中，回饋控制電路206的一個實施例示意圖500。在第5圖所示實施例中，計數器405對下降沿延遲時鐘CLK_f計數，當計數器405的重定端R不受訊號PWM_in下一週期下降沿影響，計數器405輸出M位元二進位碼至解碼器406，解碼器406輸出2^M路通道的重定訊號reset_1至或閘陣列510。

當計數器405的重置端R被下一週期下降沿f_pulse重置，計數器405中斷計數並將中斷計數位送至計數器501繼續計數，輸出M位元二進位碼至解碼器502，解碼器502輸出2^M路通道的重定訊號reset_2至或閘陣列510。

在控制器206中，通過第二路和第n路PWM輸出訊號的回饋，下降沿檢測電路520確定計數器501的計數起始時刻和終止時刻，同時保證只對原PWM訊號下一週期的下降沿進行檢測。當下一週期下降沿脈衝來臨時，下降沿檢測電路520輸出高電平訊號(使能訊號)至計數器501的使能端EN，使計數器501停止跟蹤405的輸出開始獨立計數，當最後一個延遲訊號PWM_n的下降沿脈衝來臨時，下降沿檢測電路520輸出低電平訊號至計數器501的使能端EN，計數器501計數完畢並再次採樣405的輸出。這樣計數器501在每個新的週期都能更新到405的輸出值，與之同 步。或閘陣列510對兩路訊號reset_1和reset_2做或運算，並輸出重定訊號reset至重定匯流排R_bus。

第6圖為第5圖所示控制方式實施例的控制流程圖600。首先，在步驟601中，判定下降沿延遲訊號產生電路400中的計數器405是否被歸零，也即是，計數器405是否會受到PWM輸入訊號PWM_in在下一週期下降沿脈衝影響。當計數器405未被重定，則轉至步驟602，解碼器輸出第一重定訊號reset_1至或閘陣列。

當計數器被PWM輸入訊號PWM_in下一週期下降沿脈衝歸零，則轉至步驟603，計數器鎖存中斷的計數訊號和進位元訊號鎖存並繼續計數。在步驟604中，新的計數訊號將送至解碼器，解碼器輸出第二重定訊號reset_2至或閘陣列。在步驟605中，或閘陣列對第一重定訊號reset_1和第二重定訊號reset_2進行或運算，並輸出重定訊號至重定匯流排R_bus。

第7A圖所示為，輸入PWM訊號PWM_in在每個週期T占空比固定時，第5圖所示控制方式實施例的訊號時序圖。

在第7A圖所示實施例中，上升沿延遲時鐘CLK_r的頻率和下降沿延遲時鐘CLK_f的頻率相等，均為8f，訊號PWM_in在第一個週期內和第二個週期內的占空比都為D₁，通過第2圖所示實施例的延遲移相系統，依次對訊號PWM_in進行(1/8)T延遲移相，並輸出8路延遲移相訊號。由於訊號PWM_in在第一個週期內和第二個週期內的占空比相等，都為D₁，計數器405的重定端R不受到訊號PWM_in下一週期內的下降沿影響。通過上升沿延遲訊號產生電路204產生置位元訊號set_a，通過下降沿延遲訊號產生電路205產生重定訊號reset_a，使輸出訊號PWM_a的占空比在每個週期內仍然為D₁。如第7A圖所示，訊號PWM_a為8 路延遲移相輸出訊號中的一相，相對訊號PWM_in移相(5/8)T。置位元訊號set針對輸入訊號PWM_in上升沿延遲時間為t1，重定訊號reset針對輸入訊號PWM_in下降沿延遲時間為t2，在此實施例中，t₁=t₂=(5/8)T，延遲輸出訊號PWM_a相對於輸入訊號PWM_in占空比不變，移相(5/8)T。

在其他實施例中，可通過改變上升沿延遲時鐘CLK_r的頻率和下降沿延遲時鐘CLK_f的頻率來改變延遲時間，例如，當上升沿延遲時鐘CLK_r的頻率和下降沿延遲時鐘CLK_f的頻率均為16f時，可輸出依次延遲時間為(1/16)T的16路移相訊號。

第7B圖所示為，輸入PWM訊號PWM_in在每個週期占空比不固定時，第5圖所示控制方式實施例的訊號時序圖。在第7B圖所示實施例中，上升沿延遲時鐘CLK__r和下降沿延遲時鐘CLK_f的頻率相等，均為8f，訊號PWM_in在第一個週期內的占空比為D₁，第二個週期內占空比為D₂，通過第2圖所示實施例的延遲移相系統，依次對訊號PWM_in進行(1/8)T延遲移相，並輸出8路延遲移相訊號。由於D₁>D₂，計數器405的重定端R將被訊號PWM_in下一週期內的下降沿脈衝歸零重置。通過上升沿延遲訊號產生電路204產生置位元訊號set_b，通過下降沿延遲訊號產生電路205產生重定訊號reset_b，使輸出訊號PWM_b的占空比在第一個週期內仍然為D₁，在第二個週期內為D₂。通過回饋控制電路500的控制，此時，重定訊號reset_b不再受到訊號PWM_in下一週期裏的下降沿影響。

如第7B圖所示，訊號PWM_b為8路延遲移相輸出訊號中的一相，相對訊號PWM_in移相(5/8)T。重定訊號reset相對輸入訊號PWM_in下降沿延遲時間仍為t₂(t₂=t₁)，延遲輸出訊號PWM_b相對於輸入訊號PWM_in占空比依然不變，移相(5/8)T。

在其他實施例中，可通過改變上升沿延遲鐘CLK_r的頻率和下降沿延遲時鐘CLK_f的頻率來改變延遲時間，例如，當上升沿延遲時鐘CLK_r的頻率和下降沿延遲時鐘CLK_f的頻率均為16f時，可輸出依次延遲時間為(1/16)T的16路移相訊號。

第7C圖所示為，延遲並改變輸入訊號PWM_in占空比時，第5圖所示控制方式實施例的訊號時序圖。在第2圖所示實施例中，當計數器305的計數時鐘CLK_r的頻率和計數器405的計數時鐘CLK_f的頻率不相等時，輸出延遲訊號占空比改變。

在一個實施例中，上升沿延遲鐘CLK_r的頻率為8f，下降沿延遲時鐘CLK_f的頻率為4f，輸入訊號PWM_in在第一週期內的占空比為D₃，在第二個週期內的占空比為D₅，通過第2圖所示實施例的延遲移相系統，依次對訊號PWM_in進行(1/8)T延遲移相，並輸出8路延遲移相訊號，但此時相對於訊號PWM_in，輸出的8路延遲移相訊號占空比改變。如第7C圖所示，訊號PWM_c為8路延遲移相輸出訊號中的一相，相對訊號PWM_in移相(1/8)T。置位元訊號set_c針對輸入訊號PWM_in上升沿延遲時間為t₃，重定訊號reset_c針對輸入訊號PWM_in下降沿延遲時間為t₄。在此實施例中，t₃=(1/8)T，t₄=(1/4)T，D₃=1/2，D₅=1/4。延遲輸出訊號PWM_c相對於輸入訊號PWM_in延遲移相(1/8)T，且在第一週期內的占空比變為D₄=5/8，在第二個週期內的占空比變為D₆=3/8。

在其他實施例中，可通過改變上升沿延遲鐘CLK_r的頻率和下降沿延遲時鐘CLK_f的頻率來改變延遲時間和占空比，例如，當上升沿延遲時鐘CLK_r的頻率為16f，下降沿延遲時鐘CLK_f的頻率均為8f時，可輸出依次延遲時間為(1/16)T的16路占空比改變的移相訊號。

第8圖為第2圖所示移相調光電路中，回饋控制電路206的另一個實施例示意圖800。如第8圖所示，回饋控制電路800包括n路邏輯電路，每路邏輯電路由鎖存器和多個門電路組成，多路延遲輸出PWM訊號被回饋引入回饋控制電路206。例如，PWM_1訊號和r_pulse訊號被輸入到及閘的兩個輸入端，產生的結果訊號輸入到鎖存器的置位端S，且PWM_1的反相訊號被輸入到該鎖存器的置位端R，而鎖存器的輸出端Q的輸出訊號與f_pulse在另一及閘進行“與”運算，結果訊號輸出到或閘，該或閘還接收解碼器406的輸出，在其輸出端輸出reset_1訊號。

其他路的邏輯電路的連接關係如上述相同，這裏不再詳細描述。

當訊號PWM_in在每個週期占空比固定時，計數器405的重定端R不會受到訊號PWM_in下一週期內的下降沿影響，計數器405輸出M位元二進位碼至解碼器406，解碼器406輸出2^M路通道的重定訊號reset，並送至鎖存器2021~202n。

當訊號PWM_in在每個週期占空比不固定時，計數器405的重定端R將被訊號PWM_in下一週期內的下降沿脈衝歸零重置，計數中斷，此時在訊號PWM_in將在下一週期的下降沿時刻輸出reset訊號，將多路延遲輸出PWM訊號重定。因此，此實施例的控制方式，同樣可實現對輸入訊號PWM_in延遲並改變占空比的功能。

第9圖為第8圖所示控制方式實施例的控制流程圖900。首先，在步驟901中，判定下降沿延遲訊號產生電路400中的計數器405是否被歸零，也即是，計數器是否會受到PWM輸入訊號PWM_in在下一週期的下降沿影響。當PWM輸入訊號PWM_in在下一週期的下降沿不影響計數器計數，則轉至步驟902，解碼器直接輸出reset訊號至鎖存 器904。

當PWM輸入訊號PWM_in在下一個週期的下降沿將計數器歸零，則轉至步驟903，在下一週期的下降沿時刻輸出reset訊號至鎖存器904。

第10圖為第8圖所示控制方式實施例的訊號時序圖。在一個實施例中，上升沿延遲鐘CLK_r和下降沿延遲時鐘CLK_f的頻率相等，均為8f，訊號PWM_in在第一個週期內的占空比為D₁，第二個週期內占空比為D₂，同第7B圖所示參數一致。由於D₁>D₂，計數器405的重定端R將被訊號PWM_in下一週期內的下降沿脈衝歸零重置。通過回饋控制電路800的控制，在下一週期內的下降沿時刻輸出reset_d，延遲移相PWM輸出訊號時序如PWM_d中實線所示，其中PWM_d為8路延遲移相輸出訊號中的一相，相對訊號PWM_in移相(5/8)T。訊號PWM_d中虛線所示為第7B圖中相對應的訊號PWM_b的時序。此時，訊號reset_d相對輸入訊號PWM_in下降沿延遲時間為t₅(t₅<t₁)，延遲輸出訊號PWM_d第一週期占空比變為D₇，移相(5/8)T。

在其他實施例中，當上升沿延遲鐘CLK_r的頻率和下降沿延遲時鐘CLK_f的頻率不同時，同樣可在訊號PWM_in下一週期的下降沿時刻重定延遲輸出PWM訊號。

雖然已參照幾個典型實施例描述了本發明，但應當理解，所用的術語是說明和示例性、而非限制性的術語。由於本發明能夠以多種形式具體實施而不脫離發明的精神或實質，所以應當理解，上述實施例不限於任何前述的細節，而應在隨附申請專利範圍所限定的精神和範圍內廣泛地解釋，因此落入申請專利範圍或其等效範圍內的全部變化和改型都應為隨附申請專利範圍所涵蓋。

203‧‧‧倍頻電路

204‧‧‧上升沿延遲訊號產生電路

205‧‧‧下降沿延遲訊號產生電路

206‧‧‧回饋控制電路

210‧‧‧延遲訊號產生電路

2021~202n、402‧‧‧鎖存器

f‧‧‧頻率

R_bus‧‧‧重定匯流排

S_bus‧‧‧置位元匯流排

Claims (19)

1. 一種LED移相調光電路，包括：一延遲訊號產生電路，接收一PWM輸入訊號，並提供多對置位元訊號和重定訊號，其中，該延遲訊號產生電路包括：一倍頻電路，接收該PWM輸入訊號，並輸出一倍頻訊號；一上升沿延遲訊號產生電路，接收該倍頻訊號和該PWM輸入訊號，並提供多個置位元訊號，每個置位元訊號指示一相應PWM輸出訊號之一脈寬的起始時刻；以及一下降沿延遲訊號產生電路，接收該倍頻訊號和該PWM輸入訊號，並提供多個重定訊號，每個重定訊號指示該相應PWM輸出訊號之該脈寬的結束時刻；以及多個鎖存器，分別對應接收該多對置位元訊號和重定訊號，並輸出彼此間具有相位差的一多路PWM輸出訊號；其中，該多對置位元訊號和重定訊號中的每對置位元訊號和重定訊號分別指示該多路PWM輸出訊號中該相應PWM輸出訊號之該脈寬的起始時刻和結束時刻。
2. 如申請專利範圍第1項所述的LED移相調光電路，其中，該PWM輸入訊號在每個週期的占空比相等；且該PWM輸出訊號與該PWM輸入訊號的占空比相等。
3. 如申請專利範圍第1項所述的LED移相調光電路，其中，還包括一回饋控制電路，電連接在該下降沿延遲訊號產生電路和該多個鎖存器輸出端之間，接收該下降沿延遲訊號產生電路的一第一組重定訊號和至少 部分該PWM輸出訊號的回饋，並據此產生提供給該多個鎖存器的該多個重定訊號。
4. 如申請專利範圍第3項所述的LED移相調光電路，其中，該回饋控制電路包括：一下降沿檢測電路，接收部分該PWM輸出訊號的回饋，輸出一使能訊號；一第一計數器，接收該使能訊號和該下降沿延遲訊號產生電路中的中斷計數位元，並輸出一第一計數訊號；一解碼器，接收該第一計數訊號，輸出一第二組重定訊號；一或閘陣列，將該第一組重定訊號和該第二組重定訊號進行或運算，輸出該多個重定訊號。
5. 如申請專利範圍第3項所述的LED移相調光電路，其中，該回饋控制電路包括多路邏輯電路，每路邏輯電路包括該多個鎖存器和多個門電路。
6. 如申請專利範圍第1項所述的LED移相調光電路，其中該上升沿延遲訊號產生電路包括：一上升沿脈衝產生電路，接收該PWM輸入訊號，並在該PWM輸入訊號上升沿產生一上升沿脈衝訊號；一第一計數時鐘產生電路，接收該倍頻訊號，根據所需上升沿延遲時間，輸出一上升沿時鐘訊號；一第二計數器，在一個該上升沿脈衝訊號來臨時，對該上升沿時鐘訊號計數並輸出一第二計數訊號；以及一解碼器，接收該第二計數訊號，輸出該多個置位元訊號。
7. 如申請專利範圍第1項所述的LED移相調光電路，其中該下降沿延遲訊號產生電路包括：一下降沿脈衝產生電路，接收該PWM輸入訊號，並在該PWM輸入訊號下降沿產生一下降沿脈衝訊號； 一第二計數時鐘產生電路，接收該倍頻訊號，根據所需下降沿延遲時間，選擇輸出一下降沿時鐘訊號；一第三計數器，在每一個該下降沿脈衝訊號來臨時，對該下降沿時鐘訊號計數並輸出一第三計數訊號；以及一解碼器，接收該第三計數訊號，輸出該多個重定訊號。
8. 如申請專利範圍第6項所述的LED移相調光電路，其中，改變該上升沿時鐘訊號的頻率可改變該PWM輸出訊號的延遲時間。
9. 如申請專利範圍第7項所述的LED移相調光電路，其中，改變該下降沿時鐘訊號的頻率可改變該PWM輸出訊號的占空比。
10. 一種LED移相調光方法，包括：一延遲訊號產生電路接收一PWM輸入訊號；經由一延遲訊號產生電路產生多對置位元訊號和重定訊號，其中，經由該延遲訊號產生電路產生多對置位元訊號和重定訊號的步驟包括：對該PWM輸入訊號倍頻，並輸出一倍頻訊號；產生多個置位元訊號，每個置位元訊號指示一相應PWM輸出訊號之一脈寬的起始時刻；以及產生多個重定訊號，每個重定訊號指示該相應PWM輸出訊號之該脈寬的結束時刻；以及將該多對置位元訊號和重定訊號分別對應送至相應的多個鎖存器，並輸出彼此間具有相位差的一多路PWM輸出訊號，其中，該多對置位元訊號和重定訊號中的每對置位元訊號和重定訊號分別指示該多路PWM輸出訊號中該相應PWM輸出訊號之該脈寬的起始時刻和結束時刻。
11. 如申請專利範圍第10項所述的LED移相調光方法，其中，產生該多個置位元訊號的步驟包括：在該PWM輸入訊號的上升沿產生一上升沿脈衝訊號；根據該PWM輸出訊號所需移相時間，輸出一上升沿時鐘訊號；在一個該上升沿脈衝訊號來臨時，對該上升沿時鐘訊號計數，並輸出一計數訊號；對該計數訊號解碼，輸出該多個置位元訊號。
12. 如申請專利範圍第10項所述的LED移相調光方法，其中，產生該多個重定訊號的步驟包括：在該PWM輸入訊號的下降沿產生一下降沿脈衝訊號；根據該PWM輸出訊號所需移相時間，輸出一下降沿時鐘訊號；在一個該下降沿脈衝訊號時刻，對該下降沿時鐘訊號計數，並輸出一計數訊號；對該計數訊號解碼，輸出該多個重定訊號。
13. 如申請專利範圍第10項所述的LED移相調光方法，其中，改變該上升沿時鐘訊號的頻率可改變該PWM輸出訊號的移相時間。
14. 如申請專利範圍第10項所述的LED移相調光方法，其中，改變該下降沿時鐘訊號的頻率可改變該PWM輸出訊號的占空比。
15. 一種LED移相調光方法，包括：接收一PWM輸入訊號，並對其倍頻，輸出一倍頻訊號；經由一上升沿延遲訊號產生電路產生多個置位元訊號，每個置位元訊號指示一相應PWM輸出訊號之一脈寬的起始時刻；經由一下降沿延遲訊號產生電路和一回饋控制電路產生與該多個置位元訊號成對的多個重定訊號，每個重 定訊號指示該相應PWM輸出訊號之該脈寬的結束時刻；將該多對置位元訊號和重定訊號分別對應送至相應的鎖存器，並輸出彼此間具有相位差的一多路PWM輸出訊號。
16. 如申請專利範圍第15項所述的LED移相調光方法，其中，經由該上升沿延遲訊號產生電路提供該多個置位元訊號的步驟包括：在該PWM輸入訊號的上升沿產生一上升沿脈衝訊號；根據該PWM輸出訊號所需延遲時間，輸出一上升沿時鐘訊號；在一個該上升沿脈衝訊號來臨時，對該上升沿時鐘訊號計數，並輸出一計數訊號；對該計數訊號解碼，輸出該多個置位元訊號。
17. 如申請專利範圍第15項所述的LED移相調光方法，其中，經由一下降沿延遲訊號產生電路和一回饋控制電路產生多個重定訊號的步驟包括：在該PWM輸入訊號的下降沿產生一下降沿脈衝訊號；根據一下降沿所需延遲時間，選擇輸出一下降沿時鐘訊號；在一個該下降沿脈衝訊號時刻，對該下降沿時鐘訊號計數，輸出一計數訊號；對輸出的該計數訊號解碼，輸出多個第一重定訊號；該回饋控制電路鎖存中斷計數位元，繼續計數，並解碼輸出多個第二重定訊號；該多個第一重定訊號和該多個第二重定訊號進行或運算，輸出該多個重定訊號。
18. 如申請專利範圍第17項所述的LED移相調光方法，還包括在該PWM輸入訊號下一週期下降沿脈衝訊號時刻，輸出高電平重定訊號。
19. 一種LED控制器，包括如申請專利範圍第1至11項中任一項所述的LED移相調光電路。