CZ2014899A3 - Generátor PWM signálů, zejména pro řízení jasu LED diod - Google Patents

Abstract

Vynález se týká zařízení k pulsně-šířkové modulaci signálů. Je tvořeno binárním čítačem (1) opatřeným vstupem (6) pro taktovací hodinový signál a skupinu N-1 dvouvstupých součinových hradel (2.1 až 2.N-1) zapojených v jedné nebo více kaskádách (3), kde N je počet výstupů (4.1 až 4.N) binárního čítače (1). Generátor PWM signálů je navržen tak, aby jednotlivé hodnoty střídy byly odstupňovány logaritmicky. Z výstupů (5.1 až 5.N) generátoru vychází celé spektrum PWM signálů s logaritmicky odstupňovanou střídou. Vynález je využitelný zejména pro řízení jasu LED diod.

Description

Oblast techniky

Vynález z oblasti elektrotechniky se týká zařízení k pulšně-šířkové modulaci signálů.

Dosavadní stav techniky

V mnoha elektronických aplikacích se dnes můžeme setkat se skupinami LED diod s individuálně nastavitelným jasem. Pro digitální víceúrovňové řízení jejich jasu se běžně používá pul$ně-šířková modulace, známá pod zkratkou PWM. K plynulému rozsvěcování nebo pohasínání LED diody a plynulým přechodům mezi LED diodami je třeba až několika desítek jasových stupňů. Pro větší počty nezávisle ovládaných LED diod, které jsou např. v maticovém uspořádání, je řešení tolika PWM kanálů náročné.

Jednou z možností je programové ovládání PWM výstupů s využitím procesoru, resp. mikrokontroléru. Takové softwarové řešení však naráží na omezený počet uživatelsky přístupných výstupních linek procesoru a při větším počtu PWM kanálů pro něj také představuje významnou výpočetní zátěž. Obvodové řešení spočívá v použití programovatelných čítačů nebo čítače a komparátorů pro každou jasovou úroveň a tím významného množství logických prostředků.

O dosavadním stavu této techniky vypovídají např. řešení podle US 6841947. Nevýhodou je velká složitost a nutné použití procesoru, konkrétně ATMEL ATMega 163.

V US 20120074860 je opět nevýhodou velká složitost, výstup je navíc převáděn D/A převodníkem na analogové signály.

Z hlediska konstrukcí, pak uvádíme následující dokumenty - v dokumentu US 6987787 je jako součást zařízení uveden 8-«tt|bitový čístač Ul, dále logický komparátor U2 a klopný obvod U3a. Další konstrukce obsahující up/down čítač respektive převodník, případně logický komparátor je dokument s označením US 2008179498. Obvod obsahující čítač a enkodér předávající výstupní signál na sběrnici je popsán například v dokumentu US 2013169173.

Podle článku PWM Strategies in 32-Bit Microcontroller for Interior White LED Down

Panel (dostupné z http://research.ijcaonline.org/volume58/number22/pxc3883827.pdf) je nevýhodou nutnost použití procesoru, v tomto případě LPC2148.

-ΙΑ. podle článku Parameterised LED current regulator for pulse width modulation switch delay for accurate colour mixing in multi-LED light sources (dostupné z http://connection.ebscohost.eom/e/articles/94517351/parameterised-led-current-regulator- pulse-width-modulation-switch-delay-accurate-colour-mixing-multi-led-light-sources) je nevýhodou opět nutnost použití procesoru, v tomto případě AT89C2051.

Podstata vynálezu

Navrhovaný vynález využívá poznatku z fyziologie oka, kdy velikost vjemu jasu je úměrná logaritmu jasu. Z tohoto důvodu je generátor PWM signálů navržen tak, aby jednotlivé hodnoty střídy (DC z angl. duty cycle) byly odstupňovány logaritmicky. Tento generátor svým zapojením produkuje celé spektrum PWM signálů s logaritmicky odstupňovanou střídou. Změna jasu jednotlivých LED diod je pak možná výběrem a sepnutím PWM signálu s požadovanou střídou k odpovídajícím LED diodám. Uvedené řešení generátoru přitom využívá jediný binární čítač a dále po jediném dvouvstupém součinovém hradle na každý PWM výstup s odpovídající střídou. Dvouvstupá součinová hradla jsou zapojena za sebou v jedné nebo více kaskádách. Čítač i hradla v kaskádách mohou mít podobu integrovaných obvodů, např číslicových integrovaných obvodů technologie CMOS řady 40xx. Čítač tedy může být představován obvodem 4040, např. HEF4040B od výrobce Philips Semiconductors a kaskáda s hradly může být představována jedním nebo více obvody 4081, např. CD4081BC od výrobce Fairchild Semiconductors. Zapojení čítače s hradly může být realizováno také zapojením v rámci jedné součástky. Takovou součástkou může být obvod typu CPLD (Complex Programmable Logic Device), konkrétně např. XCR3128XL-6-VQ100 výrobce Xilinx Inc. nebo obvod typu FPGA (Field Programmable Gate Array), konkrétně např. XC6SLX25-3fgg484, opět výrobce Xilinx lne. Výhodou je především značná úspora logických prostředků v porovnání s běžným řešením PWM modulace.

Ovládání jasu jednotlivých LED diod tedy spočívá v jejich jednotlivém připojení ke zdroji PWM signálu s odpovídající střídou. V případě potřeby proměnného jasu LED diod a animačních technik je vhodnou metodou jejich programové připojování k odpovídajícím PWM signálům s využitím číslicových multiplexorů.

Výhodou řešení podle vynálezu je především značná úspora logických prostředků v porovnání s běžným řešením PWM modulace.

-3U

Objasnění obrázkůwrvykreseeh

Vynález je blíže ilustrován s pomocí výkresů, kde:

na obrázku 1 je znázorněno obecné zapojení generátoru PWM signálů, na obrázku 2 je znázorněn princip generátoru PWM signálů, na obrázku 3 je znázorněno odstupňování střídy na výstupech generátoru PWM signálů, na obrázku 4 je znázorněn příklad provedení generátoru PWM signálů se součástkami malé hustoty integrace a na obrázku 5 je znázorněn příklad uskutečnění generátoru PWM signálů s 32|bitovým čítačem.

Příklady uskutečnění vynálezu

Příklad 1 - obecné zapojení generátoru PWM signálů

Generátor PWM signálů je podle obrázku 1 tvořen binárním čítačem 1 opatřeným vstupem 6 pro taktovací hodinový signál a skupinou N-l dvouvstupých součinových hradel f2.1 až 2.Nl/zapojených v kaskádě 3, kde N je počet výstupů44.1 až 4,N> binárního čítače 1, přičemž výstup 4J_ je výstupem s nejrychleji se měnící úrovní signálu. Výstup 4.1 pro signál se střídou 1/2 je z binárního ěítače 1 přiveden na jeden ze vstupů hradla 2.1 zapojeného jako prvního v kaskádě 3, a zároveň je přiveden přímo na výstup 5.1 generátoru PWM signálů. Na druhý ze vstupů hradla 2Λ je přiveden výstup 4.2 z binárního čítače 1. Výstup z hradla 2.1 je přiveden jak najeden ze vstupů dalšího hradla 2.2 v kaskádě 3 tak i na výstup 5.2 pro signál se střídou ‘4 generátoru PWM signálů. Na druhý ze vstupů hradla 2.2 je přiveden výstup 4.3 z binárního čítače 1. Výstup z hradla 22 je přiveden jak najeden ze vstupů dalšího hradla 2.3 v kaskádě 3 tak i na výstup 53 pro signál se střídou 1/8 generátoru PWM signálů. Na druhý ze vstupů hradla 23 je přiveden výstup 4.4 z binárního čítače 41¼ Tímto způsobem jsou zapojena i zbývající hradla 42.4 až 2.N-U v kaskádě 3, přičemž výstup z posledního hradla 2.N-1 v kaskádě 3 je přiveden pouze na výstup 5.N generátoru PWM signálů.

Do hodinového vstupu 6 binárního čítače 1 bitové šířky N vstupuje periodický synchronizační signál. Signál se střídou 1/2 z výstupu 4.1₍, kterýj ^výstupem s nejrychleji se měnící úrovní signálu čítače L je veden na první ze vstupů dvouvstupého součinového hradla 2.1 a zároveň je veden také přímo na výstup 5.1 generátoru PWM signálů. Pro každé z hradel 42.1 až 2.N-2V

-4je jeho výstupní signál veden na první ze vstupů dalšího hradlaX2.2 až 2.N-lkzapojeného v kaskádě 3 a zároveň jsou tyto signály vedeny také na výstupy 45.2 až 5.N>generátoru PWM signálů, přičemž signál z posledního hradla 2.N-1 v kaskádě 3 je přiveden pouze na výstup 5JS[ generátoru PWM signálů. Signály z výstupů 44,2 až 4,N> čítače 1 jsou vedeny každý zvlášť na druhý ze vstupů příslušného sousedního hradla42.1 až 2.N-lfr

Příklad 2 - generátor PWM signálů tvořený součástkami malé hustoty integrace

Generátor PWM signálů podle obrázku 4 je tvořen jedním 12-bitovým asynchronním čítačem 1, např. HEF4040B a skupinou 12 dvouvstupých součinových hradel 42.1 až 2.12¼ N má tedy hodnotu 12. Hradla 42.1 až 2,124 jsou sdružena do třech kaskád 3, které představují integrované obvody typu 4081, např. CD4081BC, přičemž každá kaskáda 3 obsahuje čtyři hradla. Na čítač 1 je obdobně jako v příkladu 1 připojeno 11 hradel42.1 až 2.11¼ hradlo 2,12 však zůstane nevyužité. Toto řešení generuje 12 PWM signálů.

Příklad 3

Generátor PWM signálů podle obrázku 5, v němž N má hodnotu 32. Čítač 1 i hradlař. 1 až 2.31> jsou vytvořeny ve vnitřní struktuře jediné součástky 7 - obvodu typu CPLD, např. XCR3128XL-6-VQ100. Na čítač 1 je obdobně jako vprikladu 1 připojeno 31 hradel42.1 až 2-31¼ Toto řešení generuje 32 PWM signálů a vyžaduje pouze jediný obvod typu CPLD, který pro generátor PWM signálů využívá z 51j/o, přičemž zbývající část obvodu může být využita k dalším logickým funkcím.

Příklad 4

Generátor PWM signálů, v němž N má hodnotu 256. Čítač 1 i hradla 42.1 až 2.255kisou vytvořeny ve vnitřní struktuře jediné součástky 7 - obvodu typu FPGA, např. XC6SXL253fgg484. Na čítač J je obdobně jako v příkladu 1 připojeno 255 dvouvstupých součinových hradel 42J_ až 2.255¼ Toto řešení generuje 256 PWM signálů a vyžaduje pouze jediný obvod typu FPGA, který využívá jen asi ze ^/o a zbytek obvodu může být využit k dalším logickým funkcím, např. pro programové přepínání vygenerovaných PWM signálů k výstupům pro ovládání LED diod.

-5Průmyslová využitelnost

Generátor PWM signálů podle vynálezu lze využít všude tam, kde je vhodné měnit výkon v postupných krocích, přičemž je tento výkon odstupňován logaritmicky, např. při ovládání jasu žárovek, ovládání podsvětlení displejů, ovládání výkonu elektromechanických pohonů, např. motory ventilátorů, ovládání výkonu tepelných spotřebičů a další.

Claims (4)

1. PATENTOVÉ NÁROKY

   1. Generátor PWM signálů, zejména pro řízení jasu LED diod_;jehož součástí je binární čítač se vstupem pro hodinový signál, vyznačující se tím, že je tvořen jedním binárním čítačem (1) se vstupem (6) pro taktovací hodinový signál a skupinou dvouvstupých součinových hradel (2.1 až 2.N-1) zapojených za sebou v jedné nebo více kaskádách (3), jejichž počet je roven počtu výstupů (4.1 až 4.N) binárního čítače (1) sníženým o číslo 1, kde výstup (4.1) binárního čítače (1) s nejrychleji se měnící úrovní signálu je veden jak na vstup do prvního hradla (2.1) zapojeného v kaskádě (3), tak i zároveň veden přímo na výstup (5.1) generátoru PWM signálů, na jeden ze vstupů každého z hradel (2.2 až 2.N-1) je přiveden výstup hradla (2.1 až 2.N-2) zapojeného v sérii před ním a na druhý vstup hradla (2.2 až 2.N-1) je přiveden výstup (4.3 až 4.N) binárního čítače (1), přičemž výstup z každého jednotlivého hradla (2.1 až
2. 2.N-2) je kromě vstupu na nejbližší další hradlo (2.2 až 2.N-1) v kaskádě (3) veden zároveň také na výstup (5.2 až 5.N-1) generátoru PWM signálů a výstup z hradla (2.N-1) zapojeného jako poslední v kaskádě (3) je veden pouze na výstup (5.N) generátoru PWM signálů.

   2. Generátor PWM signálů podle nároku 1, vyznačující se tím, že N má hodnotu 12, čítač (1) je 12-bitový tvořený integrovaným obvodem technologie CMOS řady 40xx a dvouvstupých součinových hradel je 12, přičemž hradla (2.1 až 2.12) jsou zapojena ve třech kaskádách (3), kde každá kaskáda (3) obsahuje čtyři a na výstupy (4.1 až 4.12) čítače (1) je zapojeno pouze prvních jedenáct hradel (2.1 až 2.11), přičemž poslední hradlo (2.12) zůstává nevyužité.
3. 3. Generátor PWM signálů podle nároku 1, vyznačující se tím, že N má hodnotu 32 a čítač (1) a 31 dvouvstupých součinových hradel (2.1 až 2.31) jsou vytvořeny ve vnitřní struktuře součástky (7), která je typu CPLD.
4. 4. Generátor PWM signálů podle nároku 1, vyznačující se tím, že N má hodnotu

   256 a čítač (1) a 255 dvouvstupých součinových hradel (2.1 až 2.255) jsou vytvořeny ve vnitřní struktuře součástky (7), která je typu FPGA.