TWI463499B - 在快閃記憶體中交叉耦合之事後修正 - Google Patents

在快閃記憶體中交叉耦合之事後修正 Download PDF

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Description

在快閃記憶體中交叉耦合之事後修正
本發明係關於非揮發性記憶體，且更特定言之，係關於快閃記憶體，尤其為每一單元儲存若干位元之快閃記憶體。
已知快閃記憶體裝置許多年。通常，快閃記憶體內之每一單元儲存一位元之資訊。傳統上，儲存位元之方式為支援單元之兩個狀態：一狀態表示邏輯"0"且另一狀態表示邏輯"1"。在快閃記憶體單元中，藉由在單元之通道(連接單元之電晶體的源極與汲極元件之區域)上具有浮動閘極且具有關於儲存於此浮動閘極內之電荷之量的兩個有效狀態而實施兩個狀態。通常，一狀態為在浮動閘極中存在零電荷，且為單元在被擦除之後的初始未寫入狀態(通常經界定以表示"1"狀態)，且另一狀態為在浮動閘極中存在某一量之負電荷(通常經界定以表示"0"狀態)。在閘極中具有負電荷使得單元之電晶體的臨限電壓(亦即，需施加至電晶體之控制閘極以使得電晶體導電的電壓)增大。現在有可能藉由檢查單元之臨限電壓而讀取所儲存之位元：若臨限電壓處於較高狀態，則位元值為"0"，且若臨限電壓處於較低狀態，則位元值為"1"。實際上，不需要準確地讀取單元之臨限電壓：所需要的僅為正確識別單元當前位於兩個狀態中之哪一者中。出於該目的，相對於處於兩個狀態中間之參考電壓值進行比較，且因此判定單元之臨限電 壓低於還是高於此參考值為足夠的。
圖1A以圖形方式展示此如何起作用。特定言之，圖1A展示大量單元之臨限電壓的分布。因為快閃裝置中之單元在其特性及行為上不精確地相同(例如，歸因於雜質濃度上的小變化或歸因於矽結構中之缺陷)，所以向所有單元應用相同程式化操作並不使得所有單元具有精確相同的臨限電壓。(注意，出於歷史原因，向快閃記憶體寫入資料通常稱為"程式化"該快閃記憶體。在本文中可交換地使用術語"寫入"與"程式化"。)實情為，臨限電壓以類似於圖1A所示之方式而分布。儲存值"1"之單元通常具有負臨限電壓，從而該等單元中之多數具有接近於由圖1A之左峰值所示之值的臨限電壓，而一些較小數目之單元具有較低或較高之臨限電壓。類似地，儲存值"0"之單元通常具有正臨限電壓，從而該等單元中之多數具有接近於由圖1A之右峰值所示之值的臨限電壓，而一些較小數目之單元具有較低或較高之臨限電壓。
近年來，新類型之快閃裝置已在市場上出現，其使用習知地稱為"多層級單元"或簡稱為MLC之技術。(此命名易令人誤解，因為先前類型之快閃單元亦具有一個以上層級：如上文所描述，其具有兩個層級。因此，在本文中將該兩種快閃單元稱為"單位元單元"(SBC)及"多位元單元"(MBC)。)MBC快閃記憶體所帶來之改良為在每一單元中儲存兩個位元。(在原理上，MBC亦包括每單元儲存兩個以上位元。為了簡化闡述，本文中著重於二位元情況。然 而，應瞭解，本發明同等地適用於支援每單元兩個以上位元之快閃記憶體裝置。)為了使單一單元儲存兩位元之資訊，單元必須能夠處於四個不同狀態中之一者中。由於單元之"狀態"係由其臨限電壓表示，因此顯而易見MBC單元應支援關於其臨限電壓之四個不同有效範圍。圖1B展示典型MBC單元之臨限電壓分布。如所預期，圖1B具有四個峰值，每一者對應於該等狀態中之一者。如對於SBC之情況，每一狀態實際為臨限電壓之一範圍且並非單一臨限電壓。當讀取單元之內容時，必須保證的僅為單元之臨限電壓所處的範圍經正確識別。對於MBC快閃裝置之先前技術的實例，見頒予Harari之美國專利第5,434,825號。
當在一MBC單元中編碼兩個位元作為四個狀態中之一者時，通常使圖1B中之最左側狀態(通常具有負臨限電壓)表示兩個位元均具有值"1"之情況。(在下文之論述中，使用以下表示法：將單元之兩個位元稱為"下部位元"及"上部位元"。以["上部位元""下部位元"]之形式書寫位元之明確值，其中下部位元值處於右側。因此下部位元為"0"且上部位元為"1"之情況寫為"10"。必須瞭解，對此術語及表示法之選擇為任意的，且其他名稱及編碼為可能的)。藉由使用此表示法，最左側狀態表示"11"之情況。另三個狀態被說明為以以下次序而被賦值：自左至右"10"、"00"、"01"。可在頒予Chen之美國專利第6,522,580號中見到使用如上文描述之該編碼的MBC NAND快閃裝置之實施之實例，該專利如同完全陳述於本文中一般而為所有目的以引 用方式併入。特定言之，見Chen之圖8。然而，應注意，本發明不依賴於對狀態之此賦值，且存在可使用之其他排序。當讀取MBC單元之內容時，單元之臨限電壓所處的範圍必須經正確識別；僅在此情況下，此無法始終藉由與一參考電壓比較而達成，且若干次比較可能為必要的。舉例而言，在圖1B所說明之情況下，讀取下部位元之一方法為首先比較單元之臨限電壓與參考比較電壓V 1 ，且接著視比較之結果而比較單元之臨限電壓與零參考比較電壓或參考比較電壓V 2 。讀取下部位元之另一方法為無條件地比較單元之臨限電壓與零參考比較電壓及V 2 。在任一情況下，均需要兩次比較。
MBC裝置提供成本上之極大優勢：使用類似大小之單元，一者儲存兩個位元而非一個。然而，使用MBC快閃記憶體亦存在一些缺陷：MBC記憶體之平均讀取及寫入時間長於SBC記憶體之平均讀取及寫入時間，此導致較低效能。又，MBC之可靠性低於SBC。此可易於理解：與在SBC中相比，MBC中之臨限電壓範圍之間的差異小得多。因此，在SBC中由於兩個狀態之間的較大間隙而可能未引起注意之臨限電壓中之干擾(例如，引起臨限電壓漂移的所儲存電荷之洩漏、由於相鄰單元上之操作而造成的干擾等等)可能使得MBC單元自一狀態移動至另一狀態，從而導致錯誤位元。最終結果為MBC單元在資料保存時間或裝置對於多次寫入/擦除循環之耐久性方面的較低品質規範。因此，使用MBC單元及SBC單元皆存在優勢，且選擇 視應用之要求而可為不同的。
雖然以上闡述涉及浮動閘極快閃記憶體單元，但存在其他類型之快閃記憶體技術。舉例而言，在NROM快閃記憶體技術中，不存在導電性浮動閘極而替代地存在捕集電荷之絕緣層。本發明同等地適用於所有快閃記憶體類型，即使係在浮動閘極技術之背景中給出本文中之闡述。
與Chen之圖1相同的圖2A為典型先前技術之快閃記憶體裝置的方塊圖。包括排列為矩陣之複數個記憶體單元M的記憶體單元陣列1由行控制電路2、列控制電路3、c－源極控制電路4及c－p－井控制電路5控制。行控制電路2連接至記憶體單元陣列1之位元線(BL)用於讀取儲存於記憶體單元(M)中之資料，用於判定記憶體單元(M)在程式化操作期間之狀態且用於控制位元線(BL)的電壓位準以促進程式化或抑制程式化。列控制電路3連接至字線(WL)以選擇字線(WL)中之一者，施加讀取電壓，施加與由行控制電路2控制之位元線電壓位準組合的程式化電壓，且施加與記憶體單元(M)形成於其上之P型區域之電壓耦合的擦除電壓。c源極控制電路4控制連接至記憶體單元(M)之共同源極線。c－p井控制電路5控制c－p井電壓。通常，在NAND快閃裝置中，由一字線控制之單元對應於裝置之一或兩個頁面，且字線經組織為區塊，其中每一區塊通常包括為2之適中冪(例如，25 ＝32)之數目的字線。頁面為NAND快閃裝置之可對其單元一同進行程式化的最小單位。區塊為NAND快閃裝置之可對其單元一同擦除的最小單位。
儲存於記憶體單元(M)中之資料由行控制電路2讀出且經由資料輸入/輸出電路6中之I/O線及緩衝器而輸出至外部I/O線。待儲存於記憶體單元中之程式資料經由外部I/O線而輸入至資料輸入/輸出電路6中之緩衝器，且經轉移至行控制電路2。外部I/O線連接至控制器20。
將用於控制快閃記憶體裝置之命令資料輸入至連接至外部控制線之命令介面，該等外部控制線與控制器20連接。命令資料向快閃記憶體通知請求何操作。將輸入命令轉移至控制行控制電路2、列控制電路3、c源極控制電路4、c－p井控制電路5及資料輸入/輸出電路6之狀態機8。狀態機8可輸出快閃記憶體之狀態資料，諸如就緒(READY)/忙碌(BUSY)或合格(PASS)/失敗(FAIL)。
控制器20與或可與諸如個人電腦、數位相機、個人數位助理之主機系統連接。是主機來起始命令，(諸如)以將資料儲存至記憶體陣列1或自記憶體陣列1讀取資料，且分別提供或接收該資料。控制器20將該等命令轉換為可由命令電路7解譯並執行之命令信號。控制器20通常亦含有用於寫入至記憶體陣列1或自記憶體陣列1讀取之使用者資料的緩衝記憶體。典型記憶體系統包括一包括控制器20之積體電路晶片21及各含有記憶體陣列與相關聯控制電路、輸入/輸出電路及狀態機電路的一或多個積體電路晶片22。當然，趨勢為將系統之記憶體陣列及控制電路一同整合於一或多個積體電路晶片上。記憶體系統可作為主機系統之部分而嵌埋或可包括於記憶卡中，該記憶卡可以可移除方式 插入主機系統之配合插口中。該卡可包括整個記憶體系統，或者可在單獨的卡中提供具有相關聯周邊電路之控制器及記憶體陣列。
與頒予Guterman等人之美國專利第6,751,766號之圖1相同的圖2B為另一典型先前技術之快閃記憶體裝置的方塊圖。大量可個別定址之記憶體單元排列為具有列及行之規則陣列11。個別記憶體單元可由位元線、配置於字線中之選擇閘極及引導閘極加以控制。位元線在本文中被指定為沿陣列11之行延伸，且字線被指定為沿陣列11之列延伸。位元線單元13可包括位元線解碼器、儲存元件、驅動電路及感應放大器。位元線單元13可藉由線路15耦接至單元陣列11，且藉由位元控制線29並藉由讀取線41而耦接至控制器27。字線單元19可包括選擇閘極解碼器及驅動電路。字線單元19可藉由線路17耦接至單元陣列11，且藉由字組控制線31耦接至控制器27。引導線單元43可包括引導閘極解碼器及驅動電路。引導單元43可藉由線路23耦接至單元陣列11，藉由引導控制線33耦接至控制器27，且藉由線路44耦接至位元線單元13。位元線單元13、字線單元19及引導單元43可耦接至匯流排25，匯流排25又耦接至控制器27。控制器27可藉由線路35耦接至主機。
當預選定記憶體單元待經程式化時，可以足夠程式化預選定單元之預定位準將電壓施加至對應於預選定記憶體單元之位元線、字線及引導閘極。控制器27經由匯流排25而分別經由線路26a、26b及26c將預選定記憶體單元之位址 發送至位元線單元13、字線單元19及引導閘極單元43中之個別解碼器。經由位元控制線29、字組控制線31及引導控制線33而在位元線單元13、字線單元19、引導閘極單元43與控制器27之間傳達狀態及控制命令。
當預選定記憶體單元待經讀取時，可以足夠致能對預選定記憶體單元之讀取的預定位準將電壓施加至對應於預選定記憶體單元之相應位元線、字線及引導閘極。控制器27能夠經由位元控制線29施加位元線之電壓，經由字組控制線31施加字線之電壓且經由引導控制線33施加引導閘極之電壓。可藉由此等電壓產生穿過預選定記憶體單元之電流。電流指示預選定記憶體單元是否經程式化。可藉由位元線單元13中之感應放大器來放大電流之值且使其相對於參考而進行比較，可將其結果臨時儲存於鎖存器或暫存器中。可經由讀取線41將自預選定記憶體單元讀出之所得資料發送至控制器27。
儲存於浮動閘極上之表觀電荷中的移位可能由於基於儲存在鄰近浮動閘極中之電荷的電場之耦合而發生。在本文中亦稱為"單元間交叉耦合"的此浮動閘極－浮動閘極耦合現象由Chen及Fong描述於美國專利第5,867,429號中，該專利如同完全陳述於本文中一般而為所有目的以引用方式併入。臨近於目標閘極之浮動閘極可為同一位元線上之相鄰浮動閘極、同一字線上之相鄰浮動閘極或與目標浮動閘極對角之浮動閘極(因為其處於相鄰位元線及相鄰字線上)。
浮動閘極－浮動閘極耦合現象在已於不同時間經程式化 的鄰近記憶體單元之集合之間最為顯著地發生。舉例而言，假設第一記憶體單元經程式化以向其浮動閘極添加對應於資料之一集合的電荷之一位準。假設隨後，一或多個鄰近記憶體單元經程式化以向其浮動閘極添加對應於資料之第二集合的電荷之一位準。在鄰近記憶體單元中之一或多者經程式化之後，自第一記憶體單元讀取的電荷位準由於耦合至第一記憶體單元的鄰近記憶體單元上之電荷之效應而呈現為不同於經程式化的位準。來自鄰近記憶體單元之耦合可使得所讀取之表觀電荷位準移位一充足量，從而導致對所儲存資料的錯誤讀取。
與對於SBC裝置相比，對於MBC裝置較為關注浮動閘極－浮動閘極耦合之效應，因為在MBC裝置中，界定單元狀態的臨限電壓範圍比在SBC裝置中窄。
已知若干方法用於補償浮動閘極－浮動閘極耦合。Chen及Fong結構化一快閃記憶體以使得浮動閘極原本會耦合的單元彼此在實體上隔離。或者，Chen及Fong以補償浮動閘極－浮動閘極耦合之方式調整參考比較電壓(例如，圖1B中之V 1 及V 2 )。Chen、Cernes及Hemnik在US 7,196,946中教示類似方法。Chen、Cernea及Hemnik之專利如同完全陳述於本文中一般而為所有目的以引用方式併入。常規地用以補償一般在自快閃記憶體讀取資料中之不準確性的對於待儲存之資料之錯誤修正編碼(繼之以在讀取時對資料之錯誤修正解碼)亦補償浮動閘極－浮動閘極耦合。
與Chen及Fong之圖8A相同的圖3示意地展示快閃記憶體 單元之陣列，其包括以參考數字151至159標記之九個該等單元。沿圖3之虛線箭頭的數字為由箭頭連接之單元之間的耦合比。為了判定對於(例如)讀取單元151為適當的參考比較電壓，Chen及Fong讀取相鄰單元152至159(或至少單元152及156，與單元151最強烈耦合之單元)且組合此等讀數及與單元151之個別耦合比來判定使單元151之參考比較電壓自此等參考比較電壓之預設值移位多少。
以上論述假設以界定該等單元之狀態之臨限電壓範圍之寬度之數量級的解析度讀取臨限電壓。如(例如)由Ban在美國專利申請案第2005/0013165號中所教示，以較精細解析度讀取臨限電壓通常是有利的。自Ban之圖2修改而來的圖4展示每一者儲存三個位元之MBC單元的臨限電壓分布。臨限電壓處於V mim 與V 1 之間之臨限電壓分布110中的單元經解譯為處於對應於位元圖案"111"的狀態中。臨限電壓處於V 1 與V 2 之間之臨限電壓分布112中的單元經解譯為處於對應於位元圖案"110"的狀態中。臨限電壓處於V 2 與V 3 之間之臨限電壓分布114中的單元經解譯為處於對應於位元圖案"101"的狀態中。臨限電壓處於V 3 與V 4 之間之臨限電壓分布116中的單元經解譯為處於對應於位元圖案"100"的狀態中。臨限電壓處於V 4 與V 5 之間之臨限電壓分布118中的單元經解譯為處於對應於位元圖案"011"的狀態中。臨限電壓處於V 5 與V 6 之間之臨限電壓分布120中的單元經解譯為處於對應於位元圖案"010"的狀態中。臨限電壓處於V 6 與V 7 之間之臨限電壓分布122中的單元經解譯為處於對 應於位元圖案"001"的狀態中。臨限電壓處於V 7 與V max 之間之臨限電壓分布124中的單元經解譯為處於對應於位元圖案"000"的狀態中。Ban教示藉由不僅比較單元之臨限電壓與參考比較電壓V 1 、V 2 、V 3 、V 4 、V 5 、V 6 及V 7 (其限制界定單元之狀態之臨限電壓範圍，且Ban將其稱為"整數"參考比較電壓)，而且亦比較單元之臨限電壓與Ban稱之為"分數"參考比較電壓的參考比較電壓(V 0.5 、V 1.5 、V 2.5 、V 3.5 、V 4.5 、V 6.5 及V 7.5 )，而讀取該等MBC單元。以界定該等單元之狀態之臨限電壓範圍之寬度之數量級之解析度讀取快閃單元的結果通常稱為"硬位元"，而以較精細解析度讀取快閃單元的結果通常稱為"軟位元"。
本發明係基於對諸如在圖3中說明之耦合比的耦合比可用於在不改變參考比較電壓之情況下，針對單元間交叉耦合，修正臨限電壓(在使用預設參考比較電壓讀取時)的洞察。此洞察係基於單元間交叉耦合與在通信工程中發生之類似問題(即，符號間干擾(ISI))之間的形式相似性。
在數位通信中，傳輸器發送在信號中編碼的符號之序列。信號之接收器對所接收之信號取樣以恢復所傳輸符號。若傳輸器與接收器之間的通信通道為理想的，則所恢復符號x i 將與所傳輸符號相同。然而，通常，所恢復符號由通道雜訊且由來自其他傳輸之符號的干擾所污染。在具有相加式雜訊之線性通道中，通道輸出x i 由下式給出 其中n i 為相加式通道雜訊。使用稱為"通道估計"之程序來在所恢復符號之基礎上建構濾波器之係數a i ，該係數a i 在於稱為"等化"之後續程序中應用於所恢復符號時產生對所傳輸符號的估計。線性等化器將對所傳輸符號之估計產生為所接收符號之線性組合： 此等化減輕符號間干擾，但通常不完全消除ISI，因為相加式通道雜訊不允許通道執行之變換的反轉，即使等化器為最佳的(亦即，不受諸如等化器分接頭之有限數目之實踐限制的限制)亦如此。
本發明係基於對單元間交叉耦合在形式上與ISI相同，從而可使用通道估計技術來量測單元間交叉耦合且從而可使用等化技術來修正單元間交叉耦合的洞察。下表展示在ISI及單元間交叉耦合之線性模型的情況下，ISI參數與快閃記憶體參數之間的對應性：
對ISI與單元間交叉耦合之間的對應性之此表示係基於ISI及單元間交叉耦合之線性模型。可藉由等效非線性模型來模型化ISI及單元間交叉耦合，且可在非線性通道估計及等化之參數與單元間交叉耦合之非線性估計及修正之 參數之間產生類似對應性。雖然本發明之範疇包括單元間交叉耦合之非線性估計及修正，但本文中之重點在單元間交叉耦合之線性估計及修正上，因為線性修正為本發明之較佳實施例。
因此，根據本發明，提供儲存及讀取資料之方法，其包括以下步驟：(a)提供包括複數個單元之記憶體，藉由將單元之一實體性質之個別值設定為指示資料而將資料儲存於單元中，隨後藉由量測該等個別值而讀取單元以獲得個別值之個別量測結果；(b)讀取單元中之一者及該一單元之至少一相鄰單元，藉此獲得該一單元及每一相鄰單元的個別量測結果；及(d)基於個別量測結果且基於每一相鄰單元干擾對該一單元之讀取的個別程度估計已儲存於該一單元中的個別資料。
另外，根據本發明，提供一種記憶體裝置，其包括：(a)包括複數個單元之記憶體；(b)用於進行以下動作之電路：(i)藉由將單元之一實體性質之個別值設定為指示資料而將資料儲存於單元中，且(ii)隨後藉由量測該等個別值而讀取單元以獲得個別值之個別量測結果；及(c)用於進行以下動作之機構：基於該等單元中之一者及該一單元之至少一相鄰單元的個別量測結果且亦基於每一相鄰單元干擾對該一單元之讀取的個別程度估計已儲存於該一單元中的個別資料。
另外，根據本發明，提供一種系統，其包括：(a)一記憶體裝置，其包括：(i)複數個單元，及(ii)用於進行以下動 作之電路：(A)藉由將單元之一實體性質之個別值設定為指示資料而將資料儲存於單元中，且(B)隨後藉由量測該等個別值而讀取單元以獲得個別值之個別量測結果；(b)一非揮發性記憶體，其中儲存有該記憶體裝置之驅動碼，該驅動碼包括用於進行以下動作之程式碼：基於該等單元中之一者及該一單元之至少一相鄰單元的個別量測結果且亦基於每一相鄰單元干擾對該一單元之讀取的個別程度估計已儲存於該一單元中的個別資料；及(d)用於執行該程式碼之處理器。
另外，根據本發明，提供一種上面嵌埋有電腦可讀程式碼之電腦可讀儲存媒體，該電腦可讀程式碼為包括複數個單元之記憶體裝置之驅動碼，藉由將單元之一實體性質之個別值設定為指示資料而將資料儲存於單元中，隨後藉由量測該等個別值而讀取單元以獲得個別值之個別量測結果，電腦可讀程式碼包括用於進行以下動作之程式碼：基於該等單元中之一者及該一單元之至少一相鄰單元的個別量測結果且亦基於每一相鄰單元干擾對該一單元之讀取的個別程度估計已儲存於該一單元中的個別資料。
本發明之基本方法為使用包括複數個單元之記憶體儲存並讀取資料之方法。藉由將單元之實體性質之個別值設定為指示待儲存於單元中之資料而將資料儲存於單元中。舉例而言，若單元為快閃單元，則較佳實體性質為快閃單元之臨限電壓。在將資料儲存於單元中之後，藉由量測其實體性質之個別值而讀取單元以獲得彼等個別值之個別量測 結果。讀取單元中之一者{"目標單元"}及其相鄰者中之一或多者，藉此獲得目標單元及相鄰單元之個別量測結果。在諸如圖2A及圖2B之裝置之快閃記憶體裝置的情況下，量測結果可為硬位元(例如，圖1B中之"0<臨限電壓<V 1 ")或軟位元(例如，圖4中之"V 1.5 <臨限電壓<V 2 ")。注意，量測結果可能不符合在儲存資料時設定的實體性質之個別值。舉例而言，可將程式化為圖4之狀態"110"的快閃單元讀取為具有大於V 2 之臨限電壓，且因此讀取為處於圖4之狀態"101"中。本發明之要點為在該等誤讀係由單元間交叉耦合引起之範圍內修正該等誤讀。最後，基於個別量測結果且基於每一相鄰單元干擾對目標單元之讀取的個別程度而估計實際儲存於目標單元中之資料。在本文中將"估計"理解為排他性地計算，且不包括(例如)重設用以讀取單元之參考比較電壓且接著重新讀取單元，如在Chen及Fong之專利中一般。因為下文論述之較佳實施例藉由使用自通信工程之領域調適的ISI等化演算法來執行此估計，所以此估計在本文中亦稱為"等化"。
較佳地，該方法亦包括判定目標單元之每一相鄰單元干擾對目標單元之讀取的個別程度。通常，藉由使用自通信工程之領域調適的合適ISI通道估計演算法來實現該判定。因此，在本文中亦將此判定稱為"交叉耦合估計"。判定可基於單元間交叉耦合之非線性模型或基於單元間交叉耦合之線性模型。判定可與等化分離(亦即，在其之前)而實現，如在下文論述之分批交叉耦合估計中，或迭代地連 同等化而實現，如在下文論述之調適性交叉耦合估計及等化中。判定可基於諸如最小均方差(MMSE)、最大後驗機率(MAP)或最大似然性(ML)之標準。
更佳地，對每一相鄰單元干擾對目標單元之讀取的個別程度之判定係基於藉由讀取目標單元及其相鄰單元而獲得之個別量測結果。最佳地，該方法亦包括讀取除目標單元及相鄰單元外之一或多個額外單元，藉此獲得一或多個額外量測結果。繼而，對每一相鄰單元干擾目標單元之個別程度的判定亦基於該或該等額外量測結果。舉例而言，在下文論述之LMMSE演算法中，統計量中之一者為μ0|s ，其自對M 個單元之量測獲得(假定所有該等單元均處於與目標單元相同之狀態s 中)。舉例而言，目標單元及額外單元可共用快閃記憶體之共同擦除區塊或快閃記憶體之共同字線。
亦為更佳地，該方法亦包括將資料儲存於目標單元及其相鄰單元中。在該方法之一更佳模式中，對每一相鄰單元干擾對目標單元之讀取的個別程度之判定在將資料儲存於目標單元及相鄰單元中之前實現。舉例而言，可在記憶體之使用者儲存及讀取資料前在設計記憶體時或在製造記憶體時判定每一相鄰單元干擾對目標單元之讀取的個別程度。在該方法之另一更佳模式中，對每一相鄰單元干擾對目標單元之讀取的個別程度之判定在將資料儲存於目標單元及相鄰單元中之後實現。舉例而言，在下文論述之背景判定選項中，將資料寫入目標單元及其相鄰單元，僅出於 判定之目的在背景中讀取目標單元及相鄰單元，自彼讀取之結果判定每一相鄰單元干擾對目標單元之讀取的個別程度，且在隨後由記憶體之使用者自目標單元讀取相同資料時在資料之估計中使用彼/彼等個別程度。此模式之一重要的特殊情況為下文論述之運作中判定及等化選項：在無論何時讀取目標單元時實現判定以估計最近儲存於目標單元中之資料。
另一更佳替代方案為在目標單元及其相鄰單元中儲存其他資料，且接著讀取目標單元及其相鄰單元，藉此獲得對於目標單元及其相鄰單元之個別其他量測結果。接著在其他量測結果之基礎上判定每一相鄰單元干擾對目標單元之讀取的個別程度。舉例而言，在下文論述之背景判定選項中，將資料寫入目標單元及其相鄰單元，僅出於判定之目的在背景中讀取目標單元及相鄰單元，自彼讀取之結果判定每一相鄰單元干擾對目標單元之讀取的個別程度，且在以其他資料替代用於判定之資料之後，在由記憶體之使用者自目標單元讀取新資料時在新資料之估計中使用彼/彼等個別程度。作為另一實例，在製造記憶體時判定每一相鄰單元干擾目標單元之個別程度之一方式為程式化目標單元及相鄰單元以儲存已知資料(亦即，亦儲存於別處之資料)，其中判定繼而基於如此程式化之目標單元及相鄰單元的量測結果且基於與記憶體分離而儲存之資料。
較佳地，估計包括針對相鄰單元造成之干擾而修正目標單元之個別量測結果。或者，不修正目標單元之個別量測 結果。替代地，單元之個別值的分布之參數之一或多個預期值經估計且用於後續處理中。該等預期值之實例在以下LMMSE實例中為μ0|s,N 及。
如同判定，估計可基於諸如MMSE、MAP或ML之標準。
本發明之記憶體裝置包括記憶體及等化機構。記憶體包括複數個單元。藉由將單元之實體性質之個別值設定為指示資料而將資料儲存於單元中。隨後，藉由量測彼等個別值而讀取單元以獲得個別值之量測結果。因為如此獲得之量測結果可能不符合在儲存資料時所設定的實體性質之個別值，所以等化機構藉由使用本發明之方法中的一或多者來估計資料。等化機構可實施於硬體中(例如，讀取單元之電路中)或實施於韌體或軟體中(例如，記憶體之控制器中)。
本發明之系統包括記憶體裝置、非揮發性記憶體及處理器。記憶體裝置包括具有複數個單元之記憶體。藉由將單元之實體性質之個別值設定為指示資料而將資料儲存於單元中。隨後，藉由量測彼等個別值而讀取單元以獲得個別值之量測結果。在非揮發性記憶體中儲存記憶體裝置之驅動碼。驅動碼包括在由處理器執行時藉由使用本發明之一或多種方法來估計儲存於記憶體裝置中之資料的程式碼。
本發明之範疇包括上面嵌埋有該驅動碼之電腦可讀儲存媒體。
參看隨附圖式僅作為實例而在本文中描述本發明。
參看圖式及隨附描述可較佳地瞭解根據本發明的單元間交叉耦合之修正之原理及操作。
如上文所指出，單元間交叉耦合修正之線性模型為 其中x i 為目標單元在讀取時之臨限電壓，x i －j (j ≠i )為在程式化目標單元之後干擾目標單元之相鄰單元在讀取時的臨限電壓，且x i 為目標單元在單元經程式化時之臨限電壓的估計。更一般而言，單元間交叉耦合修正之線性模型為 其中b 為恆定偏移。
用於交叉耦合估計及等化之一較佳技術為線性最小均方差(LMMSE)交叉耦合估計及等化。此技術係基於目標單元及其相鄰者之二階統計，特定言之基於相鄰者之讀取臨限電壓的協方差矩陣且基於目標單元及其相鄰者之交叉相關向量。
以下實例係針對一次一字線而程式化之快閃記憶體，其中偶數位元線上之單元在奇數位元線上之單元之前受到程式化。單元間交叉耦合主要影響偶數位元線上之單元；且影響每一該單元的兩個相鄰者為同一字線上及下一位元線上的單元以及同一位元線上及下一字線上的單元。此實例具有單元間交叉耦合之估計及針對單元間交叉耦合對此等目標單元中之M 者在讀取時的臨限電壓x 0,i ,i ＝1,...,M 之修正，假定此等目標單元已被程式化為特定狀態s ，對於每 一目標單元給出x 0,i 及目標單元之兩個重要相鄰單元在讀取時的臨限電壓x 1,i 及x 2.i 。x 1,i 為處於同一字線及下一位元線上之單元在讀取時的臨限電壓。x 2,i 為處於同一位元線及下一字線上之單元在讀取時的臨限電壓。
使用以下二階統計：
在本發明之一模式中，使用此等二階統計來修正目標單元之讀取臨限電壓。在一實例中，對於狀態s ＝8，對每單元四位元之快閃記憶體的區塊計算此等統計量。所得統計量為： μ0|s ＝3265mv μ1 ＝3060mv μ2 ＝3060mv C0,N ＝[29,788mv 2 65,608mv 2 ]
繼而，對於M 個目標單元中之任一者，經修正臨限電壓為 藉由尋找所處之臨限電壓範圍來判定儲存於每一目標單元中的資料。
以本發明之兩個階段(交叉耦合估計及等化)而言，等式3至7之二階統計的計算為LMMSE交叉耦合估計，而等式8中對x 0 之後續計算為LMMSE等化。
在本發明之另一模式中，在不修正單元之所量測臨限電壓的情況下使用二階統計來直接估計儲存於每一目標單元中之資料。對於每一目標單元，計算以下額外二階統計：
1.對於每一可能狀態s ，相鄰者處於與目標單元之相鄰者相同的狀態之集合(由索引N 標記)中的處於狀態s 中之單元的臨限電壓之預期值，假設目標單元亦程式化為彼狀態s (且未必程式化為對應於所量測之x 0 的狀態s )：
2.此等單元之臨限電壓之方差的預期值：(為C0,n 之共軛倒置。在當前情況下，所有量均為實數，因此為C0,n 之倒置)，其中
使用此等二階統計來對於儲存於目標單元中之每一位元i 如下計算對數似然比(位元程式化為"零"之機率與位元程式化為"一"之機率之比的對數)：
之和為位元i 為"零"位元之所有狀態s 的和。之和為剩餘狀態(亦即，位元i 為"一"位元之所有狀態s )之和。舉例而言，在每單元三位元之快閃記憶體中，在狀態如圖4所示映射至臨限電壓之情況下，對於最左側位元，分子中之和將為對於四個最右側狀態的，且分母中之和將為對於四個最左側狀態的；對於中間位元，分子中之和將為對於自左側起第三及第四狀態及自右側起第一及第二狀態的，且分母中之和將為對於自左側起第一及第二狀態及自右側起第三及第四狀態的；且對於最右側位元，分子中之和將為對於自左側起第二及第四狀態及自右側起第一及第三狀態的，且分母中之和將為對於自左側起第一及第三狀態及自右側起第二及第四狀態的。
若將和限制為僅針對第i 個位元為"零"之狀態最接近x 0 及第i 個位元為"一"之狀態最接近x 0 ，則L i 之此表達式變得簡單得多：
使用等式11或等式12計算之L i 可用作至ECC解碼器之輸入用於估計包括位元i 之碼字組。
在本發明之此模式中，等式3至7、9及10的二階統計之計算為LMMSE交叉耦合估計，且等式11中或等式12中的L i 之計算為LMMSE等化。
上文描述之LMMSE交叉耦合估計為分批交叉耦合估計之實例。至分批交叉耦合估計之輸入包括所有相關資料之估計(例如，以上實例中M x 0,i ' s,x 1,i ' s及x 2,i ' s之全集合)。或者，使用組合對於每一目標單元分離的交叉耦合估計與等化之調適性程序。一種該調適性程序為設法判定單元間交叉耦合之線性模型的k 個修正係數a j 之最陡下降演算法，
將估計誤差界定為： 其中為來自所有狀態s 之μ s 中之為最小的μ s (處於狀態s 中之所有單元的平均臨限電壓)之值。以作為對之初始估計的x 0 開始，迭代地找到及a j ，其中在第n 次迭代中， 其中如在類似ISI問題中而判定步長δ。見(例如)John G. Proakis之Digital Communications (McGraw－Hill,2000)，第11章。
調適性交叉耦合估計及等化之另一較為準確(雖然在計算上較為密集)形式使用卡爾曼濾波器(Kalman filter)來估計修正係數a j ，此類似於由Tonissen等人在美國專利第6,295,326號中所述的卡爾曼濾波器在通信工程環境中對於通道估計及等化之使用。亦見Dai Qingyuan及E.Shwedyk之Detection of bandlimited signals over frequency selective Rayleigh fading channels,IEEE Transactions on Communication 第42卷第2號(1994)第941－950頁。
在ISI環境中已知且可易於由熟習此項技術者調適以用於單元間交叉耦合估計及修正的其他調適性通道估計及等化演算法包括： 符號LMS(singed LMS)(Simon Haykin之Adaptive Filter Theory ，第三版 ，Prentice Hall,1996；R.D.Gitlin等人之An algorithm for the stable operation of a digitally implemented fractionally spaced adaptive equalizer,Proc.IEEE Int.Conf.Acoitst Speech Signal Process. 1982年5月，第1379－1382頁)
CMA演算法(R.Johnson、Jr.等人之Blind equalization using the constant modulus criterion:a review,Proc.IEEE 第86卷第10號(1998)第1927－1950頁)
SATO演算法(Y.Sato之A method for self－recovering equalization for multilevel amplitude modulation system,IEEE Trans.Commun. 第COM－23卷(1975年6月)第679－682頁)
Godard演算法(D.N.Godard之Self－recovering equalization and carrier tracking in two－dimensional data communication system,IEEE Trans.Commun. 第COM－28卷(1980年11月)第1867－1875頁)
SUNUA演算法(Ching－Hsiang Tseng及Cheng－bin Lin之A stop－and－go dual－mode algorithm for blind equalization,GLOBECOM '96 (1996年11月18至22日)第2卷第1427－1431頁)
DMGSA演算法(V.Weerackody及S.A.Kassam之Dual－mode tyoe algorithms for blind equalization,IEEE Trans.Commun. 第42卷第1號(1994)第22－28頁)
在分批交叉耦合估計或組合之調適性交叉耦合估計與等化下，均無需重新讀取資料以等化資料。根據需要讀取臨限電壓，將其儲存於緩衝器中且自緩衝器擷取。舉例而言，在以上第一LMMSE實例中(其中在交叉耦合估計階段中判定單元間交叉耦合之線性模型的係數)，使用緩衝器中之資料兩次：第一次在交叉耦合估計階段中用於估計係數，且接著在等化階段中用以向資料應用所估計之係數。
另一類別之交叉耦合估計及等化方法係根據估計標準。一較佳標準為MMSE，其中最小化估計之均方差(MMSE)。另一較佳標準為MAP，其中在給定觀測結果之情況下最大化未知參數之後驗機率。又一較佳標準為 ML，其中在給定未知參數之情況下最大化觀測結果之條件機率。MAP估計器需要未知參數及觀測結果之聯合機率分布的知識。ML估計器需要在給定觀測結果之情況下，未知參數之條件機率分布的知識。注意，在特定條件下，不同估計標準可一致。舉例而言，在高斯雜訊模型(Gaussian noise model)下，MMSE與MAP標準一致。可區別各種估計演算法之另一要點為估計尋找最佳符號估計(在相關標準下)還是尋找符號之整個序列的最佳估計。對於MAP通道估計及等化在通信工程中之使用，見M.J.Lopez等人之Reduced－complexity MAP equalizer for dispersive channels,IEEE Vehicular Technology Conference 2000 第3卷第1371－1375頁。在ISI環境中已知且可易於由熟習此項技術者調適以用於單元間交叉耦合估計及修正的ML演算法包括：RSSE演算法(Nigel C.McGinty及Rodney A.Kennedy之Reduced－state sequence estimator with reverse－time structure,IEEE Trans.Commun. 第45卷第3號(1997)第265－268頁)
DDFSE演算法(Alexanra Duel－Hallen及Chris Heegard之Delayed decision－feedback sequence estimation,IEEE Trans.Commun.第37卷第5號(1989)第428－436頁)
DFE演算法(Mikael Steraad等人之Robust decision feedbacl equalizers,IEEE Int.Conf.Acoustics,Speech and Signal Processing (1993年4月27至30日)第3卷第555－558頁)
注意，此等ML演算法為非線性演算法。
此等方法中之任一者可視裝置之交叉耦合係數是否在裝置中，隨時間及隨裝置之使用而變化或視其多快變化而在快閃記憶體裝置之壽命中的以下階段中之任一者中用於交叉耦合估計：1.設計2.製造3.背景4.運作中
若可將交叉耦合係數(或更一般而言，非線性單元間交叉耦合模型之參數)假設為對於具有共同設計之所有裝置為相同的，則在設計期間，以隨機資料程式化實驗裝置且使用以上方法中之一者來判定實驗裝置之交叉耦合係數。彼等交叉耦合係數儲存於所有產品裝置中且用於所有產品裝置。
若無法將交叉耦合係數假設為對於具有共同設計之所有裝置為相同的，但可將其假設為在每一裝置之壽命中可忽略地變化，則在製造期間，以隨機資料程式化每一裝置且使用以上方法中之一者來判定裝置之交叉耦合係數。此等交叉耦合係數儲存於裝置中且用於裝置之整個壽命。
注意，對於裝置(完成製造)或對於裝置模型(完成設計)之整個壽命的交叉耦合係數判定不作關於儲存於單元中之資料的假設(例如經判定具有臨限電壓x 0 之單元經程式化以儲存相應臨限電壓範圍之資料)。用於整個壽命之判定的 隨機資料先驗地已知。
若交叉耦合係數在裝置之壽命中緩慢地變化且關於裝置耐受之程式化－擦除循環的數目亦緩慢地變化，則在分批模式中使用以上方法中之任一者來在背景中針對裝置之每一區塊判定裝置之交叉耦合係數。
若交叉耦合係數變化過快而使得背景交叉耦合估計無法為可靠的，則在無論何時讀取字線時連同等化而執行交叉耦合估計。注意，在讀取目標字線時，亦必須讀取包括相鄰單元之所有字線(通常僅一其他字線)。
除說明先前技術之快閃記憶體裝置外，圖2A亦說明本發明之快閃記憶體裝置，其中在硬體中進行等化。在關於何時執行交叉耦合估計之前三個選項(設計、製造、背景)下，控制器20包括交叉耦合係數表，資料輸入/輸出電路6向由行控制電路2讀取之臨限電壓應用該等交叉耦合係數。在關於何時執行交叉耦合估計之第四個選項(運作中)下，資料輸入/輸出電路6亦經組態以向控制器20發送選定臨限電壓(在讀取時)。控制器20接著使用上文描述之方法中之一者來計算相關交叉耦合係數，且將計算所得交叉耦合係數發送回至資料輸入/輸出電路6以在讀取時應用於臨限電壓。注意，為了使得交叉耦合係數表較為緊密，可對於一字線之所有目標單元使用相同交叉耦合係數，或對於一區塊之所有目標單元使用相同交叉耦合係數，或對於區塊之所有偶數字線的所有目標單元相對於區塊之所有奇數字線之所有目標單元使用相同交叉耦合係數(因為偶數字 線之係數可能不同於奇數字線之係數)，或對於區塊之所有偶數位元線的所有目標單元相對於區塊之所有奇數位元線之所有目標單元使用相同交叉耦合係數(因為偶數位元線之係數可能不同於奇數位元線之係數)，或對於若干字線中或若干區塊中之相應位置中的所有目標單元相對於此等目標單元之個別相鄰單元使用相同交叉耦合係數。
除說明先前技術之快閃記憶體裝置外，圖2B亦說明本發明之快閃記憶體裝置，其中由控制器27中之韌體或軟體進行等化。控制器27包括控制器27向自位元線單元13接收之臨限電壓量測結果應用的交叉耦合係數表。在關於何時執行交叉耦合估計之前兩個選項(設計、製造)下，該表對於裝置之壽命為固定的。在關於何時執行交叉耦合估計之後兩個選項(背景、運作中)下，控制器27使用上文描述之方法中之一者來自位元線單元13接收之臨限電壓量測結果計算交叉耦合係數。如同在圖2A之裝置的情況中，為了使得交叉耦合係數表較為緊密，可對於一字線之所有目標單元使用相同交叉耦合係數，或對於一區塊之所有目標單元使用相同交叉耦合係數，或對於區塊之所有偶數字線的所有目標單元相對於區塊之所有奇數字線之所有目標單元使用相同交叉耦合係數(因為偶數字線之係數可能不同於奇數字線之係數)，或對於區塊之所有偶數位元線的所有目標單元相對於區塊之所有奇數位元線之所有目標單元使用相同交叉耦合係數(因為偶數位元線之係數可能不同於奇數位元線之係數)，或對於若干字線中或若干區塊中之相應 位置中的所有目標單元相對於此等目標單元之個別相鄰單元使用相同交叉耦合係數。
圖5為本發明之系統50之高階方塊圖。系統50包括一處理器52及四個記憶體裝置：RAM 54、啟動ROM 56、大量儲存裝置(硬碟)58及如快閃記憶體裝置62的圖2B之快閃記憶體裝置，該等元件均經由共同匯流排64而通信。在系統50中，快閃記憶體裝置62之控制器27僅充當與匯流排64之介面；如上文描述的圖2B之快閃控制器27之其餘功能性由快閃記憶體驅動碼60模仿，該快閃記憶體驅動碼60儲存於大量儲存裝置58中且由處理器52執行以在由處理器52執行之使用者應用程式與快閃記憶體裝置62之間介接，且管理快閃記憶體裝置62之快閃記憶體。除該快閃管理驅動碼之習知功能性以外，驅動碼60亦關於實施本發明之方法模仿圖2B之控制器27的功能性。特定言之，在關於何時執行交叉耦合估計之前三個選項(設計、製造、背景)下，大量儲存裝置58亦在其中儲存快閃記憶體裝置62之交叉耦合係數表66。在關於何時執行交叉耦合估計之前兩個選項(設計、製造)下，此表連同快閃記憶體裝置62而提供且由處理器52在執行驅動碼60時使用以針對單元間交叉耦合修正自快閃記憶體裝置62接收的臨限電壓量測結果。在關於何時執行交叉耦合估計之第三個選項下，處理器52執行適當驅動碼60以在背景中基於自快閃記憶體裝置62接收之臨限電壓量測結果計算交叉耦合係數，將此等交叉耦合係數儲存於表66中，且使用此等交叉耦合係數來針對單元間交叉 耦合修正自快閃記憶體裝置62讀取的臨限電壓量測結果。在關於何時執行交叉耦合估計之第四個選項下，無論何時處理器52自快閃記憶體62接收到臨限電壓量測結果時，處理器52均執行適當驅動碼60以計算交叉耦合係數，將此等交叉耦合係數儲存於RAM 54中之表68中，且使用此等交叉耦合係數來針對單元間交叉耦合修正臨限電壓量測結果。驅動碼60通常包括於系統50之作業系統碼中，但亦可為獨立程式碼。
系統50之除快閃記憶體裝置62以外的組件組成快閃記憶體裝置62之主機70。大量儲存裝置58為承載用於實施本發明之電腦可讀驅動碼的電腦可讀儲存媒體之實例。該等電腦可讀儲存媒體之其他實例包括諸如承載該程式碼之CD的唯讀記憶體。
儘管已關於有限數目之實施例描述了本發明，但應瞭解，可進行本發明之許多變化、修改及其他應用。
1‧‧‧記憶體單元陣列/狀態
2‧‧‧行控制電路
3‧‧‧列控制電路
4‧‧‧c源極控制電路
5‧‧‧c－p井控制電路
6‧‧‧資料輸入/輸出電路
7‧‧‧命令電路
8‧‧‧狀態機
11‧‧‧規則陣列
13‧‧‧位元線單元
15‧‧‧線路
17‧‧‧線路
19‧‧‧字線單元
20‧‧‧控制器
21‧‧‧積體電路晶片
22‧‧‧積體電路晶片
23‧‧‧線路
25‧‧‧匯流排
26a‧‧‧線路
26b‧‧‧線路
26c‧‧‧線路
27‧‧‧控制器
29‧‧‧位元控制線
31‧‧‧字組控制線
33‧‧‧引導控制線
35‧‧‧線路
41‧‧‧讀取線
43‧‧‧引導線單元
44‧‧‧線路
50‧‧‧系統
52‧‧‧處理器
54‧‧‧RAM
56‧‧‧啟動ROM
58‧‧‧大量儲存裝置(硬碟)
60‧‧‧快閃記憶體驅動碼
62‧‧‧快閃記憶體裝置
64‧‧‧匯流排
66‧‧‧交叉耦合係數表
68‧‧‧表
70‧‧‧主機
110‧‧‧臨限電壓分布
112‧‧‧臨限電壓分布
114‧‧‧臨限電壓分布
116‧‧‧臨限電壓分布
118‧‧‧臨限電壓分布
120‧‧‧臨限電壓分布
122‧‧‧臨限電壓分布
124‧‧‧臨限電壓分布
151‧‧‧單元
152‧‧‧單元
153‧‧‧單元
154‧‧‧單元
155‧‧‧單元
156‧‧‧單元
157‧‧‧單元
158‧‧‧單元
159‧‧‧單元
V0.5 ‧‧‧參考比較電壓
V1 ‧‧‧參考比較電壓
V1.5 ‧‧‧參考比較電壓
V2 ‧‧‧參考比較電壓
V2.5 ‧‧‧參考比較電壓
V3 ‧‧‧參考比較電壓
V3.5 ‧‧‧參考比較電壓
V4 ‧‧‧參考比較電壓
V4.5 ‧‧‧參考比較電壓
V5 ‧‧‧參考比較電壓
V6 ‧‧‧參考比較電壓
V6.5 ‧‧‧參考比較電壓
V7 ‧‧‧參考比較電壓
V7.5 ‧‧‧參考比較電壓
圖1A說明以1位元模式程式化之快閃單元之臨限電壓分布；圖1B說明以2位元模式程式化之快閃單元之臨限電壓分布；圖2A及圖2B為快閃記憶體裝置之方塊圖；圖3說明交叉耦合快閃記憶體單元之陣列；圖4說明以3位元模式程式化且讀取為軟位元的快閃單元之臨限電壓分布； 圖5為本發明之系統之高階方塊圖。
50‧‧‧系統
52‧‧‧處理器
54‧‧‧RAM
56‧‧‧啟動ROM
58‧‧‧大量儲存裝置(硬碟)
60‧‧‧快閃記憶體驅動碼
62‧‧‧快閃記憶體裝置
64‧‧‧匯流排
66‧‧‧交叉耦合係數表
68‧‧‧表
70‧‧‧主機

Claims (23)

  1. 一種儲存及讀取資料之方法，其包含：(a)提供一包括複數個單元之記憶體，藉由將該等單元之一實體性質之個別值設定為指示資料而將該資料儲存於該等單元中，隨後藉由量測該等個別值來讀取該等單元，以獲得該等個別值之個別量測結果；(b)讀取該等單元中之一者及該一單元之至少一相鄰單元，藉此獲得該一單元及每一該相鄰單元之該等個別量測結果；及(c)基於該等個別量測結果且基於每一該相鄰單元干擾該一單元之該讀取之一個別程度，估計已儲存於該一單元中的該個別資料；及(d)判定該每一該相鄰單元干擾該一單元之該讀取之該個別程度；其中判定係基於該干擾之一非線性模型。
  2. 如請求項1之方法，其中該等單元為快閃單元，且其中該實體性質為該等快閃單元之一臨限電壓。
  3. 如請求項1之方法，其進一步包含：(e)將該資料儲存於該一單元中及每一該至少一相鄰單元中。
  4. 如請求項1之方法，其中該判定係在該儲存之前實現。
  5. 如請求項1之方法，其中該判定係連同該估計迭代地實現。
  6. 一種儲存及讀取資料之方法，其包含： (a)提供一包括複數個單元之記憶體，藉由將該等單元之一實體性質之個別值設定為指示資料而將該資料儲存於該等單元中，隨後藉由量測該等個別值來讀取該等單元，以獲得該等個別值之個別量測結果；(b)讀取該等單元中之一者及該一單元之至少一相鄰單元，藉此獲得該一單元及每一該相鄰單元之該等個別量測結果；及(c)判定該每一該相鄰單元干擾該一單元之該讀取之該個別程度，其中該判定係基於該干擾之一非線性模型；及(d)基於該等個別量測結果且基於每一該相鄰單元干擾該一單元之該讀取之該個別程度，估計已儲存於該一單元中的該個別資料，該估計係一不包含該等個別量測結果的重設之計算結果。
  7. 如請求項6之方法，其中該等單元為快閃單元，且其中該實體性質為該等快閃單元之一臨限電壓。
  8. 如請求項7之方法，其進一步包含：(e)將該資料儲存於該一單元中及每一該至少一相鄰單元中。
  9. 如請求項6之方法，其中該判定係在該儲存之前實現。
  10. 如請求項6之方法，其中該判定係連同該估計迭代地實現。
  11. 一種儲存及讀取資料之方法，其包含：(a)提供一包括複數個單元之記憶體，藉由將該等單元 之一實體性質之個別值設定為指示資料而將該資料儲存於該等單元中，隨後藉由量測該等個別值來讀取該等單元，以獲得該等個別值之個別量測結果；(b)讀取該等單元中之一者及該一單元之至少一相鄰單元，藉此獲得該一單元及每一該相鄰單元之該等個別量測結果；及(c)判定該每一該相鄰單元干擾該一單元之該讀取之該個別程度，其中該判定係基於該干擾之一非線性模型；(d)基於該等個別量測結果且基於每一該相鄰單元干擾該一單元之該讀取之該個別程度，估計已儲存於該一單元中的該個別資料，該估計係不包含該等個別量測結果的重設之一計算結果；及(e)將該資料儲存於該一單元中及每一該至少一相鄰單元中。
  12. 如請求項11之方法，其中該等單元為快閃單元，且其中該實體性質為該等快閃單元之一臨限電壓。
  13. 如請求項11之方法，其中該判定係在該儲存之前實現。
  14. 如請求項11之方法，其中該判定係連同該估計迭代地實現。
  15. 一種儲存及讀取資料之方法，其包含：(a)提供一包括複數個單元之記憶體，藉由將該等單元之一實體性質之個別值設定為指示資料而將該資料儲存於該等單元中，隨後藉由量測該等個別值來讀 取該等單元，以獲得該等個別值之個別量測結果；(b)讀取該等單元中之一者及該一單元之至少一相鄰單元，藉此獲得該一單元及每一該相鄰單元之該等個別量測結果；(c)判定該每一該相鄰單元干擾該一單元之該讀取之該個別程度，其中該判定係基於該干擾之一線性模型；及(d)基於該等個別量測結果且基於每一該相鄰單元干擾該一單元之該讀取之該個別程度，估計已儲存於該一單元中的該個別資料，該估計係一不包含該等個別量測結果的重設之計算結果。
  16. 如請求項15之方法，其中該等單元為快閃單元，且其中該實體性質為該等快閃單元之一臨限電壓。
  17. 如請求項15之方法，其中該判定係與該估計分離而實現。
  18. 如請求項15之方法，其中該判定係基於對該一單元及每一該相鄰單元之該讀取所獲得的該等個別量測結果。
  19. 如請求項15之方法，其進一步包含：(e)將該資料儲存於該一單元中及每一該至少一相鄰單元中。
  20. 如請求項19之方法，其中該判定係在該儲存之後實現。
  21. 如請求項20之方法，其中該判定係在無論何時讀取該一單元時實現。
  22. 如請求項15之方法，其中該估計包括針對該至少一相鄰 單元造成之該干擾而修正該一單元之該個別量測結果。
  23. 如請求項15之方法，其中該估計包括估計該一單元之該個別值之一分布之一參數之至少一預期值。
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