TWI463494B - 操作一記憶體裝置之系統及方法 - Google Patents

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TWI463494B TW099139123A TW99139123A TWI463494B TW I463494 B TWI463494 B TW I463494B TW 099139123 A TW099139123 A TW 099139123A TW 99139123 A TW99139123 A TW 99139123A TW I463494 B TWI463494 B TW I463494B
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Description

操作一記憶體裝置之系統及方法
發明大體而言係關於操作一記憶體裝置。
技術之進步已產生較小且較強大之計算裝置。舉例而言，當前存在多種攜帶型個人計算裝置，包括無線計算裝置，諸如攜帶型無線電話、個人數位助理(PDA)及傳呼裝置，其體積小、重量輕且易於由使用者攜帶。更具體言之，攜帶型無線電話(諸如，蜂巢式電話及網際網絡協定(IP)電話)可經由無線網路傳達語音及資料封包。此外，許多此等無線電話包括併入至其中之其它類型之裝置。舉例而言，無線電話亦可包括數位靜態相機、數位視訊相機、數位記錄器及音訊檔案播放器。叉，此等無線電話可處理可執行指令，包括可用以存取網際網路之軟體應用程式(諸如，web瀏覽器應用程式)。因而，此等無線電話可包括顯著的計算能力。
減少攜帶型個人計算裝置之功率消耗使電池再充電或替換之間的操作時間增加。減小電子元件之供應電壓通常導致較低功率消耗。然而，一些電子元件可能在供應電壓減小之情況下以較慢速度操作。
此較慢速度可能影響電子裝置內之特定電路的操作。舉例而言，一些記憶體裝置(諸如，靜態隨機存取記憶體(SRAM)裝置)可藉由以下操作來讀取儲存於一位元單元處之資料值：對耦接至該位元單元之一對位元線預充電，及 基於儲存於該位元單元處之資料值對已預充電位元線中之一者放電。耦接至位元線之感測放大器可比較該等位元線處之電壓，且產生一指示位元單元處之資料值的輸出。可鑒於以下競爭要求來控制感測放大器：等待足夠差分電壓產生以達成可靠結果，但減少不必要之延遲以達成功率效率。可藉由降低至記憶體控制元件之供應電壓以減少功率消耗而達成之功率節省可能在降低之供應電壓導致感測放大器之延遲操作時至少部分地偏移達位元線處的增加之電壓差。
揭示一種記憶體系統，其能夠以邏輯供應電壓之一範圍操作。一感測放大器啟用信號係基於一迴路電路處之一第一信號而在該迴路電路處產生，而一字線啟動係基於一在一字線啟用電路處所接收之稍後的信號。藉由控制該字線啟用電路及該迴路電路之時序，一記憶體裝置可以供應電壓之一較大範圍操作。
舉例而言，藉由在起始該字線啟用電路之操作之前起始該迴路電路之操作，可在該迴路電路處補償歸因於減小之邏輯供應電壓的顯著延遲以維持一字線偏壓與一感測放大器啟用信號之間的一實質上恆定之延遲。結果，在一記憶體讀取期間之差分電壓產生之一量可能實質上不受降低該邏輯供應電壓之影響，從而實現增加之功率節省。
在一特定實施例中，揭示一種設備，其包括一位元單元，該位元單元耦接至一第一位元線及一第二位元線。該 設備亦包括一感測放大器，其耦接至該第一位元線及該第二位元線。該設備進一步包括一迴路電路，其經組態以回應於接收一第一信號而將一感測放大器啟用信號提供至該感測放大器。該設備包括一字線啟用電路，其經組態以回應於接收一第二信號而將一字線啟用信號提供至一字線驅動器電路。該迴路電路在該字線啟用電路接收該第二信號之前接收該第一信號。
在另一特定實施例中，一種方法包括：在一記憶體裝置處接收一輸入信號，該記憶體裝置包括一位元單元，該位元單元耦接至一字線且經由一第一位元線及一第二位元線耦接至一感測放大器。該方法包括：回應於接收該輸入信號而將一第一信號發送至一迴路電路以起始該迴路電路之一操作，及將一第二信號發送至一字線啟用電路以起始一字線信號在該字線處之產生。該第一信號係在該第二信號之前發送。
由所揭示之實施例中之至少一者所提供之一特定優點在於：因為該迴路電路在該字線啟用信號接收該第二信號之前接收該第一信號，所以可適應在產生一感測放大器啟用信號時歸因於一減小之供應電壓的該迴路電路之一延遲，即使當在該字線啟用電路處接收該第二信號之後該延遲超過一待產生之臨限差分電壓所要求之時間時亦如此。結果，可達成比在該迴路電路及該字線啟用電路由一共同信號觸發之系統中低的功率操作。
本發明之其他態樣、優點及特徵將在審閱包括以下章節 之完整申請案之後變得顯而易見：[圖式簡單說明]、[實施方式]及[申請專利範圍]。
參看圖1，描繪用以自一位元單元擷取資料之系統之第一說明性實施例，且大體上將其指定為100。系統100包括一代表性位元單元102，該代表性位元單元102耦接至一字線106、一第一位元線108及一第二位元線110。一感測放大器104耦接至第一位元線108及第二位元線110。一字線啟用電路112耦接至一字線驅動器138，該字線驅動器138耦接至字線106。一迴路電路114耦接至感測放大器104。迴路電路114回應於第一信號101，且字線啟用電路112回應於第二信號103。在將第二信號103提供至字線啟用電路112之前將第一信號101提供至迴路電路114。結果，可調整迴路電路114之操作之時序以適應迴路電路114內歸因於供應電壓值之延遲。
在一特定實施例中，位元單元102經組態以儲存一資料值，諸如，邏輯高或邏輯低之資料值。舉例而言，位元單元102可為靜態隨機存取記憶體(SRAM)之位元單元。為了說明，位元單元102可為6電晶體(6T)位元單元。位元單元102回應於字線106處之電壓以使位元單元102選擇性地耦接至第一位元線108及第二位元線110。在一特定實施例中，施加至字線106之電壓可使位元單元102將第一電壓施加至第一位元線108且將第二電壓施加至第二位元線110。舉例而言，施加至第一位元線108之電壓可表示儲存於位 元單元102處之資料值，且互補資料值(諸如，施加至位元線108之值的邏輯「非」)可施加至第二位元線110(例如，位元線條(bit line bar)或BLB)。
在一特定實施例中，感測放大器104經組態以經由第一位元線108接收第一電壓且經由第二位元線110接收第二電壓。感測放大器104經組態以產生一輸出值116，該輸出值116指示第一位元線108與第二位元線110之間的電壓差分。舉例而言，當第一位元線108具有高於第二位元線110之電壓時，輸出值116可為邏輯高值，且當第一位元線108具有低於第二位元線110之電壓時，輸出值116可為邏輯低值。感測放大器104可回應於自迴路電路114接收之感測放大器啟用(SAEN)信號105。感測放大器104可具有臨限差分靈敏度，使得可以可靠方式讀取第一位元線108與第二位元線110之間的超過臨限差分靈敏度的電壓差，而不可以可靠方式讀取不超過臨限差分靈敏度之電壓差分。
在一特定實施例中，字線啟用電路112回應於第二信號103。字線啟用電路112經組態以將一字線啟用(WLEN)信號113提供至字線驅動器138以使得能夠經由一字線信號對位元單元102進行存取。舉例而言，字線驅動器138可回應於來自字線啟用電路112之字線啟用信號113而將一字線信號提供至字線106(諸如，施加至字線106之電壓)。
在一特定實施例中，迴路電路114回應於第一信號101，且經組態以將感測放大器啟用(SAEN)信號105提供至感測放大器104。迴路電路114可進一步回應於指示對位元線放 電之一或多個信號(未圖示)以判定用以起始感測放大器啟用信號105之時序。舉例而言，當對第一位元線108及第二位元線110預充電至一電壓位準時，且在藉由一電壓對字線106加偏壓以將位元單元102耦接至位元線108、110之後，在達成在位元線108及110處超過臨限差分靈敏度之差分信號之前，可能流逝一定量之時間。結果，在迴路電路114處引入一延遲，使得在位元線108及110處產生之電壓差分足夠用於可靠資料讀取之後將感測放大器啟用信號105提供至感測放大器104。
如在圖1之時序圖中之各種說明性信號跡線中所說明，在啟動第二信號103之前啟動第一信號101。迴路電路114在字線啟用電路112接收第二信號103之前接收該第一信號101。儘管貫穿本發明將啟動說明為自低邏輯位準至高邏輯位準之轉變，但將理解，啟動信號可包括自高邏輯位準至低邏輯位準之轉變、一或多個脈衝或其他啟動信號。另外，儘管為了說明清楚起見，將一些信號轉變說明為瞬時的，但任何轉變或所有轉變可能發生於一轉變週期內且可能不為瞬時的。
回應於啟動第二信號103，字線啟用信號113提供至字線驅動器138。作為回應，字線106之電壓說明為自低邏輯位準轉變至高邏輯位準。為了說明，字線106可提供至諸如n型場效電晶體(NFET)之n型電晶體之閘極以將位元單元102之節點耦接至位元線108及110。回應於字線106之電壓轉變至邏輯高值，開始產生已預充電第一位元線108與已預 充電第二位元線110之間的差分電壓，該差分電壓隨時間增加直至達到臨限差分靈敏度120為止。在達到臨限差分靈敏度120之後不久，感測放大器啟用信號105自低邏輯位準轉變至高邏輯位準，且回應於感測放大器啟用信號105之轉變，感測放大器104產生感測放大器輸出116，該感測放大器輸出116具有指示位元線108與位元線110之間的差分電壓之值。
系統100可用於具有各種供應電壓之電子裝置中。然而，當供應電壓減小時，在迴路電路114內與邏輯電晶體相關聯之延遲可能增加。舉例而言，當供應電壓接近於迴路電路114內的電晶體之臨限電壓時，通過該電晶體之電流可能減小，從而減慢迴路電路114內之電路之操作。因此，諸如，在各種低功率應用中，當供應電壓減小時，感測放大器啟用信號105可經歷回應於第一信號101的增加之延遲。結果，若感測放大器啟用信號105被延遲超過臨限差分靈敏度120，則歸因於位元線108與位元線110之間的增加之電壓差分的功率消耗增加。因此，藉由在第二信號103之前提供第一信號101，感測放大器104具有額外時間以針對較低操作電壓進行調整。結果，系統100之功率消耗可在操作電壓之範圍內得以減少且實質上得到改良。
參看圖2，描繪用以自一位元單元讀取資料之系統之第二說明性實施例，且大體上將其指定為200。系統200包括一記憶體裝置220，該記憶體裝置220具有耦接至一感測放大器204之代表性位元單元202。位元單元202耦接至一字 線206、一第一位元線208及一第二位元線210。一字線啟用電路212耦接至一字線驅動器238。字線驅動器238經耦接以將表示一字線信號之電壓提供至字線206。一迴路電路214經耦接以將一輸出提供至感測放大器204及字線啟用電路212。一時序電路232經耦接以接收一輸入信號231，且將第一信號201提供至迴路電路214並將第二信號203提供至字線啟用電路212。在一特定實施例中，圖2之系統200對應於圖1之系統100。
在一特定實施例中，時序電路232包括用以接收輸入信號231之輸入端250。舉例而言，輸入信號231可為時脈信號。閘之第一集合234(諸如，串聯耦接之反相器)經調適以將一延遲施加至輸入信號231，從而在第一輸出端252處產生第一信號201。第一信號201起始迴路電路214之操作。閘之第二集合236在第二輸出端254處產生第二信號203。儘管說明時序電路232具有閘之第一集合234及閘之第二集合236，但在其他實施例中，時序電路232可包括更多閘、更少閘或其他電路元件，使得時序電路232回應於輸入信號231，且包括用以提供第一信號201之第一輸出端252及用以提供第二信號203之第二輸出端254，其中第一信號201在第二信號203之前出現。
在一特定實施例中，字線啟用電路212經組態以回應於接收第二信號203而將一字線啟用(WLEN)信號213提供至字線驅動器238。字線啟用電路212回應於第二信號203而產生字線啟用信號213。字線啟用電路212亦可回應於來自 迴路電路214之輸出端之停用信號245而停用字線啟用信號213。字線啟用信號213提供至字線驅動器238。
在一特定實施例中，字線驅動器238回應於自字線啟用電路212所發送之字線啟用信號213。字線驅動器238可經調適以回應於字線啟用信號213而將一偏壓施加至字線206。字線驅動器238及包括代表性位元單元202之記憶體裝置220可存在於記憶體電壓域264中，而系統200之其他組件可存在於邏輯電壓域260中。記憶體電壓域264可具有比邏輯電壓域260之供應電壓262(Vdd_L)高之供應電壓266(Vdd_H)。可將一位準移位器(未圖示)耦接於字線啟用電路212與字線驅動器238之間以將字線啟用信號213之電壓自邏輯電壓域260調整至記憶體電壓域264。
在一特定實施例中，記憶體裝置220包括代表性位元單元202、字線206、位元線208及210以及感測放大器204。舉例而言，記憶體裝置220可為SRAM裝置，且位元單元202可為6T位元單元。記憶體裝置220亦可包括一虛設字線242，該虛設字線242經由多個虛設單元240耦接至一虛設位元線243。虛設字線242、虛設位元線243及虛設單元240可模擬可能出現於字線206以及位元線208及210中之一或多者上之電容及負載量。可將虛設位元線243提供至迴路電路214以使迴路電路214能夠獲得與對位元線208及210之放電相關之時序資訊。舉例而言，可對虛設位元線243預充電，且已預充電虛設位元線243之放電時間可接近於位元線208及210中之一者在各種製程、電壓、溫度或其他操 作條件下的放電時間。因此，可使用虛設位元線243來根據操作條件對感測放大器啟用信號205計時，該等操作條件可能影響位元線208、210處之差分電壓的產生。
在一特定實施例中，迴路電路214耦接至虛設位元線243且包括一可程式化電路部分244。迴路電路214亦包括一邏輯電路部分246。迴路電路214可程式化以調整感測放大器啟用信號205之延遲。舉例而言，迴路電路214可為可程式化的，以維持在啟動字線206處之字線信號與啟動感測放大器啟用信號205之間的實質上恆定之延遲。實質上恆定之延遲可實質上獨立於邏輯域電壓260之供應電壓，諸如供應電壓Vdd_L 262。在一特定實施例中，可程式化電路部分244包括多個放電裝置248，該多個放電裝置248耦接至虛設位元線243且可控制以實現已預充電虛設位元線243之可調放電速率。舉例而言，藉由第一信號201啟用對虛設位元線243之放電。控制信號215可包括至多個放電裝置248之一或多個信號，以(諸如)對切換電晶體之一或多個閘極加偏壓，從而增加或減小已預充電虛設位元線243之放電速率。
邏輯電路部分246回應於對虛設位元線243之放電且產生感測放大器啟用信號205。因為邏輯電路部分246包括在邏輯域供應電壓Vdd_L 262降低時可以減小之速度操作的電路，所以可控制可程式化電路部分244以補償邏輯電路部分246之延遲，使得啟動字線206與啟用感測放大器204之間的延遲獨立於邏輯電壓域260之供應電壓262而保持實質 上恆定。
參看圖3描述系統200之操作，圖3描繪系統200之信號之特定實施例的時序圖。產生輸入信號231，其說明為在時間t1自低轉變至高。回應於輸入信號231，在時間t2產生第一信號201。另外，在時間t2之後產生第二信號203。
回應於第一信號201，產生感測放大器啟用信號205。感測放大器啟用信號205觸發感測放大器輸出216之操作。自第一信號201之轉變至感測放大器啟用信號205之轉變的感測放大器啟用信號之延遲302包括可歸於可程式化部分244之可程式化延遲304及可歸於邏輯電路部分246之供應電壓相依延遲306。舉例而言，在第一供應電壓Vdd_L1 308處，供應電壓相依延遲306相對較短，而可程式化延遲304相對較長。當供應電壓減小時(諸如，在Vdd_L2 310及Vdd_L3 312處)，供應電壓相依延遲306增加，且可程式化延遲304減小以便維持感測放大器啟用信號205之實質上恆定之延遲302。
回應於第二信號203，字線啟用電路212產生字線啟用信號213。回應於字線啟用信號213，字線驅動器238在時間t3將字線206處之邏輯低電壓轉變至邏輯高電壓。回應於字線206之轉變，已預充電位元線208及210開始產生一電壓差分314，該電壓差分314自時間t3增加直至在時間t4之後不久為止。當電壓差分314超過臨限值320(諸如，感測放大器204之臨限差分靈敏度)時，感測放大器啟用信號205在時間t4轉變。在感測放大器啟用信號205在時間t4轉 變之後，感測放大器輸出216產生感測放大器輸出信號216，其指示儲存於代表性位元單元202處之資料值。
藉由控制迴路電路214之可程式化部分244，感測放大器啟用信號205之延遲302可實質上恆定。結果，可維持字線206轉變與感測放大器204讀取差分值之間的實質上恆定之延遲322。可程式化實質上恆定之延遲322，使得電壓差分314在感測放大器204產生指示位元單元202之資料值的輸出216之前超過臨限差分靈敏度320。可另外程式化實質上恆定之延遲322，使得感測放大器204在發生歸因於產生之電壓差分314的實質上額外功率消耗之前進行操作。
因為迴路電路214回應於在第二信號203之前出現之第一信號201，所以相比迴路電路214及字線啟用電路212直接回應於一共同信號之情況，可在供應電壓Vdd_L 262之較大範圍內維持實質上恆定之延遲322。舉例而言，若迴路電路214回應於第二信號203，則感測放大器啟用信號205之延遲302不應超過第二信號203與滿足臨限值320之電壓差分314之間的延遲，以防止不必要的功率消耗。在第一所說明之供應電壓Vdd_L1 308處，可調整可程式化延遲304以縮短延遲302，使得在時間t4出現感測放大器啟用信號205。然而，當邏輯電壓域260之供應電壓262減小時，供應電壓相依延遲306增加。在最小所說明之供應電壓Vdd_L3 312處，電壓相依延遲306之增加可能太大以致偏移達可程式化延遲304之減小，從而在時間t4維持感測放大器啟用信號205。結果，在減小之供應電壓下，感測放 大器啟用信號205將在時間t4之後開始起動，其伴隨著歸因於產生更大電壓差分314之功率消耗的相應增加。實情為，藉由基於在第二信號203之前的第一信號201起始迴路電路之操作，迴路電路214具有一增加之時序窗(自t2至t4)，且可在減小之供應電壓Vdd_L3 312處維持實質上恆定之延遲322。
為了說明，使用邏輯電壓域260之供應電壓Vdd_L3 312的系統200之操作使迴路電路214之邏輯電路部分246之延遲306超過實質上恆定之延遲322。因此，若迴路電路214回應於第二信號203，則在供應電壓Vdd_L3 312處不能夠維持實質上恆定之延遲322。然而，如在圖3中所說明，迴路電路214在字線啟用電路212接收第二信號203之前接收第一信號201使迴路電路214之可程式化電路部分244能夠補償邏輯電路部分246之延遲306，從而維持實質上恆定之延遲322。與第二信號203相比，提前使用第一信號201增加了可用於可程式化電路部分244之時序容限，以補償歸因於邏輯電路部分246之延遲306且使較低供應電壓262能夠由系統200使用，同時維持實質上恆定之延遲322。
參看圖4，說明操作圖2之系統之方法的特定實施例。在402處，接收輸入信號231。在404處，在第一延遲之後產生第一信號201，且將其發送至迴路電路214。第一延遲對應於通過時序電路232處之閘之第一集合234的傳播時間。
在406處，在迴路電路處產生感測放大器啟用信號205。可在經由多個放電裝置248中之一或多者對已預充電虛設 位元線243放電(對應於可程式化延遲408)之後產生感測放大器啟用信號205。回應於對虛設位元線243放電，感測放大器啟用信號205藉由迴路電路214之邏輯電路部分246在電壓相依延遲410之後產生。
在412處，感測放大器204接收感測放大器啟用信號205，且基於第一位元線208與第二位元線210處之位元線-位元線條(BL/BLB)電壓差分來產生感測放大器輸出信號216。
在於404處產生第一信號201之後，在414處，在第二延遲之後產生第二信號203。第二延遲可對應於通過時序電路232處之閘之第二集合236的傳播時間。將第二信號203提供至字線啟用電路212。
在416處，字線啟用電路212產生字線啟用信號213，將該字線啟用信號213發送至字線驅動器238。字線驅動器238在字線206上產生一字線信號。舉例而言，在418處，字線驅動器238可將一偏壓施加至字線206以接通位元單元202處之存取電晶體。
在420處，字線信號使位元單元202開始對第一位元線208或第二位元線210(例如，BL或BLB)放電，且起始BL/BLB電壓差分之產生。在422處，BL/BLB電壓差分繼續產生直至斷開字線偏壓為止。舉例而言，回應於虛設位元線243放電，可將停用信號245提供至字線啟用電路212。字線啟用電路212可藉由斷開字線啟用信號213以使字線驅動器238以一邏輯低位準對字線206加偏壓而回應於 停用信號245。
可在整合至一電子裝置中之處理器處執行圖4之方法。舉例而言，如將參看圖7所描述，可由電腦或其他電子裝置起始發送第一信號201。或者或另外，熟習此項技術者將認識到，可藉由場可程式化閘陣列(FPGA)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、數位信號處理器(DSP)、控制器、另一硬體裝置或其任何組合來實施或起始圖4之方法400。
參看圖5，描繪操作記憶體系統之方法的第一實施例。在一說明性實施例中，該方法可在圖1或圖2之系統處執行。該方法包括：在502處，在一記憶體裝置處接收一輸入信號，該記憶體裝置包括一位元單元，該位元單元耦接至一字線且經由一第一位元線及一第二位元線耦接至一感測放大器。舉例而言，在記憶體系統200之時序電路232處接收圖2之輸入信號231，該記憶體系統200亦包括位元單元202，該位元單元202經由位元線208及210耦接至感測放大器204。
該方法包括：在504處，回應於接收該輸入信號，將一第一信號發送至一迴路電路以起始該迴路電路之操作，且在506處，將一第二信號發送至一字線啟用電路以起始一字線信號在字線處之產生。該第一信號係在該第二信號之前發送。舉例而言，在將第二信號203提供至字線啟用電路212之前，將圖2之第一信號201提供至迴路電路214。
藉由在第二信號之前發送第一信號，可調整迴路電路以 達成字線信號與感測放大器啟用信號之間的實質上恆定之延遲。實質上恆定之延遲可實質上獨立於邏輯域電壓。因此，在記憶體讀取期間，可藉由在減小之邏輯域電壓下之操作來減小功率消耗，而實質上不增加動態功率消耗。
可在整合至一電子裝置中之處理器處執行圖5之方法。舉例而言，如將參看圖7所描述，可由電腦或其他電子裝置產生第一信號201。或者或另外，熟習此項技術者將認識到，可藉由場可程式化閘陣列(FPGA)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、數位信號處理器(DSP)、控制器、另一硬體裝置或其任何組合來實施或起始圖5之方法500。
參看圖6，描繪操作記憶體系統之方法的第二實施例。在一說明性實施例中，該方法可在圖1或圖2之系統處執行。
該方法可包括：在602處，基於一邏輯域之供應電壓來程式化一迴路電路，以維持字線信號與感測放大器啟用信號之間的實質上恆定之延遲。實質上恆定之延遲實質上獨立於邏輯域電壓。舉例而言，可基於供應電壓Vdd_L 262來程式化圖2之迴路電路214，以維持圖3之實質上恆定之延遲322。
在一特定實施例中，在604處，可將一控制信號提供至可程式化電路部分之多個放電裝置以控制已預充電虛設位元線之放電速率。舉例而言，控制信號可為圖2之控制信號215，將該控制信號214提供至多個放電裝置248以控制 已預充電虛設位元線243之放電速率。
在606處，在一記憶體裝置處接收一輸入信號，該記憶體裝置包括一位元單元，該位元單元耦接至一字線且經由一第一位元線及一第二位元線耦接至一感測放大器。舉例而言，在記憶體系統200之時序電路232處接收圖2之輸入信號231，該記憶體系統200亦包括位元單元202，該位元單元202經由位元線208及210耦接至感測放大器204。
該方法亦包括：在608處，回應於接收該輸入信號，藉由將一第一延遲添加至該輸入信號來產生一第一信號，且藉由將一第二延遲添加至該第一信號來產生一第二信號。舉例而言，該第一信號可為圖2之第一信號201，且該第二信號可為圖2之第二信號203。該第一信號可由延遲元件之第一集合(諸如，圖2之閘之第一集合234)產生，且第二信號可由延遲元件之第二集合(諸如，藉由串聯耦接圖2之閘之第一集合234與閘之第二集合236)產生。
在610處，將該第一信號發送至迴路電路以起始該迴路電路之操作，且在612處，將該第二信號發送至一字線啟用電路以起始一字線信號在字線處之產生。該第一信號係在該第二信號之前發送。在一特定實施例中，迴路電路之操作產生一感測放大器啟用信號以使感測放大器能夠偵測第一位元線與第二位元線之電壓差分。舉例而言，在將第二信號203提供至字線啟用電路212之前，將圖2之第一信號201提供至迴路電路214。
字線啟用電路可在一邏輯電壓域中，該邏輯電壓域具有 一第一供應電壓(諸如，圖2之第一供應電壓Vdd_L 262)，且位元單元可在一記憶體電壓域中，該記憶體電壓域具有一第二供應電壓(諸如，圖2之第二供應電壓Vdd_H 266)。迴路電路可包括一可程式化電路部分及一邏輯電路部分，諸如，可程式化電路部分244及邏輯電路部分246。可程式化電路部分可為可調整的以補償邏輯電路部分之歸因於邏輯電壓域之供應電壓位準的延遲。
可在整合至一電子裝置中之處理器處執行圖6之方法。舉例而言，如將參看圖7所描述，可由電腦或其他電子裝置產生第一信號201。或者或另外，熟習此項技術者將認識到，可藉由場可程式化閘陣列(FPGA)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、數位信號處理器(DSP)、控制器、另一硬體裝置或其任何組合來實施或起始圖6之方法600。
參看圖7，描繪電子裝置之特定說明性實施例的方塊圖且大體上將其指定為700，該電子裝置包括具有一迴路電路之記憶體裝置，該迴路電路經組態以在字線啟用起始之前起始。裝置700包括耦接至記憶體732且包括一記憶體裝置764之處理器710(諸如，數位信號處理器(DSP))，該記憶體裝置764具有經組態以在字線啟用起始之前起始之迴路電路。在一說明性實例中，記憶體裝置764包括記憶圖1或圖2中所描繪之記憶體系統(根據圖3至圖6中之一或多者進行操作)，或其任何組合。
處理器710可包括記憶體裝置764(諸如，暫存器檔案或 其他嵌入式記憶體)，且可包括用以啟用發送第一信號及第二信號之電路(諸如，圖2之時序電路232)。在一特定實施例中，處理器710可實施圖4至圖6之方法中之一或多者。在另一實施例中，記憶體裝置764可在處理器710之外部，且處理器710可經組態以起始記憶體裝置764處之記憶體操作，諸如，藉由產生輸入信號201以起始記憶體裝置764處之記憶體讀取操作。
舉例而言，耦接至處理器710之記憶體732可為一電腦可讀有形媒體，其儲存包括電腦可執行指令之儲存軟體734，該等電腦可執行指令由處理器710執行以在包括位元單元之記憶體裝置處產生一輸入信號。該位元單元耦接至一字線，且經由一第一位元線及一第二位元線耦接至一感測放大器，諸如圖2之記憶體系統200。回應於接收該輸入信號，將一第一信號發送至一迴路電路以起始該迴路電路之操作。回應於接收該輸入信號，將一第二信號發送至一字線啟用電路以起始一字線信號在字線處之產生。該第一信號係在該第二信號之前發送，如由圖3之時序圖中之第一信號201及第二信號203所說明。迴路電路之操作可產生一感測放大器啟用信號以使感測放大器能夠偵測第一位元線與第二位元線之電壓差分。
軟體734可進一步包括可執行以進行以下操作之指令：基於一邏輯域之供應電壓來程式化迴路電路以維持字線信號與感測放大器啟用信號之間的實質上恆定之延遲。舉例而言，處理器710可基於處理器710之邏輯供應電壓來設定 圖2之控制信號214中之一或多個電壓以選擇性地操作放電元件248中之一或多者，從而維持實質上恆定之延遲322(圖3中所說明)。
圖7亦展示耦接至處理器710及顯示器728之顯示器控制器726。編碼器/解碼器(CODEC)734亦可耦接至處理器710。揚聲器736及麥克風738可耦接至CODEC 734。
圖7亦指示無線控制器740可耦接至處理器710及無線天線742。在一特定實施例中，處理器710、顯示器控制器726、記憶體732、CODEC 734、無線控制器740及記憶體裝置764包括於系統級封裝或晶載系統裝置722中。在一特定實施例中，輸入裝置730及電源供應器744耦接至晶載系統裝置722。此外，在一特定實施例中，如圖7中所說明，顯示器728、輸入裝置730、揚聲器736、麥克風738、無線天線742及電源供應器744在晶載系統裝置722之外部。然而，顯示器728、輸入裝置730、揚聲器736、麥克風738、無線天線742及電源供應器744中之每一者可耦接至晶載系統裝置722之組件(諸如，介面或控制器)。
前文所揭示之裝置及功能性可經設計且經組態於儲存於電腦可讀媒體上之電腦檔案(例如，RTL、GDSII、GERBER等)中。可將一些或所有此等檔案提供至基於此等檔案製造裝置之製造處理常式。所得產品包括半導體晶圓，該等半導體晶圓接著被分割成半導體晶粒且被封裝成半導體晶片。接著在上文所描述之裝置中使用該等晶片。圖8描繪電子裝置製造程序800之特定說明性實施例。
在製造程序800中，在諸如研究電腦806處接收實體裝置資訊802。實體裝置資訊802可包括表示半導體裝置(諸如，圖1至圖2之系統)之至少一實體性質的設計資訊。舉例而言，實體裝置資訊802可包括經由耦接至研究電腦806之使用者介面804鍵入的實體參數、材料特性及結構資訊。研究電腦806包括耦接至電腦可讀媒體(諸如，記憶體810)之處理器808(諸如，一或多個處理核心)。記憶體810可儲存電腦可讀指令，可執行該等電腦可讀指令以使處理器808變換實體裝置資訊802以遵照檔案格式且產生程式庫檔案812。
在一特定實施例中，程式庫檔案812包括至少一資料檔案，其包括變換之設計資訊。舉例而言，程式庫檔案812可包括半導體裝置(包括圖1或圖2之系統)之程式庫，提供該程式庫以與電子設計自動化(EDA)工具820一起使用。
程式庫檔案812可與EDA工具820在設計電腦814處結合使用，該設計電腦814包括耦接至記憶體818之處理器816(諸如，一或多個處理核心)。EDA工具820可作為處理器可執行指令儲存於記憶體818處，以使設計電腦814之使用者能夠設計使用程式庫檔案812之圖1或圖2之系統或其任何組合的電路。舉例而言，設計電腦814之使用者可經由耦接至設計電腦814之使用者介面824鍵入電路設計資訊822。電路設計資訊822可包括表示半導體裝置(諸如，圖1或圖2之系統或其任何組合)之至少一實體性質的設計資訊。為了說明，電路設計資訊可包括在電路設計中對特定 電路之識別及與其他元件之關係、定位資訊、特徵尺寸資訊、互連資訊或表示半導體裝置之實體性質的其他資訊。
設計電腦814可經組態以變換包括電路設計資訊822之設計資訊以遵照檔案格式。為了說明，檔案形成(file formation)可包括諸如圖形資料系統(GDSII)檔案格式之資料庫二進位檔案格式，該資料庫二進制檔案格式表示平面幾何形狀、文字標示及關於以階層式格式呈現之電路佈局的其他資訊。設計電腦814可經組態以產生包括變換之設計資訊之資料檔案，諸如，GDSII檔案826，該GDSII檔案826包括除其他電路或資訊之外的描述圖1或圖2之系統或其任何組合之資訊。為了說明，資料檔案可包括對應於晶載系統(SOC)之資訊，該晶載系統(SOC)包括圖1之系統且亦在SOC內包括額外電子電路及組件。
可在製造程序828處接收GDSII檔案826，以便根據GDSII檔案826中的變換之資訊製造圖1或圖2之系統或其任何組合。舉例而言，裝置製造程序可包括將GDSII檔案826提供至遮罩製造商830以產生諸如用於光微影處理之遮罩的一或多個遮罩(說明為代表性遮罩832)。遮罩832可在製造程序期間用以產生一或多個晶圓834，可測試該一或多個晶圓834且將其分離成晶粒(諸如，代表性晶粒836)。晶粒836包括一包括圖1或圖2之系統或其任何組合的電路。
可將晶粒836提供至封裝程序838，在封裝程序838中將晶粒836併入至代表性封裝840中。舉例而言，封裝840可包括單一晶粒836或多個晶粒(諸如，系統級封裝(SiP)配 置)。封裝840可經組態以符合一或多個標準或規格，諸如聯合電子裝置工程委員會(JEDEC)標準。
可將關於封裝840之資訊(諸如)經由儲存於電腦846處之組件程式庫散佈至各種產品設計者。電腦846可包括耦接至記憶體850之處理器848(諸如，一或多個處理核心)。印刷電路板(PCB)工具可作為處理器可執行指令儲存於記憶體850處以處理經由使用者介面844自電腦846之使用者接收之PCB設計資訊842。PCB設計資訊842可包括已封裝半導體裝置在電路板上之實體定位資訊，已封裝半導體裝置對應於包括圖1或圖2之系統或其任何組合之封裝840。
電腦846可經組態以變換PCB設計資訊842以便產生一資料檔案，諸如，具有包括以下各者之資料的GERBER檔案852：封裝半導體裝置在電路板上之實體定位資訊，以及諸如跡線及通道之電連接件的佈局，其中已封裝半導體裝置對應於包括圖1或圖2之系統或其任何組合之封裝840。在其他實施例中，由變換之PCB設計資訊產生之資料檔案可具有不同於GERBER格式之格式。
GERBER檔案852可在板裝配程序854處接收，且可用以產生PCB(諸如，代表性PCB 856)，該等PCB係根據儲存於GERBER檔案852內之設計資訊來製造。舉例而言，GERBER檔案852可上載至用於執行PCB製造程序之各種步驟的一或多個機器。PCB 856可藉由包括封裝840之電子組件進行板上組裝以形成代表性印刷電路總成(PCA)858。
可在產品製造程序860處接收PCA 858，且將其整合至諸 如第一代表性電子裝置862及第二代表性電子裝置864之一或多個電子裝置中。作為一說明性、非限制性實例，第一代表性電子裝置862、第二代表性電子裝置864或兩者可選自由以下各者組成之群：機上盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元及電腦。作為另一說明性、非限制性實例，電子裝置862及864中之一或多者可為諸如行動電話之遠端單元、手持型個人通信系統(PCS)單元、諸如個人資料助理之攜帶型資料單元、具備全球定位系統(GPS)功能之裝置、導航裝置、諸如儀錶讀取裝備之固定位置資料單元，或儲存或擷取資料或電腦指令之任何其他裝置，或其任何組合。儘管圖1至圖7中之一或多者可根據本發明之教示說明遠端單元，但本發明並不限於此等例示性所說明單元。本發明之實施例可適合用於包括主動積體電路之任何裝置中，該主動積體電路包括記憶體及晶載電路。
因此，可製造、處理圖1或圖2之系統或其任何組合且將其併入至電子裝置中，如在說明性程序800中所描述。關於圖1至圖7所揭示之實施例之一或多個態樣可包括於各種處理階段處(諸如，在程式庫檔案812、GDSII檔案826、GERBER檔案852內)，以及儲存於研究電腦806之記憶體810、設計電腦814之記憶體818、電腦846之記憶體850、在各種階段處(諸如，在板裝配程序854處)所使用之一或多個其他電腦或處理器之記憶體(未圖示)處，且亦併入至一 或多個其他實體實施例(諸如，遮罩832、晶粒836、封裝840、PCA 858、諸如原型電路或裝置之其他產品(未圖示)或其任何組合)中。儘管描繪自實體裝置設計至最終產品之各種代表性生產階段，但在其他實施例中，可使用更少階段或可包括額外階段。類似地，程序800可藉由單一實體或執行程序800之各種階段之一或多個實體來執行。
熟習此項技術者將進一步瞭解，結合本文中所揭示之實施例而描述之各種說明性邏輯區塊、組態、模組、電路及演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。為了清楚地說明硬體與軟體之此可互換性，上文已大體上在功能性方面描述各種說明性組件、區塊、組態、模組、電路及步驟。此功能性係實施為硬體抑或軟體視特定應用及強加於整個系統之設計約束而定。熟習此項技術者可針對每一特定應用以變化之方式來實施所描述之功能性，但不應將此等實施決策解釋為會導致脫離本發明之範疇。
結合本文中所揭示之實施例而描述之方法或演算法的步驟可直接體現於硬體中、由處理器執行之軟體模組中，或兩者之組合中。軟體模組可駐留於隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、抽取式碟片、緊密光碟唯獨記憶體(CD-ROM)或此項技術中已知的任何其他形式之儲存媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊及將 資訊寫入至儲存媒體。在替代例中，儲存媒體可整合至處理器。處理器及儲存媒體可駐留於特殊應用積體電路(ASIC)中。ASIC可駐留於計算裝置或使用者終端機中。在替代例中，處理器及儲存媒體可作為離散組件而駐留於計算裝置或使用者終端機中。
提供所揭示之實施例之先前描述以使熟習此項技術者能夠製造或使用所揭示之實施例。對此等實施例之各種修改對於熟習此項技術者將顯而易見，且在不脫離本發明之範疇的情況下，可將本文中所界定之原理應用於其他實施例。因此，本發明不意欲限於本文中所展示之實施例，而應符合可能與如由以下申請專利範圍所界定之原理及新穎特徵相一致的最廣範疇。
100‧‧‧用以自位元單元擷取資料之系統
101‧‧‧第一信號
102‧‧‧位元單元
103‧‧‧第二信號
104‧‧‧感測放大器
105‧‧‧感測放大器啟用(SAEN)信號
106‧‧‧字線
108‧‧‧第一位元線
110‧‧‧第二位元線
112‧‧‧字線啟用電路
113‧‧‧字線啟用(WLEN)信號
114‧‧‧迴路電路
116‧‧‧感測放大器輸出/輸出值
120‧‧‧臨限差分靈敏度
138‧‧‧字線驅動器
200‧‧‧用以自位元單元讀取資料之系統
201‧‧‧第一信號
202‧‧‧位元單元
203‧‧‧第二信號
204‧‧‧感測放大器
205‧‧‧感測放大器啟用信號
206‧‧‧字線
208‧‧‧第一位元線
210‧‧‧第二位元線
212‧‧‧字線啟用電路
213‧‧‧字線啟用(WLEN)信號
214‧‧‧迴路電路/控制信號
216‧‧‧感測放大器輸出信號
220‧‧‧記憶體裝置
231‧‧‧輸入信號
232‧‧‧時序電路
234‧‧‧閘之第一集合
236‧‧‧閘之第二集合
238‧‧‧字線驅動器
240‧‧‧虛設單元
242‧‧‧虛設字線
243‧‧‧虛設位元線
244‧‧‧可程式化電路部分
245‧‧‧停用信號
246‧‧‧邏輯電路部分
248‧‧‧放電裝置
250‧‧‧輸入端
252‧‧‧第一輸出端
254‧‧‧第二輸出端
260‧‧‧邏輯電壓域
262‧‧‧邏輯域供應電壓
264‧‧‧記憶體電壓域
266‧‧‧記憶體供應電壓
302‧‧‧感測放大器啟用信號之延遲
304‧‧‧可程式化延遲
306‧‧‧供應電壓相依延遲
308‧‧‧供應電壓Vdd_L1
310‧‧‧供應電壓Vdd_L2
312‧‧‧供應電壓Vdd_L3
314‧‧‧電壓差分
320‧‧‧臨限值/臨限差分靈敏度
322‧‧‧實質上恆定之延遲
700‧‧‧電子裝置
710‧‧‧處理器
722‧‧‧系統級封裝或晶載系統裝置
726‧‧‧顯示器控制器
728‧‧‧顯示器
730‧‧‧輸入裝置
732‧‧‧記憶體
734‧‧‧軟體/編碼器/解碼器(CODEC)
736‧‧‧揚聲器
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740‧‧‧無線控制器
742‧‧‧無線天線
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764‧‧‧記憶體裝置
800‧‧‧電子裝置製造程序
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846‧‧‧電腦
848‧‧‧處理器
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852‧‧‧GERBER檔案
854‧‧‧板裝配程序
856‧‧‧印刷電路板(PCB)
858‧‧‧印刷電路總成(PCA)
860‧‧‧產品製造程序
862‧‧‧第一代表性電子裝置
864‧‧‧第二代表性電子裝置
圖1為具有迴路電路及字線啟用電路之記憶體系統之第一說明性實施例的方塊圖；圖2為具有迴路電路及字線啟用電路之記憶體系統之第二說明性實施例的圖；圖3為圖2之記憶體系統之信號之特定實施例的時序圖；圖4為圖2之系統之操作的方法之特定說明性實施例的流程圖；圖5為操作記憶體系統之方法之第一特定說明性實施例的流程圖；圖6為操作記憶體系統之方法之第二特定說明性實施例的流程圖； 圖7為包括一記憶體系統之攜帶型裝置的方塊圖，該記憶體系統具有在字線啟用電路之前啟用之迴路電路；及圖8為用以製造包括一記憶體系統之電子裝置之製造程序之特定說明性實施例的資料流程圖，該記憶體系統具有在字線啟用電路之前啟用之迴路電路。
100‧‧‧用以自位元單元擷取資料之系統
101‧‧‧第一信號
102‧‧‧位元單元
103‧‧‧第二信號
104‧‧‧感測放大器
105‧‧‧感測放大器啟用(SAEN)信號
106‧‧‧字線
108‧‧‧第一位元線
110‧‧‧第二位元線
112‧‧‧字線啟用電路
113‧‧‧字線啟用(WLEN)信號
114‧‧‧迴路電路
116‧‧‧感測放大器輸出/輸出值
120‧‧‧臨限差分靈敏度
138‧‧‧字線驅動器

Claims (32)

  1. 一種用於儲存資料之設備，該設備包含：一位元單元，其耦接至一第一位元線及一第二位元線；一感測放大器，其耦接至該第一位元線及該第二位元線；一迴路電路，其經組態以回應於自一時序電路接收一第一信號而將一感測放大器啟用信號提供至該感測放大器；及一字線啟用電路，其經組態以回應於自該時序電路接收一第二信號而將一字線啟用信號提供至一字線驅動器，及其中該迴路電路在該字線啟用電路接收該第二信號之前接收該第一信號。
  2. 如請求項1之設備，其進一步包含該時序電路，其中該時序電路回應於一輸入信號以產生該第一信號及該第二信號。
  3. 如請求項2之設備，其中該時序電路進一步包含：一輸入端，其用以接收該輸入信號；一第一輸出端，其用以提供該第一信號；一第二輸出端，其用以提供該第二信號；閘之一第一集合，其用以在該第一輸出端處產生該第一信號，其中該第一信號起始該迴路電路之操作；及閘之一第二集合，其用以在該第二輸出端處產生該第 二信號，其中該第二信號起始該字線啟用電路之操作。
  4. 如請求項1之設備，其中該迴路電路可程式化以調整該感測放大器啟用信號之一延遲。
  5. 如請求項4之設備，其中該迴路電路可程式化以維持由該字線驅動器啟動一字線信號與啟動該感測放大器啟用信號之間的一實質上恆定之延遲，及其中該實質上恆定之延遲實質上獨立於與該迴路電路相關聯之一邏輯域之一供應電壓。
  6. 如請求項5之設備，其中：該邏輯域之該供應電壓使該迴路電路之一邏輯電路部分之一延遲超過該實質上恆定之延遲；且該迴路電路在該字線啟用電路接收該第二信號之前接收該第一信號使該迴路電路之一可程式化電路部分能夠補償該邏輯電路部分之該延遲，從而維持該實質上恆定之延遲。
  7. 如請求項5之設備，其中該字線信號使該位元單元起始該第一位元線與該第二位元線之間的一電壓差分之一產生，其中該感測放大器具有一臨限差分靈敏度，且其中該實質上恆定之延遲使該電壓差分在該感測放大器產生一指示該位元單元之一資料值的輸出之前超過該臨限差分靈敏度。
  8. 如請求項1之設備，其中該迴路電路包括一可程式化電路部分及一邏輯電路部分。
  9. 如請求項8之設備，其中該可程式化電路部分包括可控 制以實現一已預充電虛設位元線之一可調放電速率的多個放電裝置。
  10. 如請求項1之設備，其進一步包含一靜態隨機存取記憶體(SRAM)裝置，該SRAM裝置包含該位元單元及該感測放大器，其中該位元單元耦接至一回應於該字線驅動器之字線。
  11. 如請求項1之設備，其中該位元單元、該感測放大器、該迴路電路及該字線啟用電路係整合於至少一半導體晶粒中。
  12. 如請求項1之設備，其進一步包含一裝置，該裝置選自由以下各者組成之群：一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航裝置、一通信裝置、一個人數位助理(PDA)、一固定位置資料單元及一電腦，該位元單元、該感測放大器、該字線啟用電路及該迴路電路整合至該裝置中。
  13. 一種用於操作一記憶體裝置之方法，該方法包含：在該記憶體裝置處接收一輸入信號，該記憶體裝置包括一位元單元，該位元單元耦接至一字線且經由一第一位元線及一第二位元線耦接至一感測放大器；及回應於在該記憶體裝置之一時序電路處接收該輸入信號而進行以下操作：將一第一信號自該時序電路發送至一迴路電路以起始該迴路電路之一操作；及將一第二信號自該時序電路發送至一字線啟用電路 以起始一字線信號在該字線處之產生，其中該第一信號係在該第二信號之前發送。
  14. 如請求項13之方法，其中該迴路電路之該操作產生一感測放大器啟用信號以使該感測放大器能夠偵測該第一位元線與該第二位元線之一電壓差分。
  15. 如請求項13之方法，其中該字線啟用電路在一具有一第一供應電壓之邏輯電壓域中，且該位元單元在一具有一第二供應電壓之記憶體電壓域中，其中該迴路電路包括一可程式化電路部分及一邏輯電路部分，且其中該可程式化電路部分係可調整的以補償該邏輯電路部分之歸因於與該迴路電路相關聯之該邏輯電壓域之一供應電壓位準的一延遲。
  16. 如請求項15之方法，其進一步包含將一控制信號提供至該可程式化電路部分之多個放電裝置以控制一已預充電虛設位元線之一放電速率。
  17. 如請求項13之方法，其進一步包含基於一邏輯域之一供應電壓來程式化該迴路電路以維持啟動該字線信號與啟動一感測放大器啟用信號之間的一實質上恆定之延遲，其中該實質上恆定之延遲實質上獨立於一邏輯域電壓。
  18. 如請求項17之方法，其中該時序電路藉由一第一延遲來延遲該輸入信號以產生該第一信號，且藉由一第二延遲來延遲該第一信號以產生該第二信號。
  19. 如請求項13之方法，其中發送該第一信號及發送該第二信號係在一整合至一電子裝置中之處理器處執行。
  20. 一種電腦可讀有形媒體，其儲存可由一電腦執行之指令，該等指令包含：可由該電腦執行以在一記憶體裝置處產生一輸入信號之指令，該記憶體裝置包括一位元單元，該位元單元耦接至一字線且經由一第一位元線及一第二位元線耦接至一感測放大器，其中回應於在該記憶體裝置之一時序電路處接收該輸入信號而進行以下操作：將一第一信號自該時序電路發送至一迴路電路以起始該迴路電路之一操作，且將一第二信號自該時序電路發送至一字線啟用電路以起始一字線信號在該字線處之產生，其中該第一信號係在該第二信號之前發送。
  21. 如請求項20之電腦可讀有形媒體，其中該等指令進一步包含可由該電腦執行以進行以下操作之指令：基於一供應電壓來程式化該迴路電路以維持該字線信號之啟動與一感測放大器啟用信號之啟動之間的一實質上恆定之延遲。
  22. 如請求項20之電腦可讀有形媒體，其中該迴路電路之該操作產生一感測放大器啟用信號以使該感測放大器能夠偵測該第一位元線與該第二位元線之一電壓差分。
  23. 如請求項20之電腦可讀有形媒體，其中該等指令可由一整合於一裝置中之處理器執行，該裝置選自由以下各者組成之群：一機上盒、一音樂播放器、一視訊播放器、 一娛樂單元、一導航裝置、一通信裝置、一個人數位助理(PDA)、一固定位置資料單元及該電腦。
  24. 一種用於儲存資料之設備，該設備包含：用於儲存一資料值之構件；用於基於一第一位元線與一第二位元線之一差分電壓來判定該資料值的構件，該第一位元線及該第二位元線耦接至該用於儲存之構件；用於回應於自一時序電路接收一第一信號而將一啟用信號提供至該用於判定之構件的構件；及用於回應於自該時序電路接收一第二信號而將一字線啟用信號提供至一字線驅動器之構件，其中該用於提供該啟用信號之構件在該用於提供該字線啟用信號之構件接收該第二信號之前接收該第一信號。
  25. 如請求項24之設備，其中該用於儲存該資料值之構件、該用於判定該資料值的構件、該用於提供該啟用信號的構件、及該用於提供該字線啟用信號的構件係整合於至少一半導體晶粒中。
  26. 如請求項24之設備，其進一步包含一裝置，該裝置選自由以下各者組成之群：一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航裝置、一通信裝置、一個人數位助理(PDA)、一固定位置資料單元及一電腦，該用於儲存之構件及該用於判定該資料值之構件整合至該裝置中。
  27. 一種用於操作一記憶體裝置之方法，該方法包含：一用於在該記憶體裝置處接收一輸入信號之第一步驟，該記憶體裝置包括一位元單元，該位元單元耦接至一字線且經由一第一位元線及一第二位元線耦接至一感測放大器；及回應於在該記憶體裝置之一時序電路處接收該輸入信號而進行以下步驟：一用於將一第一信號自該時序電路發送至一迴路電路以起始該迴路電路之一操作的第二步驟；及一用於將一第二信號自該時序電路發送至一字線啟用電路以起始一字線信號在該字線處之產生的第三步驟，其中該第一信號係在該第二信號之前發送。
  28. 如請求項27之方法，其中該第一步驟、該第二步驟及該第三步驟係藉由一整合至一電子裝置中之處理器執行。
  29. 一種用於製造一半導體裝置之方法，該方法包含：接收一資料檔案，該資料檔案包含對應於該半導體裝置之設計資訊；及根據該設計資訊製造該半導體裝置，其中該半導體裝置包含：一位元單元，其耦接至一第一位元線及一第二位元線；一感測放大器，其耦接至該第一位元線及該第二位元線；一迴路電路，其經組態以回應於自一時序電路接收 一第一信號而將一感測放大器啟用信號提供至該感測放大器；及一字線啟用電路，其經組態以回應於自該時序電路接收一第二信號而將一字線啟用信號提供至一字線驅動器電路，及其中該迴路電路在該字線啟用電路接收該第二信號之前接收該第一信號。
  30. 如請求項29之方法，其中該資料檔案具有一GDSII格式。
  31. 一種用於製造一已封裝半導體裝置之方法，該方法包含：接收包含該已封裝半導體裝置在一電路板上之實體定位資訊的設計資訊，該封裝半導體裝置包含：一位元單元，其耦接至一第一位元線及一第二位元線；一感測放大器，其耦接至該第一位元線及該第二位元線；一迴路電路，其經組態以回應於自一時序電路接收一第一信號而將一感測放大器啟用信號提供至該感測放大器；及一字線啟用電路，其經組態以回應於自該時序電路接收一第二信號而將一字線啟用信號提供至一字線驅動器電路，及其中該迴路電路在該字線啟用電路接收該第二信號 之前接收該第一信號；及變換該設計資訊以產生一資料檔案。
  32. 如請求項31之方法，其中該資料檔案具有一GERBER格式。
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