TWI452629B - A method of repairing a low dielectric film, a semiconductor manufacturing apparatus, and a memory medium - Google Patents

A method of repairing a low dielectric film, a semiconductor manufacturing apparatus, and a memory medium Download PDF

Info

Publication number
TWI452629B
TWI452629B TW096110408A TW96110408A TWI452629B TW I452629 B TWI452629 B TW I452629B TW 096110408 A TW096110408 A TW 096110408A TW 96110408 A TW96110408 A TW 96110408A TW I452629 B TWI452629 B TW I452629B
Authority
TW
Taiwan
Prior art keywords
gas
low dielectric
film
processing chamber
plasma
Prior art date
Application number
TW096110408A
Other languages
English (en)
Other versions
TW200805493A (en
Inventor
Masaru Hori
Kazuhiro Kubota
Original Assignee
Tokyo Electron Ltd
Univ Nagoya Nat Univ Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd, Univ Nagoya Nat Univ Corp filed Critical Tokyo Electron Ltd
Publication of TW200805493A publication Critical patent/TW200805493A/zh
Application granted granted Critical
Publication of TWI452629B publication Critical patent/TWI452629B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing

Description

低介電率膜之損傷修復方法、半導體製造裝置、記憶媒體
本發明是關於對於含有矽、碳、氧以及氫之低介電率膜,進行修復因電漿等而脫離碳的損傷層之技術。
半導體裝置年年有高積體化的趨勢,為了要因應於半導體晶圓(以下,簡稱為晶圓)等的基板上所形成之圖案的微細化,對抗蝕材料或曝光技術進行改善,使抗蝕罩的開口也變成相當小的尺寸。
為了要達到高積體化,使裝置構造多層化,不過為了要使動作速度提高,必須減小寄生容量,因而有關絕緣膜,例如層間絕緣膜,也在進行開發低介電率膜的材料。該低介電率膜的一種,列舉有被稱為具有例如Si-C結合之多孔質甲基氫倍半矽氧烷(MSQ:Methyl-hydrogen-Silses-Quioxane)膜等之SiCOH膜。
該SiCOH膜,埋入例如銅配線,故使用抗蝕遮罩和硬罩(hard mask)來作為蝕刻用遮罩,例如利用CF4 氣體電漿化的電漿,進行蝕刻,接著利用氧氣電漿化的電漿,進行抗蝕遮罩的灰化處理。第14圖為以模式表示該樣子,圖號100為SiCOH膜,圖號101為抗蝕遮罩,圖號102為硬罩(hard mask)。
然則,對於SiCOH膜進行蝕刻或灰化等的電漿處理的情況,曝露在電漿中之SiCOH膜100的露出面,即是凹部的側壁和底面,會因電漿而例如切斷Si-C結合,致使C從膜中脫落。因C的脫落而不飽和結合鍵所生成的矽,該狀態並不穩定,故之後例如與大氣中的水分等相結合而成為Si-OH。
以這方式進行電漿處理,會在SiCOH膜100的露出面形成損傷層103,不過該損傷層103因碳的含量降低,因而介電率降低。配線圖案之線寬的微細化以及配線層或絕緣膜等的薄膜化正在進展中,所以晶圓W全體中,表面部所受到的影響程度變大,即便是表面部也會因該介電率降低而成為半導體裝置的特性脫離設計值的主要原因之一。
一方面,解決這種問題的方法,已知有日本專利文獻1中所記載的技術。該技術係將由經由乾式蝕刻所生成之OH基所組成之損傷層予以改質。然而,該技術係將OH基的H與上述矽氮烷系化合物予以置換之的表面改質,並不是回到進行電漿處理之前的狀態,故會造成介電率脫離設計值。另外,上述矽氮烷系化合物的分子很大,故因與H置換而結合到膜的表面之分子變成立體障礙,分子無法滲透到膜的內部,而無法直到膜的內部為止進行改質。
專利文獻1:日本專利2005-340288((0010)、(0028))
本發明係鑒於上述問題點而提案,其目的為提供:對於層積由含有矽、碳、氧以及氫之低介電率膜所組成的絕緣膜之基板,利用電漿來進行處理而脫落C元素的損傷層,進行修復之技術。
本發明的低介電率膜之損傷修復方法,其特徵為:包含有:對CH3 自由基生成用的氣體供應能量來生成CH3 自由基之步驟、及對具有含有矽、碳、氧以及氫,碳脫落的損傷層之低介電率膜,供應CH3 自由基,令CH3 結合到前述損傷層之修復步驟。
生成CH3 自由基之步驟,係將CH3 自由基生成用的氣體予以熱分解之步驟。
低介電率膜受到損傷而形成損傷層之損傷層混入步驟,係使低介電率膜曝露在電漿中之步驟。
低介電率膜曝露在電漿中之步驟,係用來將凹部形成在低介電率膜之蝕刻步驟、及/或用來將由形成在低介電率膜的上方之有機膜所組成之抗蝕膜予以灰化之灰化步驟。
形成有低介電率膜之被處理體,係從低介電率膜受到損傷而形成損傷層之損傷層混入步驟起至修復步驟為止,放置在真空氛圍中。
損傷層混入步驟和修復步驟,係在同一容器內進行。
CH3 自由基生成用的氣體,係從二(三級烷基)過氧化物(di-tert-alkyl peroxide)((CH3 )3 COOC(CH3 )3 )、甲烷(methane)(CH4 )、偶氮甲烷(azomethane)((CH3 )2 N2 、(CH3 )3 N)、2,2’-偶氮二異丁腈(azobisisobutyronitrile)((CH3 )2 C(CN)N=N(CN)C(CH3 )2 )、二甲胺(dimethylamine)((CH3 )2 NH)以及新戊烷(neopentance)(C(CH3 )4 )中所選出的氣體。
本發明的半導體製造裝置,其特徵為:具備有:被設置在該處理容器內,用來載置被處理體之載置台、及用來將前述處理容器予以真空排氣之手段、及用來對CH3 自由基生成用的氣體供應能量來生成CH3 自由基,將該CH3 自由基供應至被載置在前述載置台的被處理體之手段;被形成在前述被處理體上,含有矽、碳、氧以及氫之低介電率膜的碳脫落之損傷層,利用CH3 的結合來進行修復。
用來將CH3 自由基供應至被處理體之手段,係用來將CH3 自由基生成用的氣體予以熱分解之手段。
用來將CH3 自由基供應至被處理體之手段具備有:用來將含有CH3 自由基的氣體,從被處理體的側方,供應至被處理體之供應口。
用來將CH3 自由基供應至被處理體之手段具備有:與載置台對向地設置,供應CH3 自由基生成用的氣體之供應部。
本發明的半導體製造裝置,其特徵為:具備有:將電漿處理用的氣體供應至前述處理容器內之手段、及在前述處理容器內,將電漿處理用的氣體予以電漿化之手段;利用電漿來對被處理體進行電漿處理,接著經由該電漿處理所受到損傷之低介電率膜的損傷層,進行修復。
進而,本發明的半導體製造裝置,其特徵為:具備有:與前述處理容器不相同之電漿處理用的處理容器、及將電漿處理用的氣體供應至該電漿處理用的處理容器內之手段、及在前述電漿處理用的容器內,將電漿處理用的氣體予以電漿化之手段、及用來進行修復損傷層的處理容器與電漿處理用的處理容器相連接著之設成真空氛圍之搬運室、及被設置在該搬運室內,用來在電漿處理用的處理容器與損傷層進行修復用的處理容器之間,搬運被處理體之搬運手段;利用電漿來對被處理體進行電漿處理,接著經由該電漿處理所受到損傷之低介電率膜的損傷層,進行修復。
電漿處理,係用來將凹部形成在低介電率膜之蝕刻步驟、及/或用來將由形成在低介電率膜的上方之有機膜所組成之抗蝕膜予以灰化之灰化步驟。
本發明的記憶媒體,係儲存:用來將被形成在被處理體上,含有矽、碳、氧以及氫之低介電率膜的碳脫落之損傷層予以修復之裝置所應用的電腦程式之記憶媒體,其特徵為:前述程式係以實施申請專利範圍第1至10項中任一項所記載之修復方法的方式,組合步驟群。
本發明係藉由對於含有矽、碳、氧以及氫之低介電率膜的C脫落之損傷層,供應CH3 自由基,可以令C結合來修復損傷層,又可以抑制膜質的下降。另外,例如對於多孔質的膜,可以從表面部滲入到內部深處來進行修復,再者CH3 自由基的存活期很長,因而可以對於基板進行面內高均等性的修復處理。
其次,利用第1和2圖來說明本發明中實施修復方法的裝置的例子。該裝置係在可以對基板進行蝕刻和灰化之電漿處理裝置2中,附加可以進行修復SiCOH膜的功能之構成。第1圖中所示的電漿處理裝置2具備有:構成由例如內部成為密閉空間之真空室所組成之電漿處理之處理室21、及被裝設在該處理室21內的底面中央之載置台3、及與該載置台3相對向地設置在載置台3的上方之上部電極4。
前述處理室21係電性地接地著,還在處理室21底面的排氣口22,經由排氣管24,連接著屬於真空排氣手段之排氣裝置23。在該排氣裝置23,連接著壓力調整部(未圖示),該壓力調整部係以依據後述的控制部2A的訊號,將處理室21內予以真空排氣來維持在所要的真空程度的方式所構成。在處理室21的壁面,設有晶圓W的搬運口25。該搬運口25可藉由閘閥來進行開關。
在處理室21的內壁,安裝有加熱器組件,以將處理室21的內壁保持在高溫例如60℃以上,使堆積氟碳化合物等的附著物不會堆積的方式構成。
載置台3係由下部電極31及從下方來支撐該下部電極31之支撐體32所組成,介於絕緣構件33裝設在處理室21的底面。在載置台3的上部,設有靜電夾盤34,晶圓W介於該靜電夾盤34載置在載置台3上。靜電夾盤34係由絕緣材料所組成,在該靜電夾盤34的內部,設有被連接至高壓直流電源35之電極箔36。以藉由從高壓直流電源35對該電極箔36施加電壓,在靜電夾盤34的表面產生靜電,被載置在載置台3上的晶圓W被靜電吸附在靜電夾盤34上的方式構成。在靜電夾盤34,設有用來將後述的背面氣體放出給該靜電夾盤34的上部之貫穿孔34a。
在載置台3內,形成有特定的冷煤(例如,過去眾知的氟系流體、水等)通過之冷煤流路37,以冷煤流通該冷煤流路37來冷卻載置台3,被載置在載置台3上的晶圓W,藉於該載置台3,冷卻到所要的溫度的方式構成。另外,在下部電極31,裝著有溫度感測器(未圖示),藉由該溫度感測器,隨時監視著下部電極31上之晶圓W的溫度。
另外,在載置台3的內部,形成有供應氦氣(He)等的導熱性氣體來作為背面氣體之氣體流路38,該氣體流路38在載置台3的上面的複數處予以開口,這些的開口部與設置在靜電夾盤34之前述貫穿孔34a相連通,將背面氣體供應給氣體流路38,該背面氣體就會經由貫穿孔34a,流往靜電夾盤34的上部。該背面氣體均等地擴散在靜電夾盤34與被載置在靜電夾盤34上的晶圓W的全體隙縫,導致該細縫的導熱性提高。
前述下部電極31經過高通濾波器(HPF)3a予以接地,又在下部電極31,經由整合器31b,連接對應於第2高頻的高頻例如2MHz的高頻電源31a。
另外,在下部電極31的外周緣,以包圍靜電夾盤34的方式配置聚焦環39,以當電漿產生時經由該聚焦環39,使電漿集束在載置台3上的晶圓W。
上部電極4係形成為中空狀,在該下面,例如均等地分散形成用來將處理氣體分散供應至處理室21內之多數個孔41,構成氣體噴淋頭。另外,在上部電極4的上面中央,設有氣體導入管42,該氣體導入管42則經過絕緣構件27貫穿處理室21的上面中央。然後,該氣體導入管42係在上游側分支成4根而形成分歧管42A~42D,經由閥43A~43D及流量控制部44A~44D,連接到氣體供應源45A~45D。後述的氣體導入管42E,經由閥43E及流量控制部44E,連接到氣體供應源45E。
該閥43A~43E、流量控制部44A~44E構成氣體供應系統,可以依照來自後述的控制部2A之控制訊號,進行各氣體供應源45A~45E的氣體流量和開關的控制。另外,分歧管42A~42D、氣體供應系統46以及各氣體供應源45A~45D,構成供應電漿處理用的氣體之手段。
上部電極4介於低通濾波器(LPF)47予以接地,又在上部電極4,經由整合器4b,連接頻率高於第2高頻電源31a的高頻,作為第1高頻,例如60 MHz的高頻電源4a。
來自被連接到上部電極4之高頻電源4a的高頻係相當於第1高頻,用來將處理氣體電漿化;來自被連接到下部電極31之高頻電源31a的高頻,相當於第2高頻,用來對晶圓W施加偏壓電力來將電漿中的離子引入到晶圓W的表面。該上部電極4和下部電極31,構成將電漿處理用的氣體電漿化之手段。此外,高頻電源4a和31a連接在控制部2A,依照控制訊號,控制供應給上部電極4和下部電極31的電力。
另外,在處理室21的側面,設有用來將CH3 自由基生成用的氣體供應給晶圓W之手段,也就是設有氣體加熱部63,該氣體加熱部63係例如如第3圖所示由圓筒狀的框體64所組成,以氣體從圖中的右側流到左側的方式,連接到處理室21和氣體導入管42E。在處理室21與氣體加熱部63之間,形成有用來將含有CH3 自由基的氣體供應給被處理體之供應口67。在氣體加熱部63的內部,沿著氣體的流路呈線圈狀設置:可以將氣體加熱到例如1000℃之熱源65例如鎢絲,熱源65經由框體64連接電源66。從前述的氣體供應源45E經由氣體導入管42E供應到氣體加熱部63之氣體,藉由該熱源65進行熱分解而成為自由基,以供應至處理室21內的方式構成。氣體加熱部63、氣體導入管42E、氣體供應系統46以及氣體供應源45E,構成用來將CH3 自由基供應至被處理體之手段。在框體64設有例如石英製的窗口(未圖示),也可以以利用放射溫度計(未圖示)從外部來測定熱源65的溫度,進行熱源65的溫度控制的方式構成。
在該電漿處理裝置2設置由例如電腦所組成之控制部2A,該控制部2A具備有由程式、記憶體、CPU所組成之資料處理部等,前述程式係以從控制部2A將控制訊號發送給電漿處理裝置2的各部位,令後述的各程序運作,對晶圓W施行電漿處理的方式,安裝命令。另外,例如記憶體中,具備有寫入處理壓力、處理時間、氣體流量、電力值等之處理參數的值之區域,CPU執行程式中的各命令時,讀出該處理參數,與該參數值相對應之控制訊號傳送至電漿處理裝置2的各部位。該程式(有關處理參數的輸入操作或顯示之程式也包含),儲存在電腦記憶媒體例如軟碟、光碟、MO(磁光碟)、硬碟(HD)等的記憶部2B來安裝到控制部2A。
其次,針對使用前述電漿處理裝置2之本發明的半導體裝置之製造方法的實施形態進行說明。先將閥26張開,利用搬運機構(未圖示),將300 nm(12英吋)的晶圓W,搬運到處理室21內。該晶圓W水平地載置在載置台3上之後,以靜電將晶圓W吸附在載置台3。之後,令搬運機構退離處理室21後關閉閘閥26。接著,從氣體流路38供應背面氣體,將晶圓W調整成特定的溫度。之後,進行以下的程序。
此處,晶圓W之表面部的製造顯示在第4(a)圖中。此外,本例中,呈現利用雙層鑲嵌(dual damascene)來形成銅配線之步驟的一部分。圖號56為Cu配線,圖號53為屬於蝕刻阻擋物之SiC膜,圖號54為屬於層間絕緣膜之SiOCH膜,圖號59為屬於硬罩(hard mask)之SiO2 膜,圖號51為抗蝕遮罩,圖號55為開口部。
(程序1:蝕刻步驟)
利用排氣裝置23,經由排氣管24,進行處理室21內的排氣,將處理室21內保持在特定的真空度之後,由氣體供應系統46,供應例如C4 F8 氣體、N2 氣體、Ar氣體。接著,將例如頻率60 MHz、電力1200W的第1高頻供應至上部電極4,將屬於前述氣體的混合氣體之處理氣體電漿化,並且將例如頻率2 MHz、電力1200W的第2高頻供應至下部電極31。
該電漿中含有碳和氟的化合物之活性種,SiO2 膜59和SiOCH膜54曝露在該活性種氛圍中,就會生成與這些膜中的原子起反應之化合物,藉由此方式,如第3(b)圖所示,蝕刻SiO2 膜59、SiOCH膜54以及SiC膜53,形成凹部57。
此時,藉由曝露在電漿中,在被形成在SiOCH膜54之凹部57的側壁,形成如同前述之C脫落的損傷層60。
(程序2:灰化步驟)
接著,停止從高頻電源4a、31a供電使處理室21內停止產生電漿之後,停止從氣體供應系統46供應氣體。接著,除去利用排氣裝置23將處理室21內予以排氣所殘存的氣體,將處理室21內保持在特定的真空程度。
利用氣體供應系統46供應例如氧氣,將例如頻率60 MHz、電力300W的第1高頻供應至上部電極4來將前述氣體電漿化,並且將例如頻率2 MHz、電力300W的第2高頻供應至下部電極31。
利用電漿,如第3(c)圖所示,使抗蝕遮罩51灰化來予以除去。
此時,藉由曝露在電漿中,在前述的蝕刻步驟所造成的損傷層60,被認為變更厚。
(程序3:修復步驟)
停止從高頻電源4a、31a供電使處理室21內停止產生電漿之後,停體從氣體供應系統46供應氣體。接著,利用排氣裝置23,除去利用排氣裝置23將處理室21內予以排氣所殘存的氣體,將處理室21內保持在特定的真空程度例如1Pa(7.5mTorr)~10Pa(75mTorr)。一方面,從電源66,將電力供應給氣體加熱部63的熱源65,例如供應給鎢絲,以保持在1000℃。
由氣體供應源45E,例如將C8 H18 O2 (過氧化二(三級烷基)(構造式:(CH3 )3 COOC(CH3 )3 )氣體,經由氣體導入管42E,供應至氣體加熱部63,藉由熱源65的熱,將該氣體予以熱分解。經過熱分解,C8 H18 O2 氣體,利用(1)式和(2)式所示的反應,變成CH3 自由基,供應至處理室21內。
C8 H18 O2 → 2(CH3 )3 CO………(1) (CH3 )3 CO → (CH3 )2 CO+CH3 ………(2)
將此狀態保持特定的時間例如20分鐘,如第4(d)圖所示,因前述的蝕刻步驟和灰化步驟之電漿而對SiOCH膜54所造成的損傷層60則被修復。在(3)式和(4)式中表示該反應。
SiO +.CH3 → SiOCH3 ………(3) SiO2 +.CH3 → SiOCH3 +O ………(4)
此外,.CH3 表示CH3 自由基。另外,第5圖中表示該反應機構,如該(a)圖所示,因前述的蝕刻步驟和灰化步驟之電漿,SiOCH膜54的Si與C的結合被切斷,生成被稱為懸鍵的不飽和結合鍵。在SiOCH膜54也生成該懸鍵,該深度(損傷層60的膜厚)係依SiOCH膜54所曝露之電漿的量多程度增加。通常在該懸鍵中,之後變成例如如同前述,吸附大氣中的水分,形成Si-OH結合。
對該懸鍵供應CH3 自由基,就會如該(b)圖所示生成Si-OH結合。另外,SiOCH膜54為多孔質體,分子很小的CH3 自由基可以滲入到SiOCH膜54的內部。此時,結合在SiOCH膜54的表面的CH3 基很小,對於會滲入到SiOCH膜54內部的CH3 自由基,幾乎不會造成立體障礙。因而,在SiOCH膜54表面形成Si-CH3 結合之後,CH3 自由基還可以滲入到SiOCH膜54內部,與內部的懸鍵結合,形成Si-CH3 結合,進行損傷層60的修復。
一方面,CH3 自由基為在同一平面上排列各原子之構造,由於堆積物幾乎不會堆積在SiOCH膜54上,故可以選擇性與懸鍵結合。
另外,CH3 自由基不會與其他的CH3 自由基、藉由C8 H18 O2 的分解所生成的其他化物或是一度修復的懸鍵等起反應,故即使對晶圓W不均等的供應CH3 自由基,從後述的實驗例得知,由於長時間滯留在處理室21內,仍可以對晶圓W的面內,進行高度均等性的修復。
此外,本例中,CH3 自由基的供應口設置一個在處理室21的側壁,不過也可以設置複數個在處理室21的周方向上,此情況下,可以期許對晶圓W的面內,更加高度均等性地進行損傷層60的修復。此外,即使這種構成的情況,可以增加自由基的供應量,故可以迅速地進行損傷層60的修復。另外,有關排氣口22,也可以設置複數個在晶圓W的周方向上,提高晶圓W的面內的均等性。
此處,式子(1)和式子(2)中生成的CH3 自由基以外的之化合物,與SiOCH膜54起反應的概率很低,故被認為不會對SiOCH膜54發生作用就從排氣口22排出。
本例中,使用C8 H18 O2 氣體來作為用來生成CH3 自由基用的氣體,但並侷限於此,也可以使用選擇性地生成甲烷(CH4 )、偶氮甲烷((CH3 )2 N2 、(CH3 )3 N)、2,2’-偶氮二異丁腈((CH3 )2 C(CN)N=N(CN)C(CH3 )2 )、二甲胺((CH3 )2 NH)以及新戊烷(C(CH3 )4 )的CH3 自由基,對於SiOCH膜54等有很大附著係數的CH、CH2 以及C的生成量很少的氣體。另外,為了要生成CH3 自由基,本例中,藉由鎢絲等的熱源65來進行熱分解,除此之外,也可以採用例如觸媒CVD法的分解法或光等,CH、CH2 以及C的生成量很少,選擇性地生成CH3 自由基的方法。
此外,對於這樣的SiOCH膜54進行修復步驟之後,在例如凹部57埋設成為犧牲膜的有機膜,利用該有機膜,加工凹部57來埋設Cu,形成配線構造。
依據上述的實施形態,對SiOCH膜54進行蝕刻和灰化的電漿處理之後,進行:因電漿所造成之SiOCH膜54中的損傷層藉由CH3 自由基來修復之修復步驟,可以使SiOCH膜54之元素的組成比接近進行電漿處理之前的組成比,因而SiOCH膜54之介電率的降低受到抑制,所以獲得具有預定的電特性之半導體裝置。
該修復步驟係從後述實驗例也會明白,對於形成在晶圓W的表面之溝槽等之凹部的側壁來進行,即使對於溝槽等的寬度很窄的情況,例如180 nm程度也能夠修復。
利用CH3 自由基的修復步驟,對於其他的膜、半導體裝置的特性或電漿處理裝置2不會受到不良的影響,故可以直到半導體裝置的電特性變成所要的水準為止,持續修復SiOCH膜54的損傷層60。
另外,本發明的電漿處理裝置2,晶圓W不必從處理室21內進行搬進搬出,可以在相同處理室21內,藉由變更使用氣體或處理壓力等的處理條件,來進行SiOCH膜54的蝕刻步驟、灰化步驟以及修復步驟。因而,OH基附著在Si的懸鍵受到抑制,不必進行將電漿處理過後的OH基予以除去的步驟,就可以進行修復步驟,進而對於產量和裝置的設置空間都有助益。修復步驟可以在結束SiOCH膜54的蝕刻步驟和灰化步驟之後才進行,不過也可以在分別蝕刻步驟和灰化步驟之後進行。
本發明中,進行電漿處理的晶圓W,可以在SiOCH膜54等之絕緣膜的上面,直接形成抗蝕遮罩51,也可以在被形成在SiOCH膜54等之絕緣膜的上面之SiO2 膜59的硬罩與抗蝕遮罩51之間,形成用來防止例如曝光時的反射之反射防止膜。
本發明並不侷限對於SiOCH膜54,對於由Si、O、C以及H所組成,因電漿或放射線等的光引起C的脫落之膜,例如MSQ(Methyl-hydrogen-Silses-Quioxane)膜或是HSQ(hydrogen-Silses-Quioxane)膜等,可以進行損傷層60的修復。
另外,對於被形成在因使蝕刻而形凹部之層間絕緣膜等之膜的上方,藉由灰化步驟來除去之有機膜,利用CH3 自由基進行處理,也可以改質成對蝕刻步驟中的電漿有高度耐性之有機膜。
此外,本發明並不侷限於適用在施予過蝕刻或灰化的SiOCH膜54,剝離被層積在例如SiOCH膜54的上面之堆積物,SiOCH膜54受到損傷的情況,也可以作為該後處理來使用。
為了要獲得本發明所使用的CH3 自由基,並不侷限於利用C8 H18 O2 氣體之氣體的熱分解,也可以利用具有如同上述的CH3 基之氣體的熱分解,除了熱分解之外還可以利用光能等。
用來將處理氣體電漿化的第1高頻,供應至下部電極31來取代供應至上部電極4,採用所謂下部2頻率的構成之裝置,作為本發明使用的電漿處理裝置2。
本例中,氣體加熱部63被設置在處理室21的外部,但並不侷限於此。也可以以將CH3 自由基生成用的氣體供應至處理室21內,在處理室21內設置熱源65,在處理室21內生成CH3 自由基的方式構成。
此處,本例中,電漿處理裝置2具備有氣體加熱部63,以在相同處理室21進行利用自由基的處理及電漿處理的方式構成,不過也可以在不同的處理室進行各處理。第6圖中表示該構成的一個例子。第6圖中,圖號70為用來進行利用自由基的處理及電漿處理之被稱為組合工具或者多腔體(multi chamber)之半導體製造裝置,圖號71、72為屬於晶圓W搬運容器的載具C,經過閘門GT,從大氣側搬入之載具室,圖號73為第1搬運室,圖號74、75為儲備真空室,圖號76為第2搬運室,這些室都是氣密構造,與大氣側區隔,可以設成真空氛圍或者惰性氛圍。圖號77為第1搬運手段,圖號78為以在後述的電漿處理用的處理容器與用來進行損傷層修復的處理容器之間搬運被處理體的方式設置之第2搬運手段。另外,在第2搬運室76,氣密地連接:電漿處理裝置80、及使用自由基來修復因電漿所造成的損傷層60之自由基處理裝置81。在電漿處理裝置80的內部,設置電漿處理用的處理容器(未圖示),連接著屬於供應電漿處理用的氣體的手段之氣體供應管(未圖示)。另外,在該處理容器的內部,設置屬於用來將從氣體供應管供應的處理氣體電漿化之手段的一對高頻電極(未圖示)。此處,也可以又再設置電漿處理裝置80或自由基處理裝置81等的處理裝置來作為圖號82的裝置。
第6圖的半導體製造裝置70中,載具C內的晶圓W,從例如第1搬運手段77,經過儲備真空室74(或75)和第2搬運手段78,搬運到電漿處理裝置80,進行已述說過的蝕刻步驟和灰化步驟等的電漿處理。之後,晶圓W經由第2搬運手段78搬入到自由基處理裝置81,進行已述說過的修復步驟。此時,第2搬運室76內為真空氛圍,可以抑制OH基等附著到Si的懸鍵。該第2搬運室76的雰圍最好是真空氛圍,不過除此之外,也可以是不含例如Ar或N2 等的O之惰性氛圍。
此處,利用第7圖來簡單地說明用來進行晶圓W的修復步驟之自由基處理裝置81。第7(a)圖中,圖號82為由真空腔室所組成之用來進行損傷層修復之處理容器,在該處理容器82的內部,設置晶圓W的載置台83、熱源84、用來供應CH3 自由基生成用的氣體之氣體供應部85。在處理容器82的側面,設置:將晶圓W在載置台83與已述說過的第2搬運手段78之間用來進行收授之開口部82c及閘閥82b。在處理容器82的下部設置開口部82c,可以藉由經由排氣管89來進行真空排氣之排氣裝置90,進行處理容器82內部的排氣。另外,在載置台83,埋設溫度感測器和晶圓W的冷卻機構(未圖示),以控制晶圓W的溫度的方式構成。在氣體供應部85,開通複數個小孔86,以經由氣體供應管87,從氣體供應源88,面對載置台83均等地供應氣體的方式構成。在氣體供應部85與載置台83之間,設置熱源84例如鎢絲,如第7(b)圖所示,連接到被設置在處理容器82的外部之電源(未圖示),將從氣體供應部85供應的氣體予以熱分解,供應至晶圓W,故以與起體的接觸面積變很大的方式,例如呈皺摺狀來構成。
藉由前述的第2搬運手段78,經由處理容器82的開口部82a,被載置在載置台83之晶圓W,藉由被設置在上述的載置台83之靜電夾盤,吸附在載置台83。接著,以經由排氣管89藉由排氣裝置90來變成特定的真空度的方式,控制處理容器82內部的壓力,並且經由氣體供應管87從氣體供應源88,用來令自由基產生的氣體例如C8 H18 O2 氣體,供應至處理容器82內。然後,氣體通過預先被加熱到例如1000℃的熱源84,藉由該熱進行熱分解,主要生成CH3 自由基,供應至晶圓W。晶圓W則如同前述進行修復損傷層60。進行特定時間的修復之後,晶圓W依照先搬入後搬出的順序,從自由基處理裝置81和半導體製造裝置70搬出。
利用上述的構成,晶圓W在電漿處理裝置80中進行處理的時間縮短,故可以提高生產性。另外,自由基從晶圓W的上方供應,極度均等地供應至晶圓W,故可以均等地進行晶圓W的面內修復。
本例係在進行修復損傷層60的處理容器82內生成CH3 自由基之構成,不過並不侷限於此,也可以在處理容器82的外部另外設置氣體分解部,在該內部設置熱緣84來將CH3 自由基生成用的氣體予以熱分解,供應至處理容器82的內部。
<實施例>
其次,針對為了要確認本發明的效果而進行的實驗進行說明。各實驗中,使用第1圖所示的電漿處理裝置2,作為對於晶圓W進行電漿處理之裝置。此外,以在處理室21的側壁設置QMS(四重極質量分析劑)的測知器,而可以分析流到處理室21內之自由基的種類的方式構成。
(實驗例1:修復步驟中之處理時間與修復量的相互關係確認)
實驗中,如第8(a)圖所示,使用:在直徑8英吋(200 mm)的裸矽晶圓上,全面形成有SiOCH膜54之測試用的晶圓W,因電漿造成損傷層60,故進行以下處理條件的電漿處理。此外,該電漿處理係指前述的程序1和程序2之蝕刻步驟或灰化步驟等。
電漿處理上部電極4的頻率:60 MHz上部電極4的電力:300 W下部電極31的頻率:2 MHz下部電極31的電力:0 W處理壓力:1.3 Pa(9.75 mTorr)處理氣體:O2 =300 sccm處理時間:10 sec
其次,對於上述的電漿處理施行過後的晶圓W,依以下的處理條件,進行各種的修復步驟。
修復步驟處理氣體:C8 H18 O2 =300 sccm處理壓力:5.3 Pa(39.75 mTorr)熱源65的溫度:1000℃
處理時間係設定為1分鐘、3分鐘、5分鐘、7分鐘、9分鐘、15鐘分以及25分鐘的7種。
此外,也準備上述的電漿處理施行過後,不進行修復步驟的樣本,作為參考例。
實驗結果:對於各晶圓W施行上述的處理過後,晶圓W從處理是21中取出到大氣中,在特定的實驗裝置內進行以下的測定。首先,如第8(a)圖所示,利用分光橢圓分析儀測定損傷層60的膜後D。該結果顯示在第9(a)圖中。另外,利用XPS(X光光電子光譜分析法),分析SiOCH膜54的表面之元素,計算C和O的元素量對Si元素量的比值,顯示在該(b)圖中。關於進行上述的電漿處理之前的晶圓W,也進行該元素的分析,顯示在該(b)圖的左側。
此外,本實驗中,不僅是測定SiOCH膜54的表面,也直到內部進行損傷層60的測定,故採用持有損傷層60的膜厚以上的測定深度之測定裝置。也就是利用CH3 自由基的修復係從SiOCH膜54的表面開始逐漸往內部行進,故採用非破壞就能夠測定損傷層60的全體膜厚之裝置。惟,第8(a)圖中的圖號D為簡略化地表示從SiOCH膜54的表面開始的膜厚。
第9(a)圖中,得知愈增加修復步驟的處理時間,則愈減少損傷層60的膜厚D。經過25分鐘的處理,得知從SiOCH膜54的表面起直到大約20 nm的深度為止進行修復。從根據實驗結果的資料所計算出來的一次近似曲線,可以推測出該損傷層60的膜厚D經50分鐘程度就變成零,回到施行電漿處理之前的狀態。
第9(b)圖中,因電漿處理而減少C的比率(參考處理時間0分鐘),如同以上所述,該損傷層60被認為是因C從SiOCH膜54脫落所造成。另外,O的比率增加,因而關於這點也被認為是如同前述,顯示C脫落的懸鍵與大氣中的OH基等相結合著。
C及O的元素量,經過修復步驟而接近電漿處理前的值。但是,進行了25分鐘處理的情況,O的比率相當接近電漿處理前的值,不過C的比率則還停留在電漿處理前的2/3程度。這點被認為是因一度與OH基結合之Si的懸鍵中,經過CH3 自由基造成OH基等的脫落及之後CH3 基的結合之步驟,從OH基等的脫落起至CH3 基的結合有時間差之故。
另外,從該(a)圖、(b)圖中的表示修復程度之圖形的斜率,被認為是CH3 自由基直到修復處理經過15分鐘程度,進行SiOCH膜54之表面的修復,在這之後進行SiOCH膜54之內部的修復。也就是修復處理經過15分鐘程度,緩和圖形的斜率,之後變成急遽的斜率,所以被認為是開始時朝向晶圓W的表面擴散,之後朝向內部滲透。
(實驗例2:晶圓W的面內之修復程度的均等性)
其次,依以下的處理條件,進行各處理。
實施例2:除了以下的處理條件以外,依與實驗例1相同的條件,進行電漿處理和修復步驟。
修復步驟處理時間:18分鐘
參考例2:依與實驗例1相同的條件,進行電漿處理,修復步驟則不進行。
實驗結果:對於處理後的晶圓W,與實驗例1同樣,利用分光橢圓分析儀,針對晶圓W的X方向和Y方向之損傷層60的膜厚D,各進行各5點的測定。此處,CH3 自由基的供應口為朝向晶圓W的中心部,將該供應口與晶圓W的中心部相聯結的線所延伸的方向設定為Y方向,將與該Y方向成垂直的方向設定為X方向。
該測定結果顯示在第10(b)圖中。此外,參考例中,損傷層60的膜厚為X方向和Y方向都是大致相同的值,故簡略化地顯示。該結果得知:經過修復步驟,橫跨晶圓W的全面大致均等地修復25 nm程度的損傷層60。
晶圓W之面內的修復程度,Y方向有若干的不均等,但該差異大約為10%以下,尚屬良好。從該情況得知,CH3 自由基均等地供應至晶圓W的表面。這點表示如同上述CH3 自由基與Si的懸鍵選擇性反應,與其它化合物的反應性並不活絡的事態、及CH3 自由基均等地擴散到處理室21內愈長的時間,則愈會未反應而直接滯留的事態。
Y方向的修復程度之不均等性的原因,被認為是處在氣體加熱部63連接處理室21的位置。也就是被認為是從晶圓W來看,從與氣體加熱部63設置側相同方向排氣,所以流到氣體加熱部63和排氣口22所設置側之相反側的CH3 自由基的量很少,Y方向產生CH3 自由基的偏析。這點被認為是如同前述,經由變更氣體加熱部63及排氣口的位置和數量輕易地就被改善,還可以提高晶圓W的面內之修復程度的均等性。
(實驗例3:圖案的線寬之修復程度)
接著,在第8(a)圖所示之晶圓W的上方,層積由有機膜所組成之抗蝕遮罩,在該抗蝕遮罩形成線寬L1的開口部。之後,如該(b)圖所示,依以下的條件,對於該晶圓W進行蝕刻步驟和灰化過步驟,形成線寬L1的凹部57,之後進行修復步驟。另外,如以下所示,也準備進行蝕刻步驟和灰化步驟,不進行修復步驟之晶圓W,作為參考例。此外,關於線寬L1係各實施例和每個比較例進行設定來形成。
蝕刻步驟上部電極4的頻率:60 MHz上部電極4的電力:1200 W下部電極31的頻率:2 MHz下部電極31的電力:1200 W處理壓力:10 Pa(75 mTorr)處理氣體:C4 F8 /N2 /Ar=4/150/1000sccm處理時間:90 sec
灰化步驟上部電極4的頻率:60 MHz上部電極4的電力:300 W下部電極31的頻率:2 MHz下部電極31的電力:300 W處理壓力:1.3 Pa(10 mTorr)處理氣體:O2 =300 sccm處理時間:45 sec
修復步驟處理氣體:C8 H18 O2 =300 sccm處理壓力:5.3 Pa(39.75 mTorr)熱源65的溫度:1000℃處理時間:10分鐘
實施例3-1:設定為L1=180 nm。
實施例3-2:設定為L1=200 nm。
實施例3-3:設定為L1=250 nm。
參考例3-1:設定為L1=180 nm,不進行修復步驟。
參考例3-2:設定為L1=200 nm,不進行修復步驟。
參考例3-3:設定為L1=250 nm,不進行修復步驟。
實驗結果:針對進行了上述處理之各個晶圓W,在1重量%的HF水溶液中浸泡30秒鐘,如第8(b)圖所示,測定凹部57的側壁之包含損傷層60的線寬L2。將表示包含損傷層60的線寬L2之變化量之L(L=L2-L1)顯示在第11圖中。即是從SiOCH膜54的表面部碳脫落的損傷層60溶解在HF水溶液中,一方面碳未脫落之SiOCH膜54則未溶解在HF水溶液中,所以藉由浸泡在HF水溶液中,可以得知被形成在SiOCH膜54之損傷層60的量。
該實驗的結果:即使線寬L1為180 nm很窄的情況,CH3 自由基作用於凹部57的側壁,仍能夠修復損傷層60。一方面得知:隨著被形成在凹部57之線寬L1變窄,屬於損傷層60的L也跟著變小。這點被認為是因線寬很窄的情況,在蝕刻步驟和灰化步驟,凹部57的側壁曝露在電漿中的時間很短之故。
另外,線寬L1愈變窄,蝕刻後及修復後之L的差愈變大,這是表示線寬L1愈窄,藉由修復步驟所要修復之損傷層60的量則愈多。從該情況也被認為是線寬很窄的情況,在蝕刻步驟和灰化步驟,凹部57的側壁曝露在電漿中的時間很短。
(實驗例4:自由基種的分析)
使用前述的QMS(四重極質量分析計),測定供應到處理室21內之自由基的成分。實驗係依與實驗例1的修復步驟同樣的處理條件進行。該結果顯示在第12圖中。
實驗結果:利用C8 H18 O2 氣體的熱分解,在處理室21內,如第12圖所示,生成CH3 、C3 H6 O以及C4 H9 O。關於CO和C3 H6 無法同等的峰值,故從質量數及有生成可能性之化合物的推測,則以CO和C3 H6 來表示。如同前述,該C8 H18 O2 氣體的熱分解,不會生成附著係數很高的CH、CH2 以及C等,但認為會生成CH3 自由基。除了CH3 自由基以外的生成物被認為不會對晶圓W發生作用就從排氣口22排出。
(實驗例5:CH3 自由基的隨時間變化)
與實驗例4同樣,使用QMS(四重極質量分析計),測定供應到處理室21內之CH3 自由基的量。該實驗係為了要確認依據熱源65的通電時間,CH3 自由基的量會有何種程度的變化,故在實驗例1的修復步驟,從熱源65尚未通電的狀態開始,將C8 H18 O2 氣體供應至處理室21內,接著使熱源65通電,確認CH3 自由基量的隨時間變化。該結果顯示在第13圖中。
實驗結果:CH3 自由基的量在讓熱源65通電之後立即增加若干量,之後以急遽的斜率來增加。該增加量被認為是對應於熱源65的溫度,被認定讓熱源65通電之後大約30秒左右,熱源65的溫度就會穩定。另外,確認了CH3 自由基會經由C8 H18 O2 氣體的熱分解來生成。
2...電漿處理裝置
21...處理室
3...載置台
31...下部電極
4...上部電極
54...SiOCH膜
57...凹部
60...損傷層
63...氣體加熱部
80...電漿處理裝置
81...自由基處理裝置
第1圖為表示本發明的電漿處理裝置的一例之縱向剖面圖。
第2圖為表示本發明的電漿處理裝置的一例之橫向剖面圖。
第3圖為表示本發明中用來生成CH3 自由基的裝置的一例之概略圖。
第4圖為表示用於本發明的電漿處理之晶圓W的構成和各電漿處理之圖。
第5圖為備認為是本發明的修復步驟之反應機構的一例之概念圖。
第6圖為表示本發明中使用的半導體製造裝置的一例之概念圖。
第7圖為表示本發明之自由基處理裝置的一例之概念圖。
第8圖為供作本發明的實驗的晶圓W之概念圖。
第9圖為表示本發明的實驗例1的結果之圖。
第10圖為表示本發明的實驗例2的結果之圖。
第11圖為表示本發明的實驗例3的結果之圖。
第12圖為表示本發明的實驗例4的結果之圖。
第13圖為表示本發明的實驗例5的結果之圖。
第14圖為表示過去的電漿處理的晶圓W之模式圖。
42E...氣體導入管
63...氣體加熱部
64...圓筒狀的框體
65...熱源
66...電源
67...供應口

Claims (8)

  1. 一種低介電率膜之損傷修復方法,其特徵為:包含有:使含有矽、碳、氧以及氫的低介電率膜受到損傷而形成碳脫落的損傷層之被處理體,位於處理室內之步驟;對由外部側連接至前述處理室同時具備熱源的框體內,供給CH3 自由基生成用的氣體,藉由前述熱源的熱使前述氣體熱分解而在前述框體內生成CH3 自由基之步驟:及接著,把在前述框體內生成的CH3 自由基供應至前述處理室內,令CH3 結合到前述損傷層之修復步驟。
  2. 如申請專利範圍第1項所記載的低介電率膜之損傷修復方法,其中,前述損傷層,係使前述低介電率膜曝露在電漿而形成的。
  3. 如申請專利範圍第2項所記載的低介電率膜之損傷修復方法,其中,前述損傷層,是藉由用來將凹部形成在前述低介電率膜之蝕刻處理、以及用來將由形成在前述低介電率膜的上方之有機膜所構成之抗蝕膜予以灰化之灰化處理之至少一方所形成的。
  4. 如申請專利範圍第1至3項之任一項所記載的低介電率膜之損傷修復方法,其中,前述被處理體,係從前述低介電率膜之損傷層的形成起至修復步驟為止,放置在真空氛圍中。
  5. 如申請專利範圍第1至3項之任一項所記載的低介電率膜之損傷修復方法,其中,前述損傷層的形成和修 復步驟,係在同一處理室內進行。
  6. 如申請專利範圍第1至3項中任一項所記載的低介電率膜之損傷修復方法,其中,CH3 自由基生成用的氣體,係從二(三級烷基)過氧化物(di-tert-alkyl peroxide)((CH3 )3 COOC(CH3 )3 )、甲烷(methane)(CH4 )、偶氮甲烷(azomethane)((CH3 )2 N2 、(CH3 )3 N)、2,2’一偶氮二異丁腈(azobisisobutyronitrile)((CH3 )2 C(CN)N=N(CN)C(CH3 )2 )、二甲胺(dimethylamine)((CH3 )2 NH)以及新戊烷(neopentance)(C(CH3 )4 )中所選出的氣體。
  7. 一種半導體製造裝置,其特徵為:具備有:供收容含有矽、碳、氧以及氫的低介電率膜受到損傷而形成碳脫落的損傷層的被處理體之用的處理室;及被設置在前述處理室內,用來載置被處理體之載置台;及用來將前述處理室內予以真空排氣之手段;及對由外部側連接至前述處理室,具備供CH3 自由基生成用的熱源之框體;用來對前述框體內供給CH3 自由基生成用的氣體之氣體導入管;控制前述熱源的溫度之溫度控制手段;以對前述框體內供給CH3 自由基生成用之氣體,藉由前述熱源的熱使前述氣體熱分解而產生的CH3 自由基由前 述框體內供應至前述處理室內,令CH3 結合到前述損傷層而進行修復的方式輸出控制訊號的控制部。
  8. 如申請專利範圍第7項所記載之半導體製造裝置,其中,CH3 自由基生成用的氣體,係從二(三級烷基)過氧化物((CH3 )3 COOC(CH3 )3 )、甲烷(CH4 )、偶氮甲烷((CH3 )2 N2 、(CH3 )3 N)、2,2’-偶氮二異丁腈((CH3 )2 C(CN)N=N(CN)C(CH3 )2 )、二甲胺((CH3 )2 NH)以及新戊烷(C(CH3 )4 )中所選出的氣體。
TW096110408A 2006-03-27 2007-03-26 A method of repairing a low dielectric film, a semiconductor manufacturing apparatus, and a memory medium TWI452629B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006085973A JP4716370B2 (ja) 2006-03-27 2006-03-27 低誘電率膜のダメージ修復方法及び半導体製造装置

Publications (2)

Publication Number Publication Date
TW200805493A TW200805493A (en) 2008-01-16
TWI452629B true TWI452629B (zh) 2014-09-11

Family

ID=38638831

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096110408A TWI452629B (zh) 2006-03-27 2007-03-26 A method of repairing a low dielectric film, a semiconductor manufacturing apparatus, and a memory medium

Country Status (4)

Country Link
JP (1) JP4716370B2 (zh)
KR (1) KR100870997B1 (zh)
CN (1) CN100536084C (zh)
TW (1) TWI452629B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5132244B2 (ja) * 2007-10-18 2013-01-30 大陽日酸株式会社 絶縁膜のダメージ回復方法および回復剤
JP5261291B2 (ja) * 2009-06-01 2013-08-14 東京エレクトロン株式会社 処理方法および記憶媒体
WO2011010527A1 (ja) 2009-07-21 2011-01-27 住友ベークライト株式会社 膜形成用組成物、絶縁膜および半導体装置
JP5544893B2 (ja) * 2010-01-20 2014-07-09 東京エレクトロン株式会社 基板処理方法及び記憶媒体
JP5654862B2 (ja) * 2010-04-12 2015-01-14 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
US8435901B2 (en) * 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
CN103377913B (zh) * 2012-04-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 开口的形成方法
CN104505344B (zh) * 2014-08-20 2017-12-15 上海华力微电子有限公司 形成多孔超低介电材料的方法
CN104134612B (zh) * 2014-08-20 2017-11-10 上海华力微电子有限公司 一种修复超低介质常数薄膜侧壁损伤的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028015A (en) * 1999-03-29 2000-02-22 Lsi Logic Corporation Process for treating damaged surfaces of low dielectric constant organo silicon oxide insulation material to inhibit moisture absorption
US6114259A (en) * 1999-07-27 2000-09-05 Lsi Logic Corporation Process for treating exposed surfaces of a low dielectric constant carbon doped silicon oxide dielectric material to protect the material from damage
JP2005033191A (ja) * 2003-06-18 2005-02-03 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US20050077597A1 (en) * 2003-10-10 2005-04-14 Tokyo Electron Limited Method and system for treating a dielectric film

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1588411A4 (en) * 2003-01-25 2008-10-01 Honeywell Int Inc REPAIR AND RESTORATION OF DAMAGED DIELECTRIC MATERIALS AND FILMS
JP5019714B2 (ja) * 2005-01-31 2012-09-05 大陽日酸株式会社 低誘電率膜のダメージ回復法
JP2006303422A (ja) * 2005-03-22 2006-11-02 Sony Corp プラズマ処理方法および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028015A (en) * 1999-03-29 2000-02-22 Lsi Logic Corporation Process for treating damaged surfaces of low dielectric constant organo silicon oxide insulation material to inhibit moisture absorption
US6114259A (en) * 1999-07-27 2000-09-05 Lsi Logic Corporation Process for treating exposed surfaces of a low dielectric constant carbon doped silicon oxide dielectric material to protect the material from damage
JP2005033191A (ja) * 2003-06-18 2005-02-03 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US20050077597A1 (en) * 2003-10-10 2005-04-14 Tokyo Electron Limited Method and system for treating a dielectric film

Also Published As

Publication number Publication date
KR100870997B1 (ko) 2008-11-27
KR20070096956A (ko) 2007-10-02
JP2007266099A (ja) 2007-10-11
TW200805493A (en) 2008-01-16
CN100536084C (zh) 2009-09-02
JP4716370B2 (ja) 2011-07-06
CN101047126A (zh) 2007-10-03

Similar Documents

Publication Publication Date Title
TWI452629B (zh) A method of repairing a low dielectric film, a semiconductor manufacturing apparatus, and a memory medium
KR102598662B1 (ko) 실리콘 옥사이드 및 게르마늄 옥사이드에 대한 등방성 원자층 에칭
US11101174B2 (en) Gap fill deposition process
JP4256763B2 (ja) プラズマ処理方法及びプラズマ処理装置
CN101238555B (zh) 层间绝缘膜、布线结构以及它们的制造方法
KR101399814B1 (ko) 성막 방법, 전처리 장치 및 처리 시스템
JP4049214B2 (ja) 絶縁膜の形成方法及び絶縁膜の形成装置
JP4914902B2 (ja) シリサイド形成方法とその装置
JP2005117052A (ja) シリコンカーバイド膜を製造する方法
JP2007535119A (ja) 高温水素含有プラズマによるチャンバ及びウェーハ表面から物質を除去する方法及び装置
JP4555320B2 (ja) 低誘電率絶縁膜のダメージ回復方法及び半導体装置の製造方法
US7556970B2 (en) Method of repairing damaged film having low dielectric constant, semiconductor device fabricating system and storage medium
JP5238615B2 (ja) 半導体装置の製造方法
TW202125704A (zh) 用於形成互連結構之方法及設備
US8870164B2 (en) Substrate processing method and storage medium
JP2009016447A (ja) 半導体製造装置、半導体装置の製造方法及び記憶媒体
JP4758938B2 (ja) 絶縁膜の形成方法及び絶縁膜の形成装置
JP2004063521A (ja) 半導体装置の製造方法
TW202122618A (zh) 銅表面上之選擇性鈷沉積
JP3373466B2 (ja) プラズマ処理装置及びプラズマ処理方法
US20240120193A1 (en) Carbon replenishment of silicon-containing material
JP2004127990A (ja) 半導体装置の製造方法
JP2012204693A (ja) 基板処理装置及び半導体装置の製造方法