TWI447808B - 降低線邊緣粗糙度之半導體結構的製造方法 - Google Patents
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Description
本發明係關於半導體製作，且特別地關於一種降低線邊緣粗糙度(reduced line edge roughness，reduced LER)之半導體結構的製造方法。
一般來說，半導體元件的製作之中已應用了微影技術。而微影技術通常係由下述步驟所構成。首先，於半導體基板上的層疊薄膜層之上形成一阻劑材料，此阻劑材料可於一曝光設備之內經紫外光(ultra violet rays)所曝光。如此，可將一光罩內之電路圖案透過曝光方式而移轉至此阻劑材料，接著顯影此經過曝光之阻劑材料，接著用電漿蝕刻程序而形成所期望之電路圖案。
電漿蝕刻設備係由真空製程腔體、連結於真空製程腔體之氣體供應單元、維持腔體壓力於特定值之真空單元、處理材料或半導體基板之電極、以及用於真空製程腔體內產生電漿之電漿產生裝置所組成，其中蝕刻施行係藉由透過一噴淋板(shower plate)或相似物，通入製程氣體通過一電漿產生裝置而至真空製程腔體內以產生電漿。
由於半導體裝置之上使用阻劑以形成電路圖案，因此於微影製程前後需維持阻劑之完整度，圖案化阻劑電路圖案內之任何裂縫(flaw)或結構缺失(structural defect)將無法消除，且於後續蝕刻製程中轉移至下方膜層。
前述之結構缺失的範例之一為線邊緣粗糙度(line edge roughness，LER)。線邊緣粗糙度係於構件側壁處的偏差情形，可能源自於圖案化阻劑電路圖案的線邊緣粗糙度。製備構件內所出現的線邊緣粗糙情形可能由於圖案化阻劑電路圖案於如電漿蝕刻製程時之毀損情形所造成結果，如第1圖內之經部分製造的半導體結構10所示。在此，半導體結構10包括一矽基底20、一介電層30與形成於介電層30上之一圖案化阻劑層40。如圖所示，蝕刻時，電漿蝕刻劑(未顯示)轟擊介電層30露出部分，不可避免地亦擊擊了圖案化阻劑層40之側壁50處之相對柔軟的阻劑材料。除了移除介電層30露出部份之外，此些能量性與反應性之電漿元素可能改變了圖案化阻劑層40的材料特性，導致圖案化阻劑層40內之線邊緣粗糙度60情形。因此，於電漿蝕刻程序之後，圖案化阻劑電路層40不具期望的線邊緣粗糙度60無法消除，且會轉移至下方介電層30內，使得介電層30內，形成不具期望的線邊緣粗糙度問題之電路圖案，進而影響了包括上述形成於介電層30內電路圖案之半導體裝置的可靠度。
由於193奈米阻劑較如248奈米、365奈米較高波長用阻劑來說，具有更低之抗蝕刻性，上述之電漿效應對於193奈米阻劑可能更為嚴重。對於如157奈米之193奈米以下波長之阻劑，上述情形將更為嚴重。
此外，隨著元件尺寸的縮減，線邊緣粗糙度將影響實際尺寸並不利於元件的表現。
有鑑於此，本發明提供了一種降低線邊緣粗糙度之半導體結構的製造方法。
依據一實施例，本發明之一種降低線邊緣粗糙度之半導體結構的製造方法，包括：
提供一元件層，其上具有一圖案化阻劑層；以及施行一電漿蝕刻程序，以形成一圖案化元件層，其中該電漿蝕刻程序係於相對高操作頻率之一連續開啟狀態電壓下，及具有脈波調整之相對低操作頻率之一開啟-關閉狀態電壓下操作。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：
第2圖為一流程圖，顯示了依據本發明一實施例之降低線邊緣粗糙度之半導體結構的製造方法。第3圖與第5圖為一系列示意剖面圖，顯示了如第2圖所示之降低線邊緣粗糙度之半導體結構的製造方法中之不同製作階段。
請參照第2圖與第3圖，此方法起使於步驟S201，提供具有一元件層303以及形成於元件層303上用於形成一電路圖案之一圖案化阻劑層305之一基底301。基板301可包括如矽之半導體材料。元件層303可包括如半導體、金屬或介電材料等通常應用於半導體元件內之材料。圖案化阻劑層305可包括用於如157奈米、193奈米、248奈米或365奈米微影製程之已知阻劑材料，其已經由一微影程序(未顯示)而圖案化。
請繼續參照第2圖與第3圖，於步驟S203中，接著提供具有不同頻率之至少兩電源(power supplies)之一蝕刻機台(未顯示)。所提供之電漿蝕刻機台例如為一電感耦合電漿(inductively coupled plasma，ICP)蝕刻機台或一電容耦合電漿(capacitor coupled plasma)蝕刻機台，而上述具有不同頻率之至少兩電源可包括於如2MHz或13.56MHz等頻率下操作之電源。
請繼續參照第2圖與第3圖，於步驟S205中，接著採用前述步驟S203中具有不同頻率之至少兩電源之蝕刻機台對圖案化阻劑層305露出之元件層303施行一電漿蝕刻程序307。電漿蝕刻程序307中所使用之製程氣體(未顯示)則與元件層303內使用材料有關，故不在此細述其可能氣體。如第4a圖所示，於一實施例中，於電漿蝕刻步驟S307中，上述電漿蝕刻機台內所具有不同頻率之至少兩電源中，具有相對高操作頻率之一電源係於如13.56MHz之一較高頻率下操作，且其係於一連續開啟狀態電壓(continuous on-stage voltage)下操作。如第4b圖所示，同時於電漿蝕刻步驟S307，上述電漿蝕刻機台內所具有不同頻率之至少兩電源中，具有相對低操作頻率之一電源如2MHz頻率下操作，且其係於脈波調整之一開啟-關閉狀態電壓(on-off stage voltage with pulsing moduation)下操作。請參照第4b圖，此具有脈波調整之開啟-關閉狀態電壓操作中之一開啟狀態時間(on-time inverval)不少於10-6
秒，且於電漿蝕刻程序307中之具有相對低頻率之此電源具有大於60%之功率比(duty ratios，定義為：開啟時間/整體製程時間)。
請參照第2圖與第5圖，於步驟S207中，於電漿蝕刻程序307後，便得到了部份製作之一半導體結構，其具降低線邊緣粗糙度之圖案化元件層303'以及形成於其上之圖案化阻劑層305。相較於藉由相同電漿蝕刻機台所採用之所有不同頻率之電源皆維持開啟狀態電壓而施行相似電漿蝕刻製程所得到之相似於如第1圖所示之部分製造之半導體結構(未顯示)，如第5圖所示之部分製造半導體結構內之圖案化阻劑層305與圖案化元件層303'內的線邊緣粗糙度皆經降低的。請參照第5圖，由於圖案化阻劑層305已具有經降低的線邊緣粗糙度，因此圖案化阻劑層305內之電路圖案可完美地轉移至下方之元件層303中，並於電漿蝕刻程序307之後不會產生有任何之裂縫或結構缺失。因此，可於圖案化元件層303'內形成具有經降低的線邊緣粗糙度之電路圖案，進而確保了此圖案化元件層303'之半導體裝置的可靠度。於一實施例中，藉由上述方法可減少圖案化元件層303'內之線邊緣粗糙度的3標準差(three sigma deviation)約30-40%。因此，可進而降低或甚至消除上述之線邊緣粗糙度問題，且不會負面地影響所形成之半導體裝置的元件表現。
接著，可移除圖案化阻劑層305，且可於圖案化元件層303'之上施行其他後續製程，以於基板301之上形成一半導體裝置。
提供如第3圖所示之一類似半導體裝置。此半導體裝置具有一氧化矽層及形成於其上之一圖案化阻劑層。此圖案化阻劑層係具有約40奈米之一寬度。接著藉由一電感耦合電漿蝕刻機台並使用包括CHF3
、氧氣與氬氣之蝕刻氣體以施行一電漿蝕刻而蝕刻上述氧化矽層。此電感耦合電漿蝕刻機台包括同時於頻率為13.56MHz與2MHz下操作之兩電源，而此電漿蝕刻機台內之操作頻率為13.56MHz之電源於上述電漿蝕刻時係於連續開啟狀態電壓下操作，而此電漿蝕刻機台內之操作頻率為2MHz之電源於上述電漿蝕刻時係於具有脈波調整之開啟-關閉狀態電壓下操作。上述具有脈波調整之開啟-關閉狀態電壓下操作內之每一開啟狀態時間不少於10-6
秒，而於此電漿蝕刻中，上述具有相對低頻率之電源具有大於80%之功率比。於此電漿蝕刻之後，移除圖案化阻劑層並得到線寬約為40奈米之圖案化氧化矽層，經量測，此圖案化氧化矽層之線邊緣粗糙度之三標準差約為1.73-1.75奈米。
提供如第3圖所示之一類似半導體裝置。此半導體裝置具有一氧化矽層及形成於其上之一圖案化阻劑層。此圖案化阻劑層係具有約40奈米之一寬度。接著藉由一電感耦合電漿蝕刻機台並使用包括CHF3
、氧氣與氬氣之蝕刻氣體以施行一電漿蝕刻而蝕刻上述氧化矽層。此電感耦合電漿蝕刻機台包括同時於頻率為13.56MHz與2MHz下操作之兩電源，而此電漿蝕刻機台內之操作頻率為13.56MHz與2MHz之兩電源於上述電漿蝕刻時係皆於連續開啟狀態電壓下操作。於此電漿蝕刻之後，移除圖案化阻劑層並得到線寬約為40奈米之圖案化氧化矽層，經量測，此圖案化氧化矽層之線邊緣粗糙度之三標準差約為2.76-2.83奈米。
如表一所示，藉由如實施例1內所述之具有脈波調整之開啟-關閉狀態電壓下操作之電漿蝕刻的採用，可降低圖案化氧化矽層之線邊緣粗糙度約37-39%。因此，便可降低或甚至消除於圖案化氧化矽層內之線邊緣粗糙度問題，且不會負面地影響所形成之半導體裝置的元件表現。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧半導體結構
20‧‧‧矽基底
30‧‧‧介電層
40‧‧‧圖案化阻劑層
50‧‧‧側壁
60‧‧‧線邊緣粗糙度
S201、S203、S205、S207‧‧‧步驟
301‧‧‧基底
303‧‧‧元件層
303'‧‧‧圖案化元件層
305‧‧‧圖案化阻劑層
307‧‧‧電漿蝕刻程序
第1圖為示意剖面圖，顯示了習知技術中之經部分製造的半導體裝置，其具有線邊緣粗糙度問題；第2圖為一流程圖，顯示了依據本發明一實施例之降低線邊緣粗糙度之半導體結構的製造方法；第3圖與第5圖為一系列示意剖面圖，顯示了如第2圖所示之低線邊緣粗糙度問題之半導體結構的製造方法中之不同製作階段；以及第4a與4b圖為示意圖，顯示了於如第2圖所示之降低線邊緣粗糙度問題之半導體結構之製造方法中之一電漿蝕刻程序中之電壓脈波調整情形。
S201、S203、S205、S207．．．步驟
Claims (10)
- 一種降低線邊緣粗糙度之半導體結構的製造方法，包括：提供一元件層，具有一圖案化阻劑層形成於其上；以及施行一電漿蝕刻程序，圖案化具有該圖案化阻劑層於其上之該元件層，以形成一圖案化元件層，其中該電漿蝕刻程序係同時於相對高操作頻率之一連續開啟狀態電壓下以及具有脈波調整之相對低操作頻率之一開啟-關閉狀態電壓下操作。
- 如申請專利範圍第1項所述之降低線邊緣粗糙度之半導體結構的製造方法，其中該電漿蝕刻程序係由具有不同頻率之至少兩電源之一蝕刻機台所施行，而具有不同頻率之至少兩電源中具有相對高操作頻率之一電源提供相對高操作頻率之該連續開啟狀態電壓，而具有不同頻率之至少兩電源中具有相對低操作頻率之一電源提供了具有脈波調整之相對低操作頻率之該開啟-關閉狀態電壓。
- 如申請專利範圍第2項所述之降低線邊緣粗糙度之半導體結構的製造方法，其中該具有不同頻率之至少兩電源中具有相對高操作頻率之該電源係於13.56MHz之一頻率下操作。
- 如申請專利範圍第2項所述之降低線邊緣粗糙度之半導體結構的製造方法，其中該具有不同頻率之至少兩電源中具有相對低操作頻率之該電源係於2MHz之一頻率下 操作。
- 如申請專利範圍第1項所述之降低線邊緣粗糙度之半導體結構的製造方法，其中該元件層包括半導體、介電或金屬材料。
- 如申請專利範圍第1項所述之降低線邊緣粗糙度之半導體結構的製造方法，其中該開啟-關閉狀態電壓下操作內之一開啟狀態時間不少於10-6 秒。
- 如申請專利範圍第2所述之降低線邊緣粗糙度之半導體結構的製造方法，其中該蝕刻機台為一電感耦合蝕刻機台或一電容耦合蝕刻機台。
- 如申請專利範圍第2所述之降低線邊緣粗糙度之半導體結構的製造方法，其中該具有不同頻率之至少兩電源中具有相對低操作頻率之該電源具有大於60%之一功率比。
- 如申請專利範圍第1項所述之降低線邊緣粗糙度之半導體結構的製造方法，其中該圖案化元件層之一線邊緣粗糙度之三標準差可因而降低。
- 如申請專利範圍第1項所述之降低線邊緣粗糙度之半導體結構的製造方法，於形成該圖案化元件層之後，更包括移除該圖案化阻劑層。
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