TWI437661B - 利用塊材半導體晶圓形成改良的絕緣層上矽基板 - Google Patents

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Description

利用塊材半導體晶圓形成改良的絕緣層上矽基板
本發明係關於改良的絕緣層上半導體(SOI)基板。本發明尤其是關於具有一或多個包括以埋入絕緣層和底部基板層隔絕開，並且以一或多個垂直隔絕柱支撐的半導體元件層的元件區域的SOI基板，以及用來形成這樣的SOI基板的方法以及前驅結構。
絕緣層上半導體(SOI)技術在半導體製程中的重要性逐漸增加。典型的SOI基板結構包括埋入絕緣層，這是用來電性隔絕上面的半導體元件層以及底部半導體基板。例如電晶體等的主動元件一般都形成在SOI基板的上方半導體元件層中。
使用SOI技術所形成的元件(就是SOI元件)相較於其他的塊材對應元件提供了很多優點，包括但不限於：減少接面的漏電流、減少接面的電容、減少短通道效應、較佳的元件效能、較高的封裝密度以及較低的電壓需求。因此需要從塊材半導體基板來形成SOI基板。一種從塊材半導體基板形成SOI基板的傳統方法包括選擇性地遮住塊材矽基板表面的特定區域，接著以陽極處理在矽基板表面未遮住的區域型成多孔矽。在遮住區域的矽層沒有被多孔化，因此形成固體矽柱。矽層接著成長在矽基板的多孔以及非多孔部分上。藉由在接著成長的矽層中形成開口，矽基板的多孔部分就被露出，因此可以被選擇性地移除以在接著成長的矽層下方形成中空區域，此時非多孔的矽柱就在這個步驟中提供矽層所需要的結構支撐。最後，中空的區域可以填滿絕緣材料以在矽層下方形成埋入絕緣層，也就導致了SOI基板。
圖1A顯示了以前述的傳統方法所形成的SOI基板的上視圖，而圖1B和圖1C則分別顯示SOI基板沿著線I和線II的剖面視圖。傳統的SOI基板尤其包括了位在底部基板12上，並且以隔絕區域20環繞的元件區域2。半導體元件層16則位在元件區域2，而閘極介電層3以及閘極電極5則位於其上。半導體元件層16係以埋入絕緣層14與底部基板12分開，因此形成了SOI結構。矽柱11矽位在元件區域2的邊緣處，如圖1A和圖1C所示。矽柱11提供了半導體元件層16在埋入絕緣層14形成之前的結構支撐。
然而，前述傳統SOI基板結構中的矽柱11從底部基板12延伸穿過埋入絕緣層14已與部分的半導體元件層16重疊，如圖1C所示。矽柱11和半導體元件層16的重疊部分則較像塊材結構而不是SOI結構，因此影響了真正SOI結構所提供的優點。
此外，用來形成傳統的SOI基板結構的步驟不可避免地會有對準誤差以及製程偏差，無法順利的縮小。因此當元件結構從90 nm縮小到45 nm時，就需要妥協元件的效能。因此需要改良的使用塊材半導體結構形成SOI基板，而不會影響真正SOI結構的優點或是在元件尺寸小於45 nm時妥協了元件的效能。
因此需要一個簡單且有效的方法來製造改良的SOI基板。
本發明在一方面關於絕緣層上半導體(SOI)基板，其中包括一或多個元件區域，每個均包括至少一個底部半導體基板層及半導體元件層，並有埋入絕緣層位於其間，其中每一該元件區域之半導體元件層係以一或多個垂直隔絕柱支撐。
在另一方面，本發明關於前驅基板結構，其中包括至少一個具有至少一個底部半導體基板層以及一個半導體元件層，並具有空氣間隔於其間的元件區域，其中半導體元件層係以一或多個垂直隔絕柱支撐。
在另一個方面，本發明關於形成絕緣層上半導體(SOI)基板的方法，包括：形成一基板結構，包括至少一底部半導體基板層以及一半導體元件層，並具有犧牲層位於其間；圖案化該基板結構以形成以一或多個隔絕溝渠所定義之一或多個元件區域，其中每一該元件區域包括一底部半導體基板層以及一半導體元件層，並具有一犧牲層位於其間；形成一或多個絕緣條，每一具有至少一垂直部分於該隔絕溝渠之一之側壁之上，以及一水平部分於該元件區域之一之上表面之上；選擇性地從每一該元件區域移除該犧牲層以在該底部半導體基板層與該半導體元件層之間形成一空氣間隔，其中該一或多個絕緣條之該垂直部分形成垂直絕緣柱以支撐該半導體元件層；以及以絕緣材料填滿每一該元件區域中之該空氣間隔以在該底部半導體基板層與該半導體元件層之間形成一埋入絕緣層。
前述的方法進一步包括以介電溝渠填入材料填滿隔絕溝渠以及平坦化基板結構以移除絕緣條之水平部份以形成大致平坦之上表面。
較佳但非必要地，在圖案化該基板結構之後，以及在形成該絕緣條之前，進行側向蝕刻以選擇性地移除每一元件區域中之犧牲層之周圍部分。如此一來，之後形成之圖案化絕緣條之垂直部份包括在每個元件區域中延伸於底部半導體基板層以及半導體元件層之間之凸出部。
在另一方面，本發明關於包括至少兩個元件區域之SOI基板，每一該區域包括至少一底部半導體基板層以及一半導體元件層，並具有埋入絕緣層位於其間，而且這樣的元件區域的半導體曾具有不同的厚度。
在另一方面，本發明關於包括至少兩個元件區域之SOI基板，每一該區域包括至少一底部半導體基板層以及一半導體元件層，並具有埋入絕緣層位於其間，而且這樣的元件區域的半導體曾具有不同的結晶方向。
本發明的其他方面、特點以及優點將從接下來的說明以及專利申請範圍來清楚說明。
在接下來的敘述中，為了提供本發明完整的了解，提到了很多特定的細節，例如特定的結構、組件、材料、尺寸、製程步驟以及技術。但是熟知相關技術者可以在缺少這些細節的情況下實施。在其他的例子中，就不詳細描述已知的結構或是製程步驟以避免對本發明的混淆。
請注意當例如層、區域或基板等元件被描述為在另一元件之上或上方，可以是直接在另一個元件上，或是有其他的中間元件。相反地，若是一個元件被描述為直接在另一元件之上或是上方，就沒有中間元件。也請了解當一個元件被描述為在另一元件之下或是下方，可以是直接在另一元件之下或是下方，或是有其他的中間元件。相反地，若是一個元件被描述為直接在另一元件之下或是下方，就沒有中間元件。
此處所用到的垂直(vertical)表示對於基板表面為垂直(perpendicular)的方向，或是相對於這個垂直的方向偏移少於60度的方向。
此處所用的實質上平坦表示高度或是深度小於10 nm的表面凸起或是凹陷的表面平滑度。
本發明提供了改良的SOI基板，其中包括垂直絕緣柱以支撐半導體元件層。本發明的每一SOI基板尤其具有實質上平坦的上表面，並包括一或多個元件區域，每個區域包括至少一個底部半導體基板層以及半導體元件層，並有埋入絕緣層位於其間。每一元件區域的半導體元件層係以一或多個垂直絕緣柱支撐，並且較佳地位在每個元件區域的邊緣，然而也可以位在每個元件區域中的任何其他位置。圖2A顯示了根據本發明的一個實施例的示範SOI基板結構的剖面圖。SOI基板10尤其包括了三個元件區域2、4和6。每個元件區域2、4和6從下而上至少包括底部半導體基板層12、埋入絕緣層14以及半導體元件層16。一或多個垂直絕緣柱22提供在元件區域2、4和6的邊緣以提供半導體元件層16的結構支撐。進一步地，每個垂直絕緣柱22具有至少一個凸出部24延伸於半導體元件層16以及底部半導體基板層12之間，如圖2A所示。圖2B提供了SOI基板10沿著線III的上視圖。
底部半導體基板層12可以包括任何半導體材料，包括但不限於：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其他III－V族或II－VI族化合物半導體，或是有機半導體結構。在本發明的一些實施例中，底部半導體基板層12較佳是由含Si半導體材料組成，也就是包括矽的半導體材料。底部半導體基板層12進一步地可以是摻雜、未摻雜或是包括摻雜及未摻雜區域於其中(未繪示)。底部半導體基板層12較佳是未摻雜或是輕p－摻雜。雖然底部半導體基板層12較佳是塊材半導體結構，也可以包括具有一或多個埋入絕緣層(未繪示)的層狀結構。
埋入絕緣層14可以包括任何適當的絕緣材料，而一般是包括結晶狀態或是非結晶狀態的氧化物、氮化物或是氮氧化物。埋入絕緣層14可以是均勻(homogeneous)的連續層，或是可以包括較大的空洞或是微米或奈米尺寸的孔(未繪示)。埋入絕緣層14的實體厚度可能隨著特定的應用而有很大的差異，但一般是在從大約10 nm至大約500 nm的範圍，較常見的在從大約20 nm至大約200 nm的範圍。半導體元件層16可以包括任何半導體材料，包括但不限於：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其他III－V族或II－VI族化合物半導體，或是有機半導體結構。在本發明的一些實施例中，半導體元件層16較佳是由含Si半導體材料組成，也就是包括矽的半導體材料。半導體元件層16進一步地可以是摻雜、未摻雜或是包括摻雜及未摻雜區域於其中(未繪示)。半導體元件層16較佳是未摻雜或是輕p－摻雜。半導體元件層16的實體厚度可能隨著特定的應用而有很大的差異，但一般是在從大約10 nm至大約200 nm的範圍，較常見的在從大約50 nm至大約100 nm的範圍。
元件區域2、4和6的上表面較佳是彼此共平面，因此形成了SOI基板10的實質平坦的上表面。可以在半導體元件層16之上提供選擇性的表面保護層18以在平坦化的過程中保護層16。選擇性的表面保護層18可以包括任何可以當作平坦中止層的適當材料。選擇性表面保護層18較佳包括氮化矽，並且具有從大約40 nm至大約100 nm的厚度。
垂直絕緣柱22可以包括任何適當的絕緣材料，例如氧化物、氮化物或氮氧化物。在本發明的一個特定但非必要的較佳實施例中，垂直絕緣柱22包括保形(conformal)氧化材料。這樣的氧化材料提供了半導體元件層16優良的結構支撐。此外，熱氧化材料提供了形成柱結構22所需的保形特性，才可以完好地附著在半導體元件層16的側壁，並且包括延伸於半導體元件層16和底部半導體基板層12之間的凸出部24。
一般會有一或多個隔絕區域20形成在SOI基板10中以提供相鄰的元件區域2、4和6之間的隔絕。隔絕區域20可以是溝渠隔絕區域或是場氧化隔絕區域。隔絕區域20較佳是以熟知相關技術者所已知的傳統溝渠隔絕製程所形成的溝渠隔絕區域。舉例來說，曝光顯影、蝕刻以及在溝渠中填入溝渠介電材料可以用於形成溝渠隔絕區域20。用來形成溝渠的介電材料可以是任何適當的介電材料，而較佳的是非保形介電材料。襯層可以選擇性地在填入溝渠前形成在溝渠中，可以在填入溝渠後進行緻密步驟，也可以在填入溝渠之後進行平坦化步驟。隔絕區域20也可以是使用所謂的區域矽氧化步驟所形成的場氧化隔絕區域。
此處所描述的改良的SOI基板結構可以從塊材半導體基板以簡化的方式以及較低的成本來形成。這樣的方法將參考圖3－11來詳細說明。
圖3顯示了底部半導體基板層12，其中可以包括或不包括任何埋入絕緣層。底部半導體基板層12較佳具有塊材半導體結構，而且其中沒有埋入絕緣層，並且可以是未摻雜或是輕p－摻雜。接著進行摻雜物的植入步驟以植入n型摻雜物種至底部半導體基板層12的上表面，因而形成了包括n－摻雜半導體的犧牲層13。犧牲層13可以接著以從未摻雜或是輕p－摻雜的半導體上選擇性移除n－摻雜半導體的移除步驟被接著移除以形成埋入絕緣層(接下來將會詳細描述之)。
在一個特定但非限制的例子中，摻雜物植入步驟係在大約1 KeV至大約150 KeV的能量程度下進行，而摻雜物的劑量係從大約1E14 atm/cm2至大約1E16 atm/cm2。接著在大約650℃至大約1300℃的退火溫度下進行快速加熱退火(RTA)以活化n－摻雜半導體層13中的摻雜物種。n－摻雜半導體層13可以其他的摻雜技術形成，例如從摻雜層或是氣相來的固態擴散。所形成的n－摻雜半導體犧牲層13較佳包括n－型摻雜物種，例如在大約1x1019/cm3至大約1x1021/cm3濃度範圍的磷(P)、砷(As)、銻(Sb)。犧牲層13的實體厚度大致與將要形成的埋入絕緣層14相同。犧牲層較佳具有大約10 nm至大約500 nm的厚度，而更佳是從大約20 nm至大約200 nm。
請注意犧牲層13並不限於前述的n－摻雜半導體，它可以包括其他可以從其下的底部半導體基板層12之上以及將要形成於其上的半導體元件層16選擇性移除的材料。可用來形成犧牲層13的其他可移除材料包括但不限於：多孔半導體、SiGe和SiGeC。
形成犧牲層13之後，半導體元件層16以磊晶成長形成在犧牲層13的頂端，如圖4所示。如此一來，半導體元件層16就具有和用來成長的基板(也就是犧牲層13)具有相同的結晶結構以及結晶平面方向。選擇性的表面保護層18可以接著被形成在半導體元件層上，如圖5所示。接著，包括底部半導體層12、犧牲層13、半導體元件層16和選擇性的表面保護層18的層狀基板結構10被圖案化以形成以一或多個隔絕溝渠30所定義的一或多個元件區域2，如圖6A所示。圖案化的基板結構10的上視圖則如圖6B所示。
層狀基板結構10的圖案化步驟可以下列方式進行：首先覆蓋沉積介電硬遮罩層(未繪示)於層狀基板結構10上，接著進行傳統曝光顯影以及蝕刻步驟以圖案化層狀基板結構10，如圖6A所示。曝光顯影步驟尤其包括施加光阻(未繪示)於介電硬遮罩層的上表面，將光阻曝光於所要的放射線圖案下，接著使用傳統的光阻顯影劑顯影曝光的光阻。光阻中的圖案接著使用一或多道乾蝕刻步驟轉移到介電遮罩層以及層狀基板結構10上，以形成如圖6A和圖6B所示的一或多個元件區域2。在一些實施例中，圖案化的光阻可以在圖案轉移到介電遮罩層之後移除，而介電遮罩層在完成蝕刻層狀基板結構10之後接著被移除。在其他的實施例中，圖案化的光阻以及介電遮罩層兩者都在蝕刻完成後移除。
接著進行側向蝕刻步驟以穿過隔絕溝渠30的側壁來選擇性地移除犧牲層13的周圍部分，以在溝渠側壁上形成凹陷32，如圖7所示。當犧牲層13如前所述包括n－摻雜半導體材料，側向蝕刻較佳是以電漿蝕刻步驟進行以選擇性地蝕刻犧牲層13所包含的n－摻雜半導體材料，而不是底部半導體基板層12和半導體元件層16所包含的未摻雜或輕n－摻雜半導體材料。氯或溴為主的電漿化學作用可以用來使n－摻雜矽和未摻雜或輕p－摻雜矽的選擇比高達大約500：1。可以用來進行這樣的側向蝕刻的電漿蝕刻機台為LAM Research Corp(Fremont,California)所生產的9400感應耦合電漿源(ICP)電漿蝕刻機台。在ICP機台中，使用了兩個射頻(RF)電源，其中包括了上電源以產生電漿，以及下電源以維持蝕刻偏移量。也可以使用其它的ICP系統，例如Applied Materials(Santa Clara,California)或是Tokyo Electron Limited(Tokyo,Japan)所生產的設備。
此外，側向蝕刻步驟也可以使用濕蝕刻來選擇性地移除犧牲層13中的n－摻雜半導體材料。
接著就在圖7中的整個結構上沉積保形絕緣層19，其中包括隔絕溝渠30的側壁以及元件區域2的上表面。部份的保形絕緣層19填滿了溝渠側壁的凹陷32，因而在半導體基板層12以及半導體元件層16之間形成了類似凸出的結構，如圖8所示。
保形絕緣層19可以包括任何適當的絕緣材料，例如氧化物、氮化物或氮氧化物，並且可以熱成長製程來形成，例如氧化、氮化或氮氧化。此外，保形絕緣層19也可以沉積步驟來形成，例如化學氣相沉積(CVD)、電漿輔助CVD、原子層沉積(ALD)、蒸鍍、反應濺鍍、化學溶液沉積以及其他類似的沉積製程。在本發明的一個持定較佳但非必要的實施例中，保形絕緣層19包括保形氧化材料。保形絕緣層19接著以傳統的曝光顯影以及蝕刻步驟圖案化，以在每個元件區域2形成一或多個絕緣條19A，如圖9A所示。曝光顯影步驟尤其包括施加光阻(未繪示)於保形絕緣層19上、曝光光阻至所要的圖案射線下(定義絕緣條19A所要形成的區域)，以及使用傳統的光阻顯影劑來顯影曝光的光阻。光阻中的圖案接著使用一或多道濕或乾蝕刻步驟轉移到保形絕緣層19以形成圖9A中所示的一或多個絕緣條19A。當表面保護層18包括氮化物，而保形絕緣層包括氧化物，較佳是使用包括氫氟酸(HF)的濕蝕刻溶液來選擇性地移除保形絕緣層19未遮住的部分，並且停止在表面保護層18。
圖9B顯示元件區域2其中之一沿著延伸穿過其中之一個絕緣條19A的線IV的剖面圖。絕緣條19A包括至少一個水平部以覆蓋元件區域2的上表面，以及至少一個垂直部以覆蓋隔絕溝渠30其中之一的側壁，如圖9B所示。絕緣條19A的垂直部因此形成至少一個垂直絕緣柱22以附著在半導體元件層16和底部半導體基板層12兩者的側壁。此外，一部分的垂直絕緣柱22延伸進入半導體元件層16和底部半導體基板層12之間的凹陷以形成凸出部24。
圖9C顯示元件區域2沿著延伸穿過沒有被任何絕緣條覆蓋的區域的線V的剖面圖。半導體元件層16、犧牲層13以及底部半導體基板層12的側壁在這個區域都露出來，而半導體元件層16和底部半導體基板層12之間的凹陷32在這個區域則維持未填滿。
接著進行另一次類似於前述的側向蝕刻步驟，以透過沒有被絕緣條19A蓋住的露出隔絕溝渠側壁來選擇性地移除整個犧牲層。如此一來，就在底部半導體基板層12和半導體元件層16之間形成一空氣間隔15，如圖10A所示。在這種情況下，半導體元件層16變成「飄浮」在半導體基板層12上。飄浮半導體元件層16的結構支撐是以垂直絕緣柱22以及凸出部24來提供。圖10B提供了底部半導體基板層12、飄浮半導體元件層16、絕緣條19A以及具有凸出部24的垂直絕緣柱22的三維(3D)側視圖，而圖10C顯示這些結構的3D上視圖。
在額外的側蝕刻步驟之後，介於底部半導體基板層12和半導體元件層16之間的空氣間隔15被填滿絕緣材料以形成埋入絕緣層14，如圖11所示。任何適當的絕緣材料，例如氧化物、氮化物或氮氧化物都可以用來填滿空氣間隔15。較佳地可以使用Applied Materials(Santa Clara,CA)提供名為HARPTM的高深寬外表材料來填滿空氣間隔15，並且形成連續等向性的埋入絕緣層14。此外，中至低深寬比外表的絕緣材料可以用來形成具有孔洞的埋入絕緣層14。此外，埋入絕緣層14可以包括具有微米或奈米尺寸孔洞的多孔介電材料。
接著，隔絕溝渠30被填入溝渠介電材料以形成溝渠隔絕20，然後就進行例如化學機械研磨(CMP)的平坦化步驟來移除位在溝渠30以外的多餘溝渠隔絕材料，以及移除絕緣條19A的平坦部，因而形成具有大致平坦上表面的SOI基板結構10，如圖11所示。
請注意雖然圖2－11根據本發明的特定實施例說明了示範的SOI基板以及可以用來形成示範的SOI基板的製造步驟，但對於熟知相關技術者可以根據特定的應用需求，再與前面的描述一致的情況下修改基板的結構以及製程步驟。舉例來說，雖然圖2－3和圖11所示範的SOI基板包含了以特定方式安排的特定數目的垂直絕緣柱，可以了解本發明的SOI基板可以包括以任何方式安排的任何數目的垂直絕緣柱。舉另一例來說，雖然圖3－4顯示層狀基板結構10的形成是首先利用表面摻雜物植入來形成n－摻雜半導體犧牲層13，再以半導體的磊晶成長來形成半導體元件層16，但可以了解這樣的層狀基板結構10也可以單一深度摻雜物植入步驟來形成，也就是在塊材半導體基板的預定深度中形成n－摻雜的半導體犧牲層13。在這個情況下，位在層13下的部份塊材半導體基板定義了底部基板層12，而位在層13下的部份則定義了半導體元件層16。因此就不需要接下來的磊晶成長步驟。
此外，雖然圖2－3和圖11顯示具有凸出部的垂直絕緣柱，垂直絕緣柱也可以在本發明的其他實施例中不具有凸出部。圖12顯示的SOI基板10具有與圖2所示的大致相同的結構組件，除了圖12中的垂直絕緣柱22沒有任何凸出部。
圖13－16顯示根據本發明的另一個實施例，以形成不具有凸出部的垂直絕緣柱的SOI基板結構的示範製造步驟。
如圖6A和圖6B所示，在層狀基板結構10的圖案化之後，保形絕緣層19就沉積在整個結構，而不需要圖7中所描述的側蝕步驟。在這種情況，不會有凹陷沿著隔絕溝渠的側壁形成，而且保形絕緣層19不會延伸在底部半導體基板層12和半導體元件層16之間，如圖13所示。保形絕緣層19接著以傳統的曝光顯影及蝕刻製程圖案化以在每個元件區域2上形成一或多個絕緣條19A，如圖14A所示，這就類似於圖9A所描述的。
圖14B顯示元件區域2其中之一沿著延伸穿過絕緣帶19A其中之一的線IV的剖面圖。絕緣條19A包含至少一個水平部以覆蓋元件區域2的上表面，以及至少一個垂直部覆蓋隔絕溝渠30其中之一的側壁，如圖14B所示。絕緣條19A的垂直部因此形成至少一個垂直絕緣柱22附著於半導體元件層16以及底部半導體基板層12兩者的側壁。請注意沒有凸出部沿著垂直柱22形成，如圖14B所示。
圖14C顯示元件區域2沿著延伸穿過沒有被任何絕緣條蓋住的區域的線VII的剖面圖。半導體元件層16的側壁、犧牲層13以及底部半導體基板層12在這個區域維持露出。
接著，進行類似於前述的側向蝕刻步驟以穿過沒有被絕緣條19A蓋住的露出隔絕溝渠側壁來選擇性地移除整個犧牲層13。如此一來，空氣間隔15就形成在底部半導體基板層12和半導體元件層16之間，如圖15A所示。在這種情況下，半導體元件層16變成「飄浮」在底部半導體基板層12之上。飄浮半導體元件層16的支撐係來自於沒有凸出部的垂直絕緣柱22。圖15B顯示底部半導體基板層12、飄浮半導體元件層16、絕緣條19A以及無凸出部垂直絕緣柱22的三維(3D)側視圖，而圖10C顯示這些結構的3D上視圖。
在額外的側向蝕刻步驟後，半導體基板層12和半導體元件層16之間的空氣間隔15已絕緣材料填滿以形成埋入絕緣層14，而隔絕溝渠30則填入溝渠介電材料以形成溝渠隔絕20。接著可以進行CMP或是其他平坦化的步驟以移除位在溝渠30之外的多餘的溝渠隔絕材料，以及移除絕緣條19A的水平部，因而形成具有大致平坦上表面的SOI基板結構10，如圖16所示。
如前所述的本發明的SOI基板在整個主動元件區域提供了真正的SOI結構，因此完整地提供了SOI的優點。此外，用來製造這樣的SOI基板的方法不需要垂直絕緣柱的精確對準。因此，元件的效能不再受到潛在對準誤差的影響。
在一些實施例中，需要提供在不同的元件區域具有不同厚度的半導體元件層的SOI基板。因此，本發明在特定的實施例中提供了包括兩個或多個具有不同厚度的半導體元件層的元件區域的SOI結構，如圖17所示。SOI基板10尤其包括了三個元件區域2、4和6，分別每一包括半導體元件層16A、16B和16C以及埋入絕緣層14A、14B和14C。如圖17所示，半導體元件層16A和16C的平均厚度(T1)明顯地大於層16B的平均厚度(T2)。相對地，埋入絕緣層14A和14C所在的深度則大於層14B的深度。圖17中的SOI結構可以類似於前述的製造步驟形成，除了要使用稍微不同的摻雜物植入步驟來形成具有不同厚度的半導體元件層的未圖案化、層狀基板結構。換言之，未圖案化、層狀基板結構包括了具有不同部分位在基板結構的不同深度的n－摻雜犧牲半導體層。這樣的未圖案化、層狀基板結構可以接著被圖案化以形成兩個或多個具有不同厚度的半導體元件層的元件區域。
圖18－23說明了示範的摻雜物植入步驟，其中包括至少兩個摻雜物植入步驟以形成具有至少兩個部份位在層狀基板結構兩個不同深度的n－摻雜犧牲半導體層。
圖18顯示了第一遮罩摻雜物植入步驟，其中n－摻雜犧牲半導體層的第一部分13A被選擇性地在底部半導體基板層12的第一區域上形成，而層12的第二區域則以阻擋遮罩34保護以避免摻雜物植入。
阻擋遮罩34在第一摻雜物植入步驟後移除，接著進行半導體材料的磊晶成長，使得n－摻雜犧牲半導體層的第一部分13A被埋在接下來的磊晶成長半導體材料中，如圖19所示。
接著進行第二遮罩摻雜物植入步驟，在這個步驟中，包含n－摻雜犧牲半導體層的第一部分13A的底部半導體基板層23的第一區域以另一個阻擋遮罩36覆蓋，而n－摻雜犧牲半導體層的第二部分13B形成在底部半導體基板層12之上，如圖20所示。
阻擋遮罩36在第二摻雜物植入步驟後移除，然後再次進行半導體材料的磊晶成長，使得n－摻雜犧牲半導體層的第二部分13B也埋在磊晶半導體材料中，如圖21所示。接著形成在n－摻雜犧牲半導體層的第一部分13A上的磊晶成長半導體材料組成了半導體元件層的第一較厚的部分16A，而形成在n－摻雜犧牲半導體層的第二部分13B上的磊晶成長半導體材料組成了半導體元件層的第二較薄的部分16B。選擇性的表面保護層18可以形成在半導體元件層的兩個部分16A和16B上，因此形成了未圖案化的層狀基板10，其中包括了具有不同厚度的兩個不同部份16A和16B的半導體元件層，如圖22所示。
這樣未圖案化的層狀基板10可以接著被圖案化以形成至少兩個不同元件區域2和4，並以隔絕溝渠30彼此隔絕，而且包含具有不同厚度(T1和T2)的兩個不同半導體元件層16A和16B，如圖23所示。
圖22的未圖案化的層狀基板10可以單一摻雜物植入步驟形成。尤其是先提供塊材半導體基板，接著選擇性地遮住塊材半導體基板的一部分。遮住層的厚度被調整以延遲摻雜物植入(也就是以預定數量減少植入的深度)，但在塊材半導體基板剩下沒有被遮住的部分沒有完全阻擋摻雜物的植入。如此一來，就可以進行單一摻雜物植入步驟以形成具有不同的部份位在塊材半導體基板的不同深度的n－摻雜半導體犧牲層。
在一些實施例中，需要提供在不同的元件區域具有不同厚度的半導體元件層的SOI基板。因此，本發明在一個特定實施例中提供了一個SOI結構，其中包括兩個或多個具有不同厚度的半導體元件層的元件區域，如圖17所示。
最近發現具有混合結晶方向的基板尤其適合改善互補式金氧半導體(CMOS)電路的元件效能。舉例來說，電子沿著{100}矽結晶平面具有高的遷移率，但是電洞沿著{110}矽結晶平面具有高的遷移率。在一方面，沿著{100}平面的電洞遷移率較沿著這個平面的對應的電子遷移率低了大約2至4倍。另一方面，沿著{110}矽平面的電洞遷移率大約比沿著{100}矽平面還高了2倍，但是沿著{110}平面的電子遷移率相較於沿著{100}平面則顯著地衰退。如此一來，因為沿著{110}平面有優良的電洞遷移率，{110}矽平面最適合形成p－通道場效電晶體(p－FET)元件，也會導致在p－FETs中較高的驅動電流。但是這樣的平面完全不適合形成n－通道場效電晶體(n－FET)元件。反而是{100}矽平面最適合形成n－FET元件，因為沿著{100}平面有加強的電子遷移率，這也導致在n－FET中較高的驅動電流。因此需要提供如前所述的SOI基板但要進一步地具有混合結晶方向。這樣的SOI基板尤其包括至少兩個具有不同結晶方向的半導體層的元件區域。當在這至少兩個元件區域中的半導體元件層具有單晶矽，不同的結晶方向較佳地選自於：<100>、<110>以及<111>的矽晶向。
圖24顯示了這樣的SOI基板10，其中包括元件區域2、4和6。SOI基板10中的底部半導體基板層12具有位在元件區域2和6中具有第一結晶方向的第一部分12A，以及位在元件區域4中具有第二不同結晶方向的第二部分12B。相對地，SOI基板10中的半導體元件層12也包括位在元件區域2和6中具有第一結晶方向的第一部分16A，以及位在元件區域4中具有第二不同結晶方向的第二部分16B。
圖24的SOI結構可以類似於前述的製造步驟來形成，除了要先形成具有不同結晶方向部分的半導體元件層的未圖案化、層狀基板結構，接著就圖案畫以形成兩個或多個包含具有不同結晶方向的半導體元件層的元件區域。這樣未圖案化、層狀半導體結構可以使用一或多道晶圓結合、摻雜物植入、非晶化植入、再結晶以及磊晶成長步驟來形成。
圖25－30顯示了形成包含具有不同結晶方向部分的半導體元件層的未圖案化、層狀基板構的示範步驟。首先利用已知的結合技術，將具有第一結晶的第一半導體層12A結合至具有第二不同的結晶方向的第二半導體層12B來形成底部半導體基板層12，如圖25所示。接著，進行摻雜物植入以植入n－型摻雜物種至第一半導體層12A的上表面以形成n－摻雜犧牲半導體層13，如圖26所示。
接著使用阻擋遮罩38以進行遮罩非晶化植入步驟，以形成至少一個非晶化半導體區域40，該區域延伸穿過n－摻雜犧牲半導體層13以及第一半導體層12A，進入到第二半導體層12B，如圖27所示。非晶化半導體區域40的上方部包括之前植入的n－型摻雜物種。
在第二底部半導體層12B上的非晶化半導體區域40的再結晶形成了層12B的延伸的再結晶區域，因此具有和層12B相同的結晶方向(也就是第二不同的結晶方向)。再結晶區域的上方部包括具有第二不同的結晶方向的n－摻雜半導體，如圖28所示。
接著，阻擋遮罩40被移除，然後進行半導體的磊晶成長以形成半導體元件層，其中包括成長在第一底部半導體基板層12A上，再結晶區域12B以外的第一部分16A，以及在再結晶區域12B上的第二部分16B。在這個情況下，半導體元件層的第一部分16A和第一底部半導體基板層12A具有相同的結晶方向(也就是第一節經方向)，而半導體元件層的第二部分16B具有和再結晶區域12B相同的結晶方向(也就是第二不同的結晶方向)，如圖29所示。選擇性的表面保護層18可以形成在半導體元件層的兩個部分16A和16B上，因而形成了未圖案化層狀基板10，其中包括具有不同結晶方向的兩個不同部份16A和16B的半導體元件層，如圖29所示。
這樣未圖案化的層狀基板10可以接著被圖案化以形成不同的元件區域2、4和6，並以隔絕溝渠30比此隔絕，並且包括具有不同結晶方向的半導體元件層16A和16B，如圖30所示。
請注意雖然在前述的製造步驟中，在非晶化以及再結晶步驟之前形成n－摻雜犧牲半導體層13，請了解n－摻雜犧牲半導體層13也可以在非晶化以及再結晶步驟之後形成。此外，n－摻雜犧牲半導體層13可以在半導體元件層的磊晶成長之後以深度摻雜物植入形成。
前面的描述係用以說明本發明的特定實施例，請了解本發明並不因此受限，本發明亦延伸至其他的修改、改變、應用以及實施例的應用，因此所有這些的修改、改變、應用以及實施例都被視為在本發明的精神以及範圍中。
2、4、6．．．元件區域
3．．．閘極介電層
5．．．閘極電極
10．．．SOI基板
11．．．矽柱
12．．．底部半導體基板層
13．．．n－摻雜半導體犧牲層
13A．．．n－摻雜犧牲半導體層的第一部分
13B．．．n－摻雜犧牲半導體層的第二部分
14、14A、14B、14C．．．埋入絕緣層
15．．．空氣間隔
16、16A、16B、16C．．．半導體元件層
18．．．表面保護層
19．．．保形絕緣層
19A．．．絕緣條
20．．．隔絕區域
22．．．垂直絕緣柱
24．．．凸出部
30．．．隔絕溝渠
32．．．凹陷
34．．．阻擋遮罩
圖1A顯示在元件區域的邊緣包括矽柱的傳統SOI基板結構；圖1B顯示圖1A的傳統SOI基板結構沿著線I的剖面圖視；圖1C顯示圖1A的傳統SOI基板結構沿著線II的剖面圖視；圖2A顯示根據本發明的實施例之包括具有凸出部之垂直絕緣柱的示範SOI基板結構的剖面圖；圖2B顯示圖2A的示範SOI基板結構的上視圖；圖3-11顯示根據本發明的一個實施例，以形成包括具有凸出部之絕緣柱之SOI基板結構的示範步驟；圖12顯示根據本發明的一個實施例之包括不具有凸出部之垂直絕緣柱的示範SOI基板結構的剖面圖；圖13-16顯示根據本發明的一個實施例，以形成包括不具有凸出部之絕緣柱之SOI基板結構的示範步驟；圖17係根據本發明的一個實施例之包括具有不同厚度之半導體元件層之示範SOI基板結構的剖面圖，而這樣的半導體元件層係以垂直絕緣柱支撐；圖18-23係根據本發明的一個實施例之用來形成包括具有不同厚度之半導體元件層之示範SOI基板結構的示範步驟；圖24係根據本發明的一個實施例之包括具有不同結晶方向之半導體元件層之示範SOI基板結構的剖面圖，而這樣的半導體元件層係以垂直絕緣柱支撐；圖25－30係根據本發明的一個實施例之用來形成包括具有不同結晶方向之半導體元件層之示範SOI基板結構的示範步驟。
2、4、6．．．元件區域
3．．．閘極介電層
5．．．閘極電極
10．．．SOI基板
12．．．底部半導體基板層
14．．．埋入絕緣層
16、16A、16B、16C．．．半導體元件層
18．．．表面保護層
20．．．隔絕區域
22．．．垂直絕緣柱
24．．．凸出部

Claims (28)

  1. 一種形成絕緣層上矽(SOI)基板的方法，包括：形成一基板結構，包括至少一底部半導體基板層以及一半導體元件層，並具有一犧牲層(sacrificial layer)位於其間；圖案化該基板結構，並形成以一或多個隔絕溝渠所定義之一或多個元件區域，其中每一該元件區域包括一底部半導體基板層以及一半導體元件層，並具有一犧牲層位於其間；形成一或多個絕緣條(insulator strip)，每一具有至少一垂直部分於該隔絕溝渠之一之一側壁之上，以及一水平部分於該元件區域之一之一上表面之上；選擇性地從每一該元件區域移除該犧牲層以在該底部半導體基板層與該半導體元件層之間形成一空氣間隔，其中該一或多個絕緣條之該垂直部分形成垂直絕緣柱以支撐該半導體元件層；以及以絕緣材料填滿每一該元件區域中之該空氣間隔以在該底部半導體基板層與該半導體元件層之間形成一埋入絕緣層；其中在圖案化該基板結構之後以及在形成該絕緣條之前，進行側向蝕刻以選擇性地移除每一元件區域中之該犧牲層之一周圍部分，使得之後形成之該圖案化絕緣條之該垂直部份包括在每一該元件區域中延伸於該底部半導體基板層以及該半導體元件層之間之凸出部。
  2. 如申請專利範圍第1項之方法，進一步包括以一溝渠介電材料填滿該隔絕溝渠以及平坦化該基板結構以移除該絕緣條 之該水平部份以形成大致平坦之一上表面。
  3. 如申請專利範圍第1項之方法，其中該未圖案化基板結構之該半導體元件層具有不同厚度之不同部分，而其中圖案化該基板結構步驟因此形成至少兩個具有不同厚度之半導體元件層之元件區域。
  4. 如申請專利範圍第3項之方法，其中該未圖案化基板結構之該犧牲層係在未圖案化基板結構中在不同深度包括有不同部分的n摻雜半導體層。
  5. 如申請專利範圍第4項之方法，其中進行二或多次摻雜物植入步驟以形成該未圖案化基板結構之該n摻雜半導體層。
  6. 如申請專利範圍第4項之方法，其中進行一單次摻雜物植入步驟以形成該未圖案化基板結構之該n摻雜半導體層。
  7. 如申請專利範圍第1項之方法，其中該未圖案化基板結構包括具有不同結晶方向之不同部分，以及其中圖案化該基板結構之步驟形成至少兩個具有不同結晶方向之半導體層之元件區域。
  8. 如申請專利範圍第7項之方法，其中該未圖案化基板結構 係以一或多個選自下列之步驟的製程所形成：晶圓結合(bonding)、摻雜物植入、非晶化植入、再結晶以及半導體之磊晶成長。
  9. 如申請專利範圍第7項之方法，其中該未圖案化基板結構係以下列步驟形成：將具有一第一結晶方向之一第一半導體層結合至具有一第二不同結晶方向之一第二半導體層上以形成一底部半導體基板層；將一n型摻雜物植入該第一半導體層之一上表面以形成一n摻雜犧牲半導體層；進行遮罩非晶化植入以形成一或多個非晶化半導體區域，該一或多個非晶化半導體區域延伸穿過該n摻雜犧牲半導體層以及該第一半導體層進入到該第二半導體層；再結晶該一或多個非晶化半導體區域以形成具有該第二不同結晶方向之一再結晶區域；以及磊晶成長一半導體元件層於該n摻雜犧牲半導體層上，其中該半導體元件層位於該再結晶區域以外之一第一部分具有該第一結晶方向，而其中該半導體元件層位於該再結晶區域正上方之一第二部分具有該第二不同結晶方向。
  10. 如申請專利範圍第7項之方法，其中該未圖案化基板結構係以下列步驟形成： 將具有一第一結晶方向之一第一半導體層結合至具有一第二不同結晶方向之一第二半導體層上以形成一底部半導體基板層；進行遮罩非晶化植入以形成一或多個非晶化半導體區域，該一或多個非晶化半導體區域延伸穿過該第一半導體層進入到該第二半導體層；再結晶該一或多個非晶化半導體區域以形成具有該第二不同結晶方向之一再結晶區域；將一n型摻雜物種植入該底部半導體基板層之一上表面以形成一n摻雜犧牲半導體層；以及磊晶成長一半導體元件層於該n摻雜犧牲半導體層上，其中該半導體元件層位於該再結晶區域以外之一第一部分具有該第一結晶方向，而其中該半導體元件層位於該再結晶區域正上方之一第二部分具有該第二不同結晶方向。
  11. 如申請專利範圍第1項之方法，其中每一該一或多個垂直絕緣柱包括一絕緣材料選自於：氧化物、氮化物以及氮氧化物。
  12. 如申請專利範圍第1項之方法，其中每一該一或多個垂直絕緣柱包括一氧化材料。
  13. 一種形成絕緣層上矽(SOI)基板的方法，包括：形成一基板結構，包括至少一底部半導體基板層以及一半導體元件層，並具有一犧牲層(sacrificial layer)位於其間； 圖案化該基板結構，並形成以一或多個隔絕溝渠所定義之一或多個元件區域，其中每一該元件區域包括一底部半導體基板層以及一半導體元件層，並具有一犧牲層位於其間；形成一或多個絕緣條(insulator strip)，每一具有至少一垂直部分於該隔絕溝渠之一之一側壁之上，以及一水平部分於該元件區域之一之一上表面之上；選擇性地從每一該元件區域移除該犧牲層以在該底部半導體基板層與該半導體元件層之間形成一空氣間隔，其中該一或多個絕緣條之該垂直部分形成垂直絕緣柱以支撐該半導體元件層；以及以絕緣材料填滿每一該元件區域中之該空氣間隔以在該底部半導體基板層與該半導體元件層之間形成一埋入絕緣層；其中該未圖案化基板結構之該半導體元件層具有不同厚度之不同部分，而其中圖案化該基板結構步驟因此形成至少兩個具有不同厚度之半導體元件層之元件區域。
  14. 一種形成絕緣層上矽(SOI)基板的方法，包括：形成一基板結構，包括至少一底部半導體基板層以及一半導體元件層，並具有一犧牲層(sacrificial layer)位於其間；圖案化該基板結構，並形成以一或多個隔絕溝渠所定義之一或多個元件區域，其中每一該元件區域包括一底部半導體基板層以及一半導體元件層，並具有一犧牲層位於其間；形成一或多個絕緣條(insulator strip)，每一具有至少一垂直部分於該隔絕溝渠之一之一側壁之上，以及一水平部分於該元件區 域之一之一上表面之上；選擇性地從每一該元件區域移除該犧牲層以在該底部半導體基板層與該半導體元件層之間形成一空氣間隔，其中該一或多個絕緣條之該垂直部分形成垂直絕緣柱以支撐該半導體元件層；以及以絕緣材料填滿每一該元件區域中之該空氣間隔以在該底部半導體基板層與該半導體元件層之間形成一埋入絕緣層；其中該未圖案化基板結構包括具有不同結晶方向之不同部分，以及其中圖案化該基板結構之步驟形成至少兩個具有不同結晶方向之半導體層之元件區域。
  15. 一種絕緣層上半導體(SOI)基板，包括：一或多個元件區域，每一該區域包括至少一底部半導體基板層以及一半導體元件層，其間並具有一埋入絕緣層，其中每一該元件區域之該半導體元件層係以一或多個垂直絕緣柱支撐，其中每一該一或多個垂直絕緣柱接觸每一該底部半導體基板層之一垂直邊緣、該埋入絕緣層以及該半導體元件層，且包括至少一凸出部延伸於該半導體元件層以及該底部半導體基板層之間。
  16. 如申請專利範圍第15項之SOI基板，其中每一該一或多個垂直絕緣柱包括一絕緣材料選自於：氧化物、氮化物以及氮氧化物。
  17. 如申請專利範圍第15項之SOI基板，其中每一該一或多 個垂直絕緣柱包括一氧化材料。
  18. 如申請專利範圍第15項之SOI基板，其中該SOI基板具有一實質平坦之上表面。
  19. 如申請專利範圍第15項之SOI基板，其中該一或多個元件區域係以一或多個溝渠隔絕區域彼此隔絕。
  20. 如申請專利範圍第15項之SOI基板，包括至少具有不同厚度之半導體元件層之兩個元件區域。
  21. 如申請專利範圍第15項之SOI基板，包括至少具有不同結晶方向之半導體元件層之兩個元件區域。
  22. 如申請專利範圍第15項之SOI基板，其中該至少兩個元件區域之該半導體元件層包括單晶矽，而且其中該不同結晶方向係選自於<100>、<110>、以及<111>的矽結晶方向。
  23. 一種前驅基板結構包括至少一元件區域，該元件區域具有至少一底部半導體基板層以及一半導體元件層，以及空氣間隔位於其間，其中該半導體元件層係以一或多個垂直絕緣柱支撐，其中每一該一或多個垂直絕緣柱包括至少一凸出部延伸於該半導體元件層以及該底部半導體基板層之間。
  24. 如申請專利範圍第23項之前驅基板結構，其中每一該一或多個垂直絕緣柱包括一絕緣材料選自於：氧化物、氮化物、以及氮氧化物。
  25. 如申請專利範圍第23項之前驅基板結構，其中每一該一或多個垂直絕緣柱包括一氧化材料。
  26. 如申請專利範圍第23項之前驅基板結構，其中該至少一個元件區域進一步包括一平坦終止層位於該半導體元件層之上。
  27. 如申請專利範圍第23項之前驅基板結構，包括至少具有不同厚度之半導體元件層之兩個元件區域。
  28. 如申請專利範圍第23項之前驅基板結構，包括至少具有不同結晶方向之半導體元件層之兩個元件區域。
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