TWI437651B - 具有硫族梯度之含硫族半導體 - Google Patents

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Description

具有硫族梯度之含硫族半導體
本發明概言之係關於包括相變記憶體及雙向臨限開關之含硫族半導體。
含硫族半導體包括與其他層介接之硫族層。傳統上，硫族與其他鄰近層之間之黏著係成問題的。硫族良好地黏著至純金屬，但純金屬會導致高硫族膜污染，從而引起不期望之摻雜及硫族材料失效。因此，諸如金屬氮化物等金屬複合物通常用於鄰近層中。
相變記憶體包括在較非晶相與較不非晶(即，較結晶)相之間改變以儲存資訊之硫族。雙向臨限開關可用作相變記憶體中之選擇器件。開關中之硫族通常保持在非晶相。
參考圖1，含硫族半導體器件10可包括第一組合物層12、第二組合物層16以及由膜12及16之組合物的混合物構成之中間梯度膜。膜12或16中之至少一者包括硫族。舉例而言，該硫族可為鍺、銻、碲(GST)，且器件10可為相變記憶體。作為另一實例，該硫族可為通常結合雙向臨限開關使用之硫族，其通常保持在非晶相。因此，硫族膜可為在另一膜16之頂部上之膜12，或者硫族膜可在另一膜下面，在此情形下該硫族膜將由膜16表示。
舉例而言，當硫族膜16在另一膜下面時，另一膜12可為電極，例如金屬氮化物膜。類似地，當硫族膜12在另一膜16上面時，同樣另一膜16可為電極或提供對硫族之焦耳加熱(Joule heating)以改變其相之加熱層。
另外，硫族膜12或16可與絕緣體膜12或16(例如二氧化矽或氮化矽)介接。在一些實例中，該等絕緣體膜可在硫族膜上面或下面。在其他情形下，硫族膜12或16可與純金屬界面膜(例如鈦膜)介接，以改良硫族膜與其他膜(例如金屬氮化物、絕緣體及基板等)之間之黏著。
如圖2中所指示，可藉由提供介入梯度膜14來改良膜12與16之間之黏著，介入梯度膜14之組成自鄰近組合物B膜16之完全組合物B變化至膜14與組合物A膜12之間之界面處的完全組合物A。在一個實施例中，原子組成之轉變可為線性的，其中在梯度膜之正中心處各自係50原子%。亦可使用其他非線性梯度。另外，可使用階式梯度、彎曲梯度及中心不位於膜14上或跨越膜14呈規律之梯度，使得50%原子組成點可不居於梯度膜14之中心，此處僅舉幾個例子。
為形成圖1中所示之結構10，可藉由(舉例而言)標準氬濺鍍來沈積硫族塊體膜。接著，沈積步驟可形成梯度膜14。舉例而言，濺鍍室中可存在高達用於金屬之反應性濺鍍以形成金屬氮化物(例如氮化鈦)作為膜12之典型值的氮氣含量引入及增加。接著，隨著梯度膜14生長，硫族濺鍍功率存在降至零之減小。同時，存在自零至用於氮化鈦沈積之典型值之鈦濺鍍功率增加，以及自僅有硫族之層至僅有氮化鈦之層的氬組成調整。此形成具有自硫族至氮化鈦之連續組成梯度之膜14。接著，習用氮化鈦濺鍍可繼續進行。
類似地，可在介電質膜16(例如二氧化矽或氮化矽)上沈積硫族。舉例而言，引入之晶圓可主要具有暴露於氮化鈦矽加熱器材料中之氧化矽及氮化矽。在硫族塊體沈積之前，沈積具有梯度之薄膜14，包括矽之物理氣相沈積濺鍍。矽可確保在所有經暴露材料(包括二氧化矽、氮化矽及氮化鈦矽)上之良好黏著。在僅僅幾奈米之梯度膜14沈積之後，可將矽濺鍍源減低至零以停止矽沈積。與此同時，硫族濺鍍功率接通且增加至高達其用於硫族濺鍍之典型值。此後，僅沈積硫族以形成膜12。接著，進行標準罩蓋層，或同樣其具有梯度，如上文所描述。
因此，在一些實施例中，如圖3中所指示，可使用多個梯度膜。舉例而言，在組合物B膜26係硫族之情形下，其可具有在其上面之第一梯度膜24及在其下面之第二梯度膜28。端視組合物A膜22及組合物C膜30而定，第一與第二梯度膜可為不同膜。舉例而言，組合物A膜22可為氮化鈦，使得第一梯度膜24具有硫族與氮化鈦之間之梯度，而組合物C膜30可為矽或二氧化矽、氮化矽或氮化鈦矽且可包括梯度膜，在該梯度膜中彼等材料之濃度跨越該梯度膜減小且硫族之濃度跨越該梯度膜增加。
在一些實施例中，梯度膜相當薄，小於5奈米，且在一些實施例中，其小於10埃。
程式化以更改材料之狀態或相可藉由向位址線施加電壓電位由此跨越包括相變材料之記憶體元件產生電壓電位來實現。當該電壓電位大於任一選擇器件及記憶體元件之臨限電壓時，則電流可響應於所施加之電壓電位而流動穿過相變材料且可導致對該相變材料之加熱。
在一個實施例中，此加熱可更改材料之記憶體狀態或相。更改材料之相或狀態可更改記憶體材料之電特性，例如該材料之電阻或臨限電壓可因更改該記憶體材料之相而更改。記憶體材料亦可稱為可程式化電阻材料。
在「復位」狀態，記憶體材料可處於非晶或半非晶狀態，且在「設定」狀態，記憶體材料可處於結晶或半結晶狀態。記憶體材料處於非晶或半非晶狀態之電阻可大於記憶體材料處於結晶或半結晶狀態之電阻。應瞭解，使復位及設定各別地與非晶及結晶狀態相關聯係慣例且可採用至少一相反慣例。
使用電流，記憶體材料可被加熱至相對較高溫度而熔化且接著經猝滅以將記憶體材料玻璃化及「復位」處於非晶狀態(例如，將記憶體材料程式化至邏輯「0」值)。將一定體積之記憶體材料加熱至相對較低結晶溫度可使記憶體材料結晶或去玻璃化並「設定」記憶體材料(例如，將記憶體材料程式化至邏輯「1」值)。可藉由使穿過該體積之記憶體材料之電流量及持續時間變化來實現記憶體材料之各種電阻以儲存資訊。
雙向臨限開關端視跨越該開關施加之電壓電位的量且更特定言之端視穿過該開關之電流是否超過其臨限電流或電壓(超過其臨限電流或電壓則將器件觸發成接通狀態)而為接通或關斷的。關斷狀態可為實質上不導電的且接通狀態可為實質上導電狀態，具有小於關斷狀態之電阻。
在接通狀態，在一個實施例中，跨越開關之電壓等於其保持電壓Vhold +IRon ，其中Ron 係來自經外推X軸截距Vhold 之動態電阻。舉例而言，雙向臨限開關可具有臨限電壓Vth ，且若跨越該開關施加小於該開關之臨限電壓的電壓電位，則該開關可保持關斷或處於相對高電阻狀態而使得甚少或無電流穿過。
或者，若跨越選擇器件施加大於該器件之臨限電壓之電壓電位，則該器件可接通，即，在相對低電阻狀態操作以使得較大電流穿過開關。換言之，在跨越開關施加小於預定電壓(例如，臨限電壓)下，一或多個串聯連接之開關可處於實質上不導電狀態。若跨越開關施加大於預定電壓，則該開關可處於實質上導電狀態。
在一個實施例中，每一開關可包含為硫族合金之開關材料。該開關材料可為定位於兩個電極之間的處於實質非晶狀態之材料，其可藉由施加電流或電位而在與保持電壓串聯之通常大於約1兆歐之較高電阻關斷狀態與通常小於約1000歐之相對較低電阻接通狀態之間重複地且可逆地切換。
每一開關係具有類似於處於非晶狀態之相變記憶體元件之IV曲線的雙端子器件。然而，不同於相變記憶體元件，雙向臨限開關不改變相。亦即，雙向臨限開關之切換材料並非相可程式化材料，且因此該開關可並非能夠儲存資訊之記憶體器件。舉例而言，該切換材料可永久性地保持非晶且IV特性可在整個使用壽命中保持相同。
在跨越開關施加之電壓小於臨限電壓Vth 之低電壓低電場模式中，該開關可為關斷或不導電的且展現相對高電阻。該開關可保持處於關斷狀態，直至施加將器件切換為導電相對低電阻接通狀態之充分電壓(即，臨限電壓)或施加將器件切換為導電相對低電阻接通狀態之充分電流(即，臨限電流)為止。在跨越器件施加大於約臨限電壓之電壓電位之後，跨越該器件之電壓電位可下降或急速返回至保持電壓Vhold 。急速返回可指代開關之臨限電壓與保持電壓之間之電壓差。
在接通狀態，跨越開關之電壓電位可隨著穿過該開關之電流增加而保持接近於保持電壓。該開關可保持接通直至穿過開關之電流下降至低於保持電流為止。低於此值，開關便可關斷且返回至相對高電阻不導電關斷狀態，直至再次超過臨限電壓及電流為止。
本說明書通篇中提及「一個實施例」或「一實施例」意指結合該實施例描述之特定特徵、結構或特性包括於本發明內所涵蓋之至少一個實施方案中。因此，片語「一個實施例」或「在一實施例中」之出現未必指代同一實施例。此外，特定特徵、結構或特性可以其他適合形式而非所圖解說明之特定實施例來設置，且所有該等形式可涵蓋在本申請案之申請專利範圍內。
儘管已根據有限數目個實施例描述了本發明，但熟習此項技術者將瞭解本發明之眾多修改及變化形式。所附申請專利範圍意欲涵蓋歸屬於本發明真實精神及範圍內之所有該等修改及變化形式。
10．．．含硫族半導體器件
12．．．第一組合物層/膜
14．．．梯度膜
16．．．第二組合物層/膜
22．．．組合物A膜
24．．．第一梯度膜
26．．．組合物B膜
28．．．第二梯度膜
30．．．組合物C膜
圖1係根據一個實施例之含硫族半導體器件之放大簡化橫截面圖；
圖2係根據一個實施例跨越圖1中所示之器件之組成對橫截面的圖表；及
圖3係又一實施例之放大簡化橫截面圖。
10．．．含硫族半導體器件
12．．．第一組合物層/膜
14．．．梯度膜
16．．．第二組合物層/膜

Claims (20)

  1. 一種形成半導體器件之方法，其包含：形成具有介於硫族與另一膜之間之梯度膜的含硫族半導體器件，使得硫族之濃度跨越該梯度膜之厚度而改變。
  2. 如請求項1之方法，其包括用具有相對側之梯度膜形成該器件，一側鄰近該硫族，使得硫族之該濃度跨越該膜之該厚度隨移動遠離該硫族而減小。
  3. 如請求項1之方法，其包括形成相變記憶體。
  4. 如請求項1之方法，其包括形成雙向臨限開關。
  5. 如請求項1之方法，其包括在該梯度膜之一側上形成該硫族且在該梯度膜之另一側上形成電極。
  6. 如請求項1之方法，其包括在該梯度膜之一側上形成該硫族且在另一側上形成絕緣體。
  7. 如請求項1之方法，其包括在該梯度膜之一側上形成該硫族且在該梯度膜之另一側上形成另一膜，該梯度膜包括一定濃度之形成該另一膜之材料，該濃度跨越該梯度膜之該厚度隨自該硫族移動至該另一膜而增加。
  8. 一種半導體裝置，其包含：硫族層；第二層，其與該硫族層接觸；及第三層，其與該第二層接觸，該第二層包括硫族及亦形成該第三層之材料，該硫族之濃度隨移動穿過該第二層及遠離該硫族層而減小。
  9. 如請求項8之裝置，其中該裝置係相變記憶體。
  10. 如請求項8之裝置，其中該裝置係雙向臨限開關。
  11. 如請求項8之裝置，其中該材料之濃度在該第二層中隨自該硫族移動至該第三層而增加。
  12. 如請求項8之裝置，其中該第二層中之硫族之原子百分比自該硫族線性地減小至該第三層。
  13. 如請求項8之裝置，其在該硫族層上包括在該硫族層之與該第二層相對之側上的第四層，該裝置包括在該第四層上之第五層，該第四層中之硫族之濃度跨越該第四層之厚度隨自該硫族層移動至該第五層而減小。
  14. 如請求項8之裝置，其中該第二層之厚度係小於5奈米。
  15. 如請求項14之裝置，其中該第二層之該厚度係小於10埃。
  16. 一種含硫族半導體，其包含：硫族層；非硫族層；及介入層，其位在該非硫族層與該硫族層之間，該介入層包括硫族與構成該非硫族層之材料的混合物。
  17. 如請求項16之含硫族半導體，其中該非硫族層係絕緣體。
  18. 如請求項16之含硫族半導體，其中該非硫族層係導體。
  19. 如請求項16之含硫族半導體，其中硫族之濃度跨越該介入層隨自該硫族層移動至該非硫族層線性地減小。
  20. 如請求項19之含硫族半導體，其中非硫族之濃度跨越該 介入層隨自該硫族層移動至該非硫族層線性地增加。
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