TWI430658B - Image sensor - Google Patents

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TWI430658B
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Kenichi Takamiya
Ken Koseki
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Description

影像感測器
本發明係有關於影像感測器，尤其是有關於，以簡單的構成，就能獲得優質影像的影像感測器。
一般而言，在CMOS(complementary metal oxide semiconductor)感測器中，具有光二極體的複數像素是呈行列狀配置，藉由光二極體進行光電轉換而成之電荷所相應的像素訊號，會從各像素輸出。
又，CMOS感測器的各像素，係分別具有用來控制像素訊號之輸出所需的電晶體，隨應於指定行及列之位址的控制訊號，而每一線(行)或是每一像素地，輸出像素訊號。
例如，像素係具有：傳輸電晶體、重置電晶體、增幅電晶體、及選擇電晶體這4種電晶體而構成。又，傳輸電晶體、重置電晶體、及增幅電晶體的連接點，係構成了藉由光二極體進行光電轉換而成之電荷加以累積而轉換成電壓的浮置擴散點。
傳輸電晶體，係將藉由光二極體進行光電轉換而成之電荷，傳輸至浮置擴散點。重置電晶體，係將被累積在浮置擴散點上的電荷，予以重置。增幅電晶體，係將相應於被累積在浮置擴散點上的電荷之電壓，予以增幅。選擇電晶體，係將藉由增幅電晶體所增幅過的電壓，亦即像素訊號，輸出至垂直訊號線。
然後，在CMOS感測器上，藉由控制各電晶體，就可每行、或每像素地，進行將光二極體中所累積的電荷予以傳輸至浮置擴散點的處理，或是將像素訊號予以輸出的處理。又，在CMOS感測器上還會進行以下處理：在像素開始曝光時，要將其以前曾累積在光二極體中的電荷予以重置，並且，在像素結束曝光時，因曝光而被累積在光二極體及浮置擴散點上的電荷予以重置(以下適宜簡稱為滾動快門(Rolling Shutter))。
又，在CMOS感測器上，當拍攝少於全體像素之像素素的影像時，就會進行相角的切出處理或摘除處理。例如，於摘除處理中，將像素訊號予以讀出的像素，係每數行或數列地進行摘除，藉由從一部分之像素所讀出的像素訊號，來拍攝影像。
於此種摘除處理等之中，會發生不讀出像素訊號的像素，由於對該不讀出像素訊號之像素亦即非讀出像素，不會施加控制電荷累積之開始及結束的滾動快門，所以會產生暈染現象(blooming efect)。所謂暈染現象，係指當光二極體所能累積之最大電荷量以上的電荷被進行光電轉換時，該電荷會從光二極體溢出(滲出)，通過傳輸電晶體或通道停止領域，往浮置擴散點或相鄰之其他像素流出之現象。
一旦暈染現象發生，則在影像中會出現白色帶狀或白色圓狀的圖案，因此恐怕會導致畫質劣化。
作為針對暈染現象的對策，係有想到對不讀出像素訊號的像素，施加用來將光二極體中所累積之電荷予以重置的、用來避免暈染現象所需之快門處理。
然而，為了施加用來避免暈染現象所需之快門處理，必須要對CMOS感測器追加用來進行該處理所需的專用電路或專用的位址線。為了對應各種攝影模式，必須要對應各個攝影模式所對應之相角切出處理或摘除處理，因此用來施加避免暈染現象用之快門處理所需之專用電路會很複雜，並且其電路規模會很大。
再者，該專用電路，係必須要對特定攝影模式進行特化；在修正、追加攝影模式時需要將電路予以修正、新增追加等等，導致要對應於攝影模式的修正或追加，會有困難。又，在準備專用的位址線的情況時，則除了需要多條位址線，也還需要專用的位址解碼電路。因此，當有多數攝影模式時，避免暈染現象所需之快門用位址線、專用電路加以組合的手法是可以採用，但除了電路變得複雜外，其電路規模也會變大。又，在管理快門位置的位址控制裝置中，除了需要管理的快門位置變多以外，還會變得複雜，其結果為，位址控制裝置的電路規模也變大。
又，即使在會讀出像素訊號的像素上，直到施加滾動快門以前，若有強光入射至光二極體時，則電荷仍會從光二極體溢出，發生暈染現象。然後，若相鄰的像素正在曝光中，則在該像素中會累積多餘電荷，因此畫質會劣化。
此處，將解碼器所選擇之位址予以分時多工化，以1個解碼器來選擇複數個電子快門行、或讀出行的技術，已被揭露(例如參見專利文獻1)。
[專利文獻1]日本特開2004-166269號公報
如上述，在先前的CMOS感測器中，為了避免暈染現象，獲得不受暈染現象導致畫質劣化的優質影像，必須要使用複雜構成的電路。
本發明係有鑑於此種狀況而研發，目的在於以簡單的構成，就能獲得優質影像。
本發明之一側面的影像感測器，係屬於將影像予以攝影的影像感測器，其特徵為，具備：像素，係將入射光進行光電轉換以累積電荷，輸出相應於前記電荷之像素訊號；和控制手段，係控制前記像素，令其進行使前記像素中所累積之多餘電荷予以排出的快門處理、使在所定曝光時間內進行了光電轉換而成的電荷被累積在前記像素中的電荷累積處理、及使因前記電荷累積處理而累積在前記像素中的電荷所相應的像素訊號被輸出的讀取處理；前記控制手段，係在前記快門處理被進行之期間、前記電荷累積處理被進行之期間、及前記讀取處理被進行之期間以外的期間，也就是非累積期間內，令被前記像素進行光電轉換的電荷被排出。
於本發明之一側面中，係藉由像素，將入射光進行光電轉換以累積電荷，並輸出相應於電荷之像素訊號。藉由控制手段，像素係會受到控制，而進行使像素中所累積之多餘電荷予以排出的快門處理、使在所定曝光時間內進行了光電轉換而成的電荷被累積在像素中的電荷累積處理、及使因電荷累積處理而累積在像素中的電荷所相應的像素訊號被輸出的讀取處理。然後，藉由控制手段，在快門處理被進行之期間、電荷累積處理被進行之期間、及讀取處理被進行之期間以外的期間，也就是非累積期間內，令被像素進行光電轉換的電荷被排出。
若依據本發明之一側面，則可以簡單的構成，就能獲得優質影像。
以下針對適用了本發明之具體的實施形態，一邊參照圖面一邊詳細加以說明。
圖1係適用了本發明之CMOS感測器的一實施形態之構成例的區塊圖。
於圖1中，CMOS感測器11，係由：系統控制單元12、垂直掃描電路13、像素陣列14、參照電壓電路15、縱欄ADC(Analog to Digital Converter)16、及水平掃描電路17所構成。
系統控制單元12，係具備：邏輯控制電路、PLL電路(CLK分頻)、時序控制電路、及通訊介面等。對系統控制單元12，係從未圖示之外部電路供給著主要時脈，系統控制單元12，係控制構成CMOS感測器11之各區塊，或進行與外部電路之通訊。
垂直掃描電路13，係依照系統控制單元12之控制，將像素陣列14的垂直方向上所排列的像素，依序以所定之時序進行控制，使像素訊號從各像素輸出。
像素陣列14，係由橫×縱之個數為M×N個的像素2111 乃至21MN 、N條行控制線221 乃至22N 、及M條垂直訊號線231 乃至23M 所構成。像素2111 乃至21MN 係透過行控制線221 乃至22N 而連接至垂直掃描電路13，並透過垂直訊號線231 乃至23M 而連接至縱欄ADC16。
像素2111 乃至21MN ，係例如，依照拜爾排列，被配置成會接受3色光(R,G,B)，依照從垂直掃描電路13透過行控制線221 乃至22N 所供給之驅動訊號而驅動，將像素訊號輸出至垂直訊號線231 乃至23M 。
對參照電壓電路15係從系統控制單元12供給著，控制增益或偏置的控制訊號、或所定頻率的時脈訊號等。參照電壓電路15，係生成從所定之初期電壓做一定斜率之電壓下降的斜坡(Ramp)訊號，並供給至縱欄ADC16。
縱欄ADC16，係由電壓比較部25、A/D轉換部26、及感度增幅部27所構成。
電壓比較部25，係具有M個比較器281 乃至28M ，對比較器281 乃至28M ，係透過垂直訊號線231 乃至23M ，從像素2111 乃至21MN 供給著像素訊號，並且從參照電壓電路15供給著斜坡訊號。
比較器281 乃至28M ，係將透過垂直訊號線231 乃至23M 所供給之像素訊號，和來自參照電壓電路15的斜坡訊號進行比較，將表示該比較結果的比較結果訊號，供給至A/D轉換部26。
亦即，比較器281 ，係將透過垂直訊號線231 而從第1列像素2111 乃至211N 所依序供給的像素訊號，和從參照電壓電路15所供給的斜坡訊號加以比較，將該比較結果所得的比較結果訊號，供給至A/D轉換部26的A/D轉換器291 。比較器282 ，係和比較器281 同樣地，將第2列的像素2121 乃至212N 之像素訊號和斜坡訊號進行比較之結果所得的比較結果訊號，供給至A/D轉換部26的A/D轉換器292 。以下同樣地，比較器28M ，係將第M列的像素21M1 乃至21MN 之像素訊號和斜坡訊號進行比較之結果所得的比較結果訊號，供給至A/D轉換部26的A/D轉換器29M 。
A/D轉換部26，係具有M個A/D轉換器291 乃至29M ，對A/D轉換器291 乃至29M ，係有比較結果訊號，從電壓比較部25的比較器281 乃至28M 分別進行供給。
A/D轉換器291 乃至29M ，係分別由鎖存(Latch)、13個TFF(Toggle Flip-Flop)所構成，係輸出13位元的像素資料。
亦即，對A/D轉換器291 乃至29M ，係除了從比較器281 乃至28M 供給著比較結果訊號，並且還從系統控制單元12，供給著所定頻率的計數時脈訊號、所定之控制訊號。然後，A/D轉換器291 乃至29M ，係隨應於從比較器281 乃至28M 所供給之比較結果訊號、和從系統控制單元12所供給之控制訊號，而將從系統控制單元12所供給之計數時脈訊號予以計數，將像素陣列14的像素2111 乃至21MN 所輸出的類比之像素訊號進行A/D轉換，將其結果所得之像素資料予以輸出。
感度增幅部27，係將從A/D轉換部26所輸出的像素資料予以增幅，透過系統控制單元12，輸出至後段的影像處理電路等。
水平掃描電路17，係依照來自系統控制單元12的控制訊號，將縱欄ADC16的水平方向上所排列的複數A/D轉換器291 乃至29M ，依序以所定之時序進行控制，並使其輸出像素訊號。
接著，圖2係圖1的像素21之構成例的電路圖。
於圖1中，像素21係由光二極體(PD)31、傳輸電晶體(TR)32、重置電晶體(RST)33、增幅電晶體(AMP)34、選擇電晶體(SEL)35、及浮置擴散點(FD)36所構成。
光二極體31的陽極係被接地；光二極體31的陰極係連接至傳輸電晶體32的源極。傳輸電晶體32的汲極，係連接至重置電晶體33的汲極及增幅電晶體34的閘極，該連接點係構成了浮置擴散點36。
重置電晶體33的源極、及增幅電晶體34的源極，係被連接至所定的電源電壓VDD。增幅電晶體34的汲極，係連接至選擇電晶體35的源極；選擇電晶體35的汲極，係連接至垂直訊號線23。
傳輸電晶體32的閘極、重置電晶體33的閘極、及選擇電晶體35的閘極，係透過圖1的行控制線22，分別連接至垂直掃描電路13，分別從垂直掃描電路13被供給著驅動訊號。
光二極體31，係將入射光進行光電轉換，生成相應於該光量的電荷並累積之。
傳輸電晶體32，係依照從垂直掃描電路13所供給的驅動訊號TR_OUT，而將從光二極體31往浮置擴散點36的電荷之傳輸，予以打開/關閉。例如，若傳輸電晶體32係被供給著H位準的驅動訊號TR_OUT，則將光二極體31中所累積的電荷，傳輸至浮置擴散點36；若被供給著L位準的驅動訊號TR_OUT，則停止電荷之傳輸。又，在傳輸電晶體32停止了往浮置擴散點36的電荷之傳輸的期間，光二極體31所光電轉換出來的電荷，係會累積在光二極體31。
重置電晶體33，係依照從垂直掃描電路13所供給的驅動訊號RST_OUT，而將被累積在浮置擴散點36中的電荷之排出，予以打開/關閉。例如，若重置電晶體33係被供給著H位準的驅動訊號RST_OUT，則將浮置擴散點36箝控(clamp)成電源電壓VDD，將浮置擴散點36中所累積的電荷予以排出(重置)。又，若重置電晶體33係被供給著L位準的驅動訊號RST_OUT，則浮置擴散點36就呈電性浮遊狀態。
增幅電晶體34，係將相應於被累積在浮置擴散點36上之電荷的電壓，予以增幅。已被增幅電晶體34所增幅之電壓，係成為像素訊號，透過選擇電晶體35而輸出。
選擇電晶體35，係依照從垂直掃描電路13所供給的驅動訊號SEL_OUT，而將來自增幅電晶體34的像素訊號往垂直訊號線23的輸出，予以打開/關閉。例如，若選擇電晶體35係被供給著H位準的驅動訊號SEL_OUT，則將像素訊號輸出至垂直訊號線23；若被供給著L位準的驅動訊號SEL_OUT，則停止像素訊號之輸出。
浮置擴散點36，係將從光二極體31透過傳輸電晶體32所傳輸過來的電荷加以累積，轉換成電壓。
如此，像素21係依照從垂直掃描電路13所供給的驅動訊號TR_OUT、驅動訊號RST_OUT、及驅動訊號SEL_OUT而驅動。
接著要說明像素21的驅動時序，但在說明適用了本發明之CMOS感測器11中的驅動時序之前，先針對先前的CMOS感測器中的驅動時序加以說明。
此外，於先前的CMOS感測器中，圖1的CMOS感測器11的垂直掃描電路13以外的區塊，係與CMOS感測器11共通，以下對於與CMOS感測器11共通之區塊，係標示同一符號來說明。
圖3係先前的CMOS感測器的垂直掃描電路之構成例的區塊圖。
於圖3中，垂直掃描電路13’，係由時序控制電路41’、及驅動電路42所構成。
又，在垂直掃描電路13’中，時序控制電路41’及驅動電路42’，是對像素21的各行一一設置，在圖3的例子中係圖示了，第n行的時序控制電路41’及驅動電路42。此外，以下將第n行的像素21IN 乃至21MN ，總稱為像素21n。
對時序控制電路41’，係從系統控制單元12，供給著為了讓像素21n的傳輸電晶體32、重置電晶體33、及選擇電晶體35取得驅動時序所需的時序訊號。此外，時序訊號，係於各行的時序控制電路41’中被共通使用。例如，對第n行的時序控制電路41’，係有時序訊號，透過第n-1行的時序控制電路41’而供給；第n行的時序控制電路41’，係將該時序訊號，供給至第n+1行的時序控制電路41’。
又，對時序控制電路41’，係有表示像素21n是否被選擇成為輸出像素訊號之像素的位址選擇訊號[n]，從系統控制單元12供給過來。
時序控制電路41’，係一旦從系統控制單元12，供給了表示像素21n是要被選擇成為輸出像素訊號之像素的位址選擇訊號[n]，則會依照時序訊號，生成驅動時序訊號，供給至驅動電路42。亦即，時序控制電路41’，係生成表示傳輸電晶體32之驅動時序的驅動時序訊號TR[n]、表示重置電晶體33之驅動時序的驅動時序訊號RST[n]、及表示選擇電晶體35之驅動時序的驅動時序訊號SEL[n]。
驅動電路42，係依照從時序控制電路41’所供給之驅動時序訊號TR[n]，生成使傳輸電晶體32驅動的驅動訊號TR_OUT[n]，並供給至像素21n。又，驅動電路42，係依照從時序控制電路41’所供給之驅動時序訊號RST[n]，生成使重置電晶體33驅動的驅動訊號RST_OUT[n]，並供給至像素21n。又，驅動電路42，係依照從時序控制電路41’所供給之驅動時序訊號SEL[n]，生成使選擇電晶體35驅動的驅動訊號SEL_OUT[n]，並供給至像素21n。
接著，圖4係說明在先前的CMOS感測器中，被供給致像素21的各訊號的時序圖。參照圖4，說明從第n行的像素21n至第n+3行的像素21n+3之4行像素。
從圖4上方起第1行，係圖示在水平掃描期間之同步上所使用的H同步訊號，於圖4中係圖示了，從第1個的水平掃描期間1H至第21個的水平掃描期間21H。
在H同步訊號的下方，係由上而下依序表示了，被分別供給至像素21n乃至21n+3的驅動訊號TR_OUT[n]乃至TR_OUT[n+3]、驅動訊號RST_OUT[n]乃至RST_OUT[n+3]、及驅動訊號SEL_OUT[n]乃至SEL_OUT[n+3]。
如圖4所示，被供給至像素21n的驅動訊號TR_OUT[n]及驅動訊號RST_OUT[n]，係於水平掃描期間6H中脈衝狀地變成H位準，像素21n的傳輸電晶體32及重置電晶體33係同時變成ON。藉此，在像素21n中，至水平掃描期間5H以前被累積在光二極體31中的電荷，會被排出。如此，使光二極體31中所累積的電荷排出的處理，以下適宜簡稱為快門處理。
其後，被供給至像素21n的驅動訊號TR_OUT[n]，係於水平掃描期間7H乃至16H中變成L位準，藉此，在光二極體31中係累積著，隨應於受光量而被光電轉換成的電荷。此外，於水平掃描期間7H乃至16H中，驅動訊號RST_OUT[n]也變成L位準。此處，水平掃描期間7H乃至16H的時間，係為像素21n被曝光的曝光時間，驅動訊號TR_OUT[n]的水平掃描期間7H乃至16H中所示的箭頭，係代表著這是像素21n的曝光時間。如此，使光二極體31中累積電荷的處理，以下適宜簡稱為電荷累積處理。
然後，在水平掃描期間17H中，在驅動訊號RST_OUT[n]是脈衝狀地變成H位準後，驅動訊號TR_OUT[n]會脈衝狀地變成H位準，驅動訊號RST_OUT[n]及驅動訊號TR_OUT[n]是脈衝狀地變成H位準之期間，驅動訊號SEL_OUT[n]會變成H位準。藉此，像素21n的像素訊號，就會被輸出至垂直訊號線23。如此，使像素21n的像素訊號被輸出至垂直訊號線23的處理，以下適宜簡稱為讀取處理。
此外，像素21n的像素訊號，係由相應於重置位準之電壓的訊號、和相應於從光二極體31被傳輸至浮置擴散點36之電荷的訊號所成。亦即，藉由驅動訊號RST_OUT[n]是脈衝狀地變成H位準、像素21n的重置電晶體33變成ON，浮置擴散點36會被重置，相應於重置位準的電壓(亦即電源電壓VDD)的訊號，就會被輸出。其後，藉由驅動訊號TR_OUT[n]是脈衝狀地變成H位準、像素21n的傳輸電晶體32變成ON，藉由光二極體31在曝光時間中進行光電轉換而成之電荷，會被傳輸至浮置擴散點36而被轉換成電壓，相應於該電荷的訊號就會被輸出。
又，像素21n+1係和像素21n同樣地，依照驅動訊號TR_OUT[n+1]、驅動訊號RST_OUT[n+1]、驅動訊號SEL_OUT[n+1]而驅動，在水平掃描期間7H中進行快門處理，在水平掃描期間8H乃至17H中進行電荷累積處理，在水平掃描期間18H中進行讀取處理。以下同樣地，像素21n+2係在水平掃描期間8H中進行快門處理，在水平掃描期間9H乃至18H中進行電荷累積處理，在水平掃描期間19H中進行讀取處理。又，像素21n+3係在水平掃描期間9H中進行快門處理，在水平掃描期間10H乃至19H中進行電荷累積處理，在水平掃描期間20H中進行讀取處理。
此外，曝光時間，係必須要在各行中都整齊劃一，在圖4的例子中，係為水平掃描期間10H份的時間。又，該曝光時間，係可隨應於被攝體的明亮度等，來設定任意之時間。
如此，像素21係依照從垂直掃描電路13’所輸出的驅動訊號而驅動。然後，例如，快門處理被進行的水平掃描期間、電荷累積處理被進行的水平掃描期間、及讀取處理被進行的水平掃描期間以外的水平掃描期間(以下適宜簡稱為非累積期間)中，假設對光二極體31有強光入射。此時，一旦光二極體31將自己所能累積之最大電荷量以上的電荷，進行光電轉換，則電荷會從光二極體31中溢出，產生暈染現象。
於是，要進行不使此種暈染現象發生的對策。
此處，將快門處理被進行的水平掃描期間、電荷累積處理被進行的水平掃描期間、及讀取處理所被進行的水平掃描期間以外的水平掃描期間，以下適宜簡稱為非累積期間。
接著，圖5係適用了本發明之垂直掃描電路的一實施形態之構成例的區塊圖。
於圖5中，垂直掃描電路13，係由時序控制電路41、驅動電路42、及輸出控制電路43所構成。
此外，在圖5中，與圖3之垂直掃描電路13’共通的部分，係標示同一符號，以下適宜省略其說明。亦即，圖5的垂直掃描電路13，係具備有驅動電路42，這點是和圖3的垂直掃描電路13’共通。但是，垂直掃描電路13係具備時序控制電路41及輸出控制電路43，這點是和垂直掃描電路13’不同。
對時序控制電路41，係和圖3的時序控制電路41’同樣地，從系統控制單元12，供給著時序訊號及位址選擇訊號[n]，時序控制電路41，係生成驅動時序訊號TR[n]、驅動時序訊號RST[n]、及驅動時序訊號SEL[n]，供給至輸出控制電路43。
又，時序控制電路41，係配合像素21的電荷讀出動作，如後述之參照圖15所說明，生成控制訊號1[n]，供給至輸出控制電路43。又，若可將從前段的電路被供給至時序控制電路41的訊號，當成控制訊號1[n]來使用的情況下，則時序控制電路41，係將該控制訊號1[n]予以透通(through)，供給至輸出控制電路43。
對輸出控制電路43，係從時序控制電路41，供給著控制訊號1[n]、驅動時序訊號TR[n]、驅動時序訊號RST[n]、及驅動時序訊號SEL[n]，並且從系統控制單元12，供給著控制訊號2。
被供給至輸出控制電路43的控制訊號，係例如是：用來將輸出控制電路43設成初期化(清除內部狀態)的清除訊號，或用來切換通常驅動與排出多餘電荷用之驅動所需的啟用訊號等。此外，控制訊號2，係於各行的輸出控制電路43中被共通使用，例如，對第n行的輸出控制電路43，係有控制訊號2會透過第n-1行之輸出控制電路43而供給；第n行的時序控制電路43，係將該時序訊號2，供給至第n+1行的時序控制電路43。
輸出控制電路43，係基於控制訊號1[n]及控制訊號2，來變更驅動時序訊號TR[n]、驅動時序訊號RST[n]、及驅動時序訊號SEL[n]，然後供給至驅動電路42。
例如，輸出控制電路43，係於非累積期間中，以使得從驅動電路42所輸出的驅動訊號TR_OUT[n]會被反轉的方式，來變更驅動時序訊號TR[n]。又，例如，輸出控制電路43，係於快門處理被進行的水平掃描期間、電荷累積處理被進行的水平掃描期間、及非累積期間中，以使得從驅動電路42所輸出之驅動訊號RST_OUT[n]會被反轉的方式，來變更驅動時序訊號RST[n]。
然後，驅動電路42，係依照從輸出控制電路43所供給之驅動時序訊號TR[n]、驅動時序訊號RST[n]、及驅動時序訊號SEL[n]，而將驅動訊號TR_OUT[n]、驅動訊號RST_OUT[n]、及驅動訊號SEL_OUT[n]，分別供給至像素21n。
接著，圖6係說明被供給致像素21的各訊號的時序圖。
在圖6中，係和圖4同樣地，從上而下依序圖示了H同步訊號、驅動訊號TR_OUT[n]乃至TR_OUT[n+3]、驅動訊號RST_OUT[n]乃至RST_OUT[n+3]、及驅動訊號SEL_OUT[n]乃至SEL_OUT[n+3]。
如圖6所示，驅動訊號TR_OUT[n]乃至TR_OUT[n+3]，係在快門處理、電荷累積處理、及讀取處理被進行的水平掃描期間中，是和圖4之時序圖的驅動訊號TR_OUT[n]乃至TR_OUT[n+3]相同。但是，於圖6中，驅動訊號TR_OUT[n]乃至TR_OUT[n+3]係於非累積期間中為H位準，這點是和圖4之時序圖的驅動訊號TR_OUT[n]乃至TR_OUT[n+3]不同。
亦即，驅動訊號TR_OUT[n]，係於水平掃描期間1H乃至5H中為H位準，於水平掃描期間6H中變成L位準後，脈衝狀地變成H位準。其後，驅動訊號TR_OUT[n]，係於水平掃描期間7H乃至16H中變成L位準，於水平掃描期間17H中脈衝狀地變成H位準後，在水平掃描期間18H以降，變成H位準。亦即，驅動訊號TR_OUT[n]，係於非累積期間也就是水平掃描期間1H乃至5H及水平掃描期間18H乃至21H中，變成H位準。
驅動訊號TR_OUT[n+1]，係和驅動訊號TR_OUT[n]同樣地，於非累積期間也就是水平掃描期間1H乃至6H及水平掃描期間19H乃至21H中，變成H位準。以下同樣地，驅動訊號TR_OUT[n+2]，係於水平掃描期間1H乃至7H及水平掃描期間20H乃至21H中，變成H位準；驅動訊號TR_OUT[n+3]，係於水平掃描期間1H乃至8H及水平掃描期間21H中，變成H位準。
又，驅動訊號RST_OUT[n]乃至RST_OUT[n+3]，係在讀取處理被進行的水平掃描期間中，是和圖4之時序圖的驅動訊號TR_OUT[n]乃至TR_OUT[n+3]相同。但是，驅動訊號RST_OUT[n]乃至RST_OUT[n+3]，係在快門處理被進行的水平掃描期間、電荷累積處理被進行的水平掃描期間、及非累積期間中係為H位準，這點是和圖4之時序圖的驅動訊號RST_OUT[n]乃至RST_OUT[n+3]不同。
亦即，驅動訊號RST_OUT[n]，係於水平掃描期間1H乃至16H中為H位準，於水平掃描期間17H中變成L位準後，脈衝狀地變成H位準。其後，驅動訊號RST_OUT[n]，係於水平掃描期間18H乃至21H中，變成H位準。亦即，驅動訊號RST_OUT[n]，係於快門處理被進行的水平掃描期間、電荷累積處理被進行的水平掃描期間、及非累積期間也就是水平掃描期間1H乃至16H及水平掃描期間19H乃至21H中，變成H位準。
驅動訊號RST_OUT[n+1]，係與驅動訊號RST_OUT[n]同樣地，在快門處理被進行的水平掃描期間、電荷累積處理被進行的水平掃描期間、及非累積期間也就是水平掃描期間1H乃至17H及水平掃描期間19H乃至21H中，變成H位準。以下同樣地，驅動訊號RST_OUT[n+2]，係於水平掃描期間1H乃至18H及水平掃描期間20H乃至21H中，變成H位準；驅動訊號RST_OUT[n+3]，係於水平掃描期間1H乃至18H及水平掃描期間21H中，變成H位準。
又，驅動訊號SEL_OUT[n]乃至SEL_OUT[n+3]，係和圖4之時序圖的驅動訊號SEL_OUT[n]乃至SEL_OUT[n+3]相同。
像素21，係當驅動訊號TR_OUT與驅動訊號RST_OUT是同時變成H位準時，就將光二極體31所進行光電轉換之電荷予以排出，因此依照圖6的時序圖所示之驅動訊號而動作，藉此以在非累積期間中，總是將電荷予以排出。藉此，於非累積期間中，即使對光二極體31入射強光，被光二極體31進行光電轉換而成之電荷，就不會累積在光二極體31中而被排出。因此，像素21係可避免如參照圖4之時序圖所說明的暈染現象之發生。
又，驅動訊號RST_OUT，係在快門處理被進行的水平掃描期間、及電荷累積處理被進行的水平掃描期間中，也是H位準。因此，在像素21中，係即使在電荷累積處理中，光二極體31被入射強光，而有電荷從光二極體31中溢出，該電荷也不會累積在浮置擴散點36中，可避免暈染現象發生。
又，關於快門處理、電荷累積處理、及讀取處理，圖6的時序圖所示的驅動訊號、和圖4的時序圖所示的驅動訊號，係為相同，因此像素21係可和先前同樣地輸出像素訊號。
接著，圖7係說明，在圖1的CMOS感測器11中，進行摘除處理時，從垂直掃描電路13所輸出的各訊號的時序圖。
例如，像素陣列14的全像素數當中，拍攝3/4像素數的影像時，每4行就有1行的像素不會進行像素訊號讀出，而從剩餘的3行像素讀出像素訊號。於圖7的例子中，第n+2行之像素n+2的像素訊號，係不進行讀出。
在不進行像素訊號讀出的像素n+2上，由於不進行快門處理、電荷累積處理、讀取處理，因此如圖7所示，驅動訊號TR_OUT[n+2]及RST_OUT[n+2]，係總是設為H位準。
藉由如此將不進行像素訊號讀出的像素n+2的驅動訊號TR_OUT[n+2]及RST_OUT[n+2]總是設成H位準，像素n+2的光二極體31被光電轉換成的電荷就會總是被排出。因此，由於像素21，係即使有強光入射至像素n+2的光二極體31，電荷也總是不會累積在光二極體31或浮置擴散點36，因此可以避免暈染現象的發生。
又，在先前的CMOS感測器中，必須要進行用來避免暈染現象的快門處理，必須要設置進行該快門處理的電路。進行用來避免暈染現象產生之快門處理的電路，係隨應於摘除處理的種類，而需要有將不讀出像素訊號之像素加以記憶的記憶體、或決定快門處理進行時序的手段等，因而其電路構成會變得複雜。
相對於此，在CMOS感測器11中，不需要進行用來避免暈染現象產生之快門處理的電路。又，輸出控制電路43，係例如，僅需要使非累積期間中的驅動訊號TR_OUT及驅動訊號RST_OUT反轉、或使快門處理被進行的水平掃描期間、及電荷累積處理被進行水平掃描期間中的驅動訊號RST_OUT反轉即可，因此其電路構成可以簡化。
順便一提，在CMOS感測器11中係除了如圖2所示，1個像素21是具有1個光二極體31外，還可為例如，在1個像素中具有複數個光二極體。在1個像素中具有複數光二極體的情況下，構成像素的電晶體之中有數個電晶體是被共用，可使整體的像素尺寸縮小。
接著，圖8係圖示像素之另一構成例的電路圖。
於圖8中，像素21’係由4個光二極體310 乃至313 、4個傳輸電晶體320 乃至323 、重置電晶體33、增幅電晶體34、選擇電晶體35、及浮置擴散點36所構成。
此外，在圖8中，與圖2之像素21共通的部分，係標示同一符號，以下適宜省略其說明。亦即，圖8的像素21’係具備：重置電晶體33、增幅電晶體34、選擇電晶體35、及浮置擴散點36，這點是和圖2的像素21共通。但是，像素21’具備4個光二極體310 乃至313 、4個傳輸電晶體320 乃至323 ，這點是和像素21不同。
如圖8所示，光二極體310 乃至313 ，係分別透過傳輸電晶體320 乃至323 ，而連接至浮置擴散點36。在像素21’中，傳輸電晶體320 乃至323 係依序被設成H位準，藉此，被光二極體310 乃至313 進行光電轉換而成之電荷，係被依序累積至浮置擴散點36。
在像素21’中，由於在4個光二極體310 乃至313 上，共有使用著重置電晶體33、增幅電晶體34、選擇電晶體35、及浮置擴散點36，因此對驅動時序造成了限制。此外，藉由垂直方向(列)的4個像素，共用著重置電晶體33、增幅電晶體34、選擇電晶體35、及浮置擴散點36的方式，稱作垂直4像素共有方式。
接著，圖9係對圖8之像素21’供給各訊號的垂直掃描電路之構成例的區塊圖。
於圖9中，垂直掃描電路50係由時序控制電路51、像素共有判定電路52、4個輸出控制電路530 乃至533 、4個傳輸電晶體驅動電路540 乃至543 、重置電晶體驅動電路55、及選擇電晶體驅動電路56所構成。
垂直掃描電路50，係為了驅動像素21’所具有的4個傳輸電晶體320 乃至323 ，而需要各自獨立的驅動訊號TR_OUT[4n]乃至TR_OUT[4n+3]，因而設置4個輸出控制電路530 乃至533，和4個傳輸電晶體驅動電路540乃至543 。又，因為像素21’係分別具有1個重置電晶體33、1個選擇電晶體35，所以在垂直掃描電路50中係分別設置1個重置電晶體驅動電路55、1個選擇電晶體驅動電路56。
亦即，在垂直掃描電路50中，輸出控制電路與傳輸電晶體驅動電路，是各行一一設置；重置電晶體驅動電路55、與選擇電晶體驅動電路56，則是每4行地設置。
對時序控制電路51，係從系統控制單元12，供給著位址選擇訊號[4n]乃至[4n+3]、及時序訊號。
時序控制電路51，係使用位址選擇訊號[4n]乃至[4n+3]、及時序訊號，生成驅動時序訊號TR[4n]乃至TR[4n+3]、控制訊號1[4n]乃至1[4n+3]、驅動時序訊號RST[n]、控制訊號3[n]、及驅動時序訊號SEL[n]。
時序控制電路51，係將驅動時序訊號TR[4n]乃至TR[4n+3]、及控制訊號1[4n]乃至1[4n+3]，分別供給至輸出控制電路530 乃至533 。又，時序控制電路51，係將驅動時序訊號RST[n]、及控制訊號3[n]，供給至像素共有判定電路52，將驅動時序訊號SEL[n]，供給至選擇電晶體驅動電路56。
對像素共有判定電路52及輸出控制電路530 乃至533 ，係從系統控制單元12，供給著控制訊號2。控制訊號2，係被各行的像素共有判定電路52及輸出控制電路530 乃至533 所共通使用。
像素共有判定電路52，係當共用浮置擴散點36的光二極體310 乃至313 當中的1個光二極體的讀取處理被進行時，為了使得其他光二極體之電荷不會被傳輸至浮置擴散點36，將表示光二極體310 乃至313 之任一者上正在進行讀取處理的訊號，供給至傳輸電晶體驅動電路540 乃至543 ，係為此種電路。關於像素共有判定電路52，參照圖12而說明如後。
輸出控制電路530 乃至533 ，係和圖5的輸出控制電路43同樣地，為了使從傳輸電晶體驅動電路540 乃至543 所輸出之驅動訊號TR_OUT[4n]乃至TR_OUT[4n+3]之一部分的期間被反轉，而將驅動時序訊號TR[4n]乃至TR[4n+3]之期間分別予以變更，供給至傳輸電晶體驅動電路540 乃至543 。
傳輸電晶體驅動電路540 乃至543 ，係依照驅動時序訊號TR[4n]乃至TR[4n+3]，生成促使傳輸電晶體320 乃至323 驅動用的驅動訊號TR_OUT[4n]乃至TR_OUT[4n+3]並加以輸出。
重置電晶體驅動電路55，係依照從像素共有判定電路52所供給之驅動時序訊號RST[n]，和驅動電路42同樣地，生成促使重置電晶體33驅動用的驅動訊號RST_OUT[n]並加以輸出。
選擇電晶體驅動電路56，係依照從時序控制電路51所供給之驅動時序訊號SEL[n]，和驅動電路42同樣地，生成促使選擇電晶體35驅動用的驅動訊號SEL_OUT[n]並加以輸出。
接著，參照圖10的時序圖，說明時序控制電路51所輸出的訊號。
驅動訊號TR_OUT[4n]乃至TR_OUT[4n+3]，係在快門處理、電荷累積處理、及讀取處理被進行的水平掃描期間中，是和圖6之驅動訊號TR_OUT[n]乃至TR_OUT[n+3]相同。驅動訊號TR_OUT[4n]乃至TR_OUT[4n+2]，係從讀取處理被進行的水平掃描期間的下一水平掃描期間起、至驅動訊號TR_OUT[4n+3]的讀取處理被進行的水平掃描期間為止係為L位準，這點是和圖6之驅動訊號TR_OUT[n]乃至TR_OUT[n+3]不同。
在像素21’中，由於光二極體310 乃至313 是共用著浮置據散點36，因此當某個光二極體的讀取處理正被進行時，就必須要停止從其他光二極體的電荷之排出。
亦即，於光二極體311 的讀取處理是被進行的水平掃描期間18H中，驅動訊號TR_OUT[4n]係變成L位準，於光二極體312 的讀取處理是被進行的水平掃描期間19H中，驅動訊號TR_OUT[4n]及TR_OUT[4n+1]，係變成L位準。又，光二極體313 的讀取處理被進行的水平掃描期間20H中，驅動訊號TR_OUT[4n]乃至TR_OUT[4n+2]係變成L位準。
然後，驅動訊號TR_OUT[4n]乃至TR_OUT[4n+2]，係在水平掃描期間21中，同時變成H位準。
驅動訊號RST_OUT[n]及驅動訊號SEL_OUT[n]，係於水平掃描期間17H乃至20H中，光二極體310 乃至313 是依序進行讀取處理，因此在這些期間之中，是連續地輸出驅動脈衝。
藉由輸出如圖10所示之訊號，於像素21’中，即使在光二極體310 乃至313 上共用著浮置擴散點36，來自身為讀出對象之光二極體310 乃至313 的電荷中，不會有從其他光二極體310 乃至313 來的電荷流入，可將對象之像素訊號正常地輸出。
接著，圖11係為，摘除處理被進行時，傳輸電晶體驅動電路540 乃至543 、重置電晶體驅動電路55、選擇電晶體驅動電路56所輸出之訊號的時序圖。
圖11中，和圖7的時序圖同樣地，針對從第n+2行之像素n+2所對應的光二極體312 送來的像素訊號未被讀出時的情形，加以說明。
如上述，光二極體310 乃至313 之任一者的讀取處理被進行時，將供給至不是讀取處理對象的光二極體的驅動訊號TR_OUT[4n]乃至TR_OUT[4n+3]設成L位準。這對不讀出像素訊號的光二極體312 的驅動訊號TR_OUT[4n+2]也是相同。
亦即，如圖11所示，光二極體310 的讀取處理是在水平掃描期間17H中進行，光二極體311 的讀取處理是在水平掃描期間18H中進行，光二極體313 的讀取處理是在水平掃描期間19H中進行時，驅動訊號TR_OUT[4n+2]，係於水平掃描期間17H乃至19H中變成L位準。
又，驅動訊號TR_OUT[4n+2]，係在水平掃描期間17H乃至19H以外的水平掃描期間中，變成H位準，因此即使不從光二極體312 中讀出像素訊號的情況下，光二極體312 進行光電轉換後的電荷，仍於水平掃描期間17H乃至19H以外的水平掃描期間中，總是被排出。藉此，就可避免暈染現象的發生。
又，例如，當進行摘除的行的位置或行數有變更時，有設置進行用來避免暈染現象產生之快門處理的電路的情況下，係必須要隨應其變更，進行電路的修正或追加，但在垂直掃描電路50中，各行上的輸出控制電路53，係基於各行的控制訊號，就可生成驅動訊號TR_OUT，因此不需要這類電路的修正或追加。
又，當進行了相角之切出處理時，像素陣列14的上部分或下部分中雖然會產生不讀出像素訊號的像素21，但對於此種像素21，也可藉由參照圖11所說明之處理，來避免暈染現象之發生。
接著，圖12係圖9的像素共有判定電路52及輸出控制電路530 之構成例的電路圖。此外，輸出控制電路530 乃至533 ，係分別為同樣構成，皆為相同地動作，以下關於輸出控制電路531 乃至533 的說明係省略。
於圖12中，像素共有判定電路52，係由NAND閘61、反相器62、NOR閘63及64、以及反相器65所構成。
對像素共有判定電路52，係從時序控制電路51供給著驅動時序訊號RST[n]，並且作為控制訊號3，供給著讀取位址選擇訊號RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]。又，對像素共有判定電路52，係從系統控制單元12，透過各行的像素共有判定電路52或輸出控制電路53，作為控制訊號2，供給著啟用(Enable)訊號。
NAND閘61的4個輸入端子，係分別被連接至供給讀取位址選擇訊號RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]的訊號線，NOR閘64的2個輸入端子之一方，係被連接至供給驅動時序訊號RST[n]的訊號線(RST通常線)。又，反相器62的輸入端子，係被連接至供給啟用訊號的訊號線。
NAND閘61的輸出端子，係被連接至NOR閘63的2個輸入端子之一方。從NAND閘61所輸出的訊號，稱之為共有像素判定訊號PX_SHR_RD[n]。又，NAND閘61的輸出端子，係也被連接至輸出控制電路530 的NOR閘75的輸入端子。
反相器62的輸出端子，係被連接至NOR閘63的2個輸入端子之另一方。NOR閘63的輸出端子，係被連接至NOR閘64的2個輸入端子之另一方；將NOR閘63的輸出端子與NOR閘64的輸入端子加以連接的訊號線，稱之為RST電荷排出控制線。NOR閘64的輸出端子，係被連接至反相器65的輸入端子。反相器65，係被連接至圖9的重置電晶體驅動電路55；從反相器65係輸出經過變更的驅動時序訊號RST’[n]。
輸出控制電路530 ，係由NAND閘71、反相器72、記憶體73、NAND閘74、NOR閘75及76、以及反相器77所構成。
對輸出控制電路530 ，係從時序控制電路51供給著驅動時序訊號TR[4n]，並且作為控制訊號1[4n]，供給著讀取位址選擇訊號RD_ADD_INF[4n]及快門位址選擇訊號SH_ADD_INF[4n]。又，對輸出控制電路530 ，係從系統控制單元12，透過各行的像素共有判定電路52或輸出控制電路53，作為控制訊號2，供給著啟用(Enable)訊號及清除(Clear)訊號。
NAND閘71的2個輸入端子之一方，係被連接至供給快門位址選擇訊號SH_ADD_INF[4n]的訊號線，另一方係被連接至供給清除訊號的訊號線。NAND閘71的輸出端子，係透過反相器72而連接至記憶體73，對記憶體73係還連接著供給讀取位址選擇訊號RD_ADD_INF[4n]的訊號線。
記憶體73係由NAND閘78及79所成之鎖存電路所構成，其輸出端子係被連接至NAND閘74的2個輸入端子之一方。又，NAND閘74的2個輸入端子的另一方，係被連接至供給啟用訊號的訊號線。
NAND閘74的輸出端子，係被連接至NOR閘75的2個輸入端子之一方，其另一方係從NAND閘61供給著共有像素判定訊號PX_SHR_RD[n]。NOR閘75的輸出端子，係被連接至NOR閘76的2個輸入端子之一方；將NOR閘75的輸出端子與NOR閘76的輸入端子加以連接的訊號線，稱之為TR電荷排出控制線。NOR閘76的2個輸入端子之另一方上，係被連接至供給驅動時序訊號TR[4n]的訊號線(TR通常線)。
NOR閘76的輸出端子，係被連接至反相器77的輸入端子。反相器77，係被連接至圖9的傳輸電晶體驅動電路540 ；從反相器77係輸出經過變更的驅動時序訊號TR’[4n]。
此處，讀取位址選擇訊號RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]，係當圖8的光二極體310 乃至313 的每一者，在曝光時間中進行將光電轉換後之電荷予以讀出之讀取處理而被選擇時，會成為有效的訊號，只有在進行讀取處理的1水平掃描期間內變成有效。快門位址選擇訊號SH_ADD_INF[4n]，係在進行將光二極體310 中所累積之多餘電荷予以排出之快門處理是被選擇時，會成為有效的訊號，只有在進行快門處理的1水平掃描期間內變成有效。
啟用訊號，係用來切換通常驅動時序、與可排出多餘電荷之驅動時序所需的訊號。清除訊號，係用來進行輸出控制電路530之記憶體73之清除用的訊號，例如，在電源打開時，記憶體73會成為不定，因此其狀態係從輸出控制電路530 的外部進行清除。此外，清除訊號的替代，亦可為改用將記憶體73的值加以設定的設定訊號。
如上述，輸出控制電路531 乃至533 ，係和輸出控制電路530 同樣地構成，輸出控制電路531 乃至533 ，也是分別內建有記憶體。如此，在各行的輸出控制電路中內建記憶體，將該記憶體以各行的位址選擇訊號來加以控制，隨應於從輸出控制電路531 乃至533 所輸出之訊號，而輸出傳輸電晶體驅動電路540 乃至543 ，驅動訊號TR_OUT[4n]乃至TR_OUT[4n+3]。
又，TR通常線，係為將來自時序控制電路51的驅動時序訊號TR[4n]予以輸出的路徑；TR電荷排出控制線，係為將表示可排出多餘電荷之期間的時序訊號予以輸出的路徑。然後，隨應於驅動時序訊號TR[4n]、與表示可排出多餘電荷之期間的時序訊號的邏輯和之訊號(亦即從NOR閘76所輸出之訊號)，已變更之驅動時序訊號TR’[4n]就被決定。
又，在像素共有判定電路52的NAND閘61中，藉由取得讀取位址選擇訊號RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]的NAND(否定邏輯積)所生成之共有像素判定訊號PX_SHR_RD[n]，輸出控制電路530 ，係當光二極體310 乃至313 之任1個光二極體的讀取處理正在進行時，就可控制使得從其他3個光二極體不會排出電荷。
接著，圖13係像素共有判定電路52及輸出控制電路530 上的各訊號之時序圖。參照圖13，說明使光二極體310 驅動的驅動訊號TR_OUT[4n]。
在初期狀態下，記憶體73係為H位準，水平掃描期間1H乃至5H中，讀取位址選擇訊號RD_ADD_INF[4n]與快門位址選擇訊號SH_ADD_INF[4n]係為H位準，因此在此期間中，記憶體73係為H位準。
又，在水平掃描期間1H乃至5H中，因為讀取位址選擇訊號RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]係為H位準，所以共有像素判定訊號PX_SHR_RD[n]係成為L位準，TR電荷排出控制線係成為H位準。因此，於該期間中，驅動訊號TR_OUT[4n]係成為H位準，被光二極體310 進行光電轉換的多餘電荷，係被排出。
水平掃描期間6H中，光二極體310 的快門處理會被進行，因此快門位址選擇訊號SH_ADD_INF[4n]係變成L位準。
藉此，記憶體73係變成L位準，因此TR電荷排出控制線係成為L位準，作為驅動訊號TR_OUT[4n]，係輸出TR通常線的位準，亦即驅動時序訊號TR[4n]。藉此，驅動訊號TR_OUT[4n]係於水平掃描期間6H中，脈衝狀地成為H位準。
於水平掃描期間7H乃至16H中，驅動時序訊號TR[4n]係為L位準、讀取位址選擇訊號RD_ADD_INF[4n]係為H位準，因此於該期間中，驅動訊號TR_OUT[4n]係成為L位準，藉此，光二極體310 中就會累積電荷。又，記憶體73係保持著L位準。
於水平掃描期間17H中，因為光二極體310 的讀取處理會被進行，所以讀取位址選擇訊號RD_ADD_INF[4n]係成為L位準，藉此，雖然記憶體73是H位準，但同時共有像素判定訊號PX_SHR_RD[n]係為H位準，因此TR電荷排出控制線係維持L位準不變。因此，作為驅動訊號TR_OUT[4n]，係輸出TR通常線的位準、亦即驅動時序訊號TR[4n]，所以驅動訊號TR_OUT[4n]係於水平掃描期間17H中，脈衝狀地成為H位準。又，記憶體73係保持著H位準。
又，於水平掃描期間17H中，藉由共有像素判定訊號PX_SHR_RD[n]成為H位準，使RST電荷排出控制線成為L位準。藉此，作為驅動訊號RST_OUT[n]，係輸出RST通常線的位準、亦即驅動時序訊號RST[n]，所以驅動訊號RST_OUT[n]係於水平掃描期間17H中，脈衝狀地成為H位準。
再者，如圖10所示，於水平掃描期間17H中，由於驅動訊號SEL_OUT[n]是成為H位準，因此相應於已被光二極體310 進行光電轉換而成之電荷的像素訊號，會被讀出。
於水平掃描期間18H乃至20H中，讀取位址選擇訊號RD_ADD_INF[4n+1]乃至RD_ADD_INF[4n+3]係依序成為L位準，因此於該期間中，共有像素判定訊號PX_SHR_RD[n]係成為H位準。因此，於該期間中，作為驅動訊號TR_OUT[4n]，係輸出驅動時序訊號TR[4n]的L位準。
於水平掃描期間21H中，因為讀取位址選擇訊號RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]係為H位準，所以共有像素判定訊號PX_SHR_RD[n]係成為L位準，藉此，TR電荷排出控制線係成為H位準。因此，驅動訊號TR_OUT[4n]係成為H位準，被光二極體310 進行光電轉換的多餘電荷，係被排出。
如此一來，被光二極體310 進行光電轉換的多餘電荷之排出，就可被進行。又，於光二極體311 乃至313 中，也是和光二極體310 同樣地，進行多餘電荷之排出。
此處，例如，當相角的切出處理或摘除處理等被進行，而不從像素21’的光二極體310 讀出像素訊號時，被輸入至輸出控制電路530 的讀取位址選擇訊號RD_ADD_INF[4n]與快門位址選擇訊號SH_ADD_INF[4n]係不會改變，記憶體73的狀態係維持初期狀態不變。
因此，在像素訊號讀出處理開始前，必須要將記憶體73設成H位準。藉此，不讀出像素訊號的光二極體310 ，就可反覆出現多餘電荷排出期間、和該排出之停止期間(亦即像素訊號會被讀出之光二極體311 乃至313 的讀取處理是被進行之期間)。
將記憶體73設成H位準的時序，最適當係為，緊接在CMOS感測器11啟動之後。
接著，圖14係CMOS感測器11啟動時，垂直掃描電路50的各訊號之時序圖。
於圖14中，H同步訊號之下所示的待機(STBY)訊號，係為促使CMOS感測器11啟動的訊號，將該待機訊號，當成清除訊號，例如，輸入至圖12的輸出控制電路530 的NAND閘71中，藉此，記憶體73就成為L位準。又，待機訊號，係被供給至各行的所有輸出控制電路53。
此外，要將記憶體73設成H位準係有以下方法：於圖14中，如待機訊號之下方所示，在CMOS感測器11啟動後，將成為H位準的設定(SET)訊號，追加至控制訊號3，或在CMOS感測器11啟動後，將成為H位準的讀取位址選擇訊號RD_ADD_INF，供給至全行的輸出控制電路530。
又，單單只是把記憶體73設成H位準，驅動訊號RST_OUT及驅動訊號TR_OUT係不會變成H位準，因此在啟動時將記憶體73設成H位準後，在開始像素訊號的讀出動作之前，將啟用訊號設成H位準，藉此，就可將驅動訊號RST_OUT及驅動訊號TR_OUT設成H位準，開始多餘電荷的排出。然後，其後就進行快門處理等。
接著，例如，將讀取位址選擇訊號RD_ADD_INF的訊號線、和快門位址選擇訊號SH_ADD_INF的訊號線加以共用，且將該訊號線分時使用的情況下，就可削減訊號線的數目、或解碼器電路等。此情況下，時序控制電路51係具備控制訊號生成電路，可根據以分時方式而被發送過來的訊號，生成控制訊號1。此外，此種將訊號線以分時方式加以使用的攝像裝置，稱之為鎖存式位址型攝像裝置。
圖15係時序控制電路51所具備之控制訊號生成電路81的構成例之圖示。
於圖15中，控制訊號生成電路81，係由6個NOR閘82乃至87所構成。
對控制訊號生成電路81，係有已被分時之位址選擇訊號ADD_INF[4n]、快門用記憶體的控制訊號SLRST及SLSET、讀取用記憶體的控制訊號RLRST及RLSET，是從圖1的系統控制單元12進行供給。
NOR閘82的2個輸入端子之一方，係被連接至供給位址選擇訊號ADD_INF[4n]的訊號線，另一方係被連接至供給讀取用記憶體之控制訊號RLSET的訊號線。
NOR閘83及84，係構成了鎖存電路，成為讀取用記憶體。對NOR閘83的輸入端子，係連接著NOR閘82的輸出端子；對NOR閘84的輸入端子，係連接著供給讀取用記憶體之控制訊號RLRST的訊號線。然後，從讀取用記憶體、亦即從NOR閘83的輸出端子，輸出讀取位址選擇訊號RD_LAT_INF[4n]。
亦即，讀取用記憶體，係將位址選擇訊號ADD_INF[4n]加以記憶，並依照讀取用記憶體的控制訊號RLRST及RLSET，生成僅在1水平掃描期間有效的讀取位址選擇訊號RD_LAT_INF[4n]。
NOR閘85的2個輸入端子之一方，係被連接至供給位址選擇訊號ADD_INF[4n]的訊號線，另一方係被連接至供給快門用記憶體之控制訊號SLSET的訊號線。
NOR閘86及87，係構成了鎖存電路，成為快門用記憶體。對NOR閘86的輸入端子，係連接著NOR閘85的輸出端子；對NOR閘87的輸入端子，係連接著供給快門用記憶體之控制訊號SLRST的訊號線。然後，從快門用記憶體、亦即從NOR閘86的輸出端子，輸出快門位址選擇訊號SH_LAT_INF[4n]。
亦即，讀取用記憶體，係將位址選擇訊號ADD_INF[4n]加以記憶，並依照快門用記憶體的控制訊號SLRST及SLSET，生成僅在1水平掃描期間有效的快門位址選擇訊號SH_LAT_INF[4n]。
此外，讀取位址選擇訊號RD_LAT_INF[4n]及快門位址選擇訊號SH_LAT_INF[4n]，係作為控制訊號1，亦即，分別成為讀取位址選擇訊號RD_ADD_INF[4n]及快門位址選擇訊號SH_ADD_INF[4n]，而被供給至圖12的輸出控制電路530 。
接著，圖16係說明控制訊號生成電路81之動作的時序圖。
在圖16的上側係圖示，促使讀取位址選擇訊號RD_LAT_INF[4n]之位準發生遷移的時序圖；在圖16的下側係圖示，促使快門位址選擇訊號SH_LAT_INF[4n]之位準發生遷移的時序圖。
又，在圖16中係圖示1水平掃描期間的訊號，最上方表示的XHS訊號係表示H同步訊號。
由於位址選擇訊號ADD_INF[4n]係被分時使用，因此當位址被選擇時，1水平掃描期間當中的已被分時之時序的任一者，會成為H位準(有效)。
針對促使讀取位址選擇訊號RD_LAT_INF[4n]之位準發生遷移的時序圖加以說明。在位址選擇訊號ADD_INF[4n]係為H位準的期間，將讀取用記憶體之控制訊號RLSET設成H位準，藉此，在控制訊號生成電路81的NOR閘83及84所成的讀取用記憶體中，會儲存位址選擇訊號ADD_INF[4n]，讀取位址選擇訊號RD_LAT_INF[4n]係成為L位準。
其後，當位址選擇訊號ADD_INF[4n]已變成L位準時，也是在NOR閘83及84所成的讀取用記憶體中，會儲存位址選擇訊號ADD_INF[4n]，因此可將讀取位址選擇訊號RD_LAT_INF[4n]以L位準加以輸出。然後，於下1個水平掃描期間中，藉由讀取用記憶體的控制訊號RLRST是成為H位準，讀取位址選擇訊號RD_LAT_INF[4n]係被重置成H位準。
又，因為讀取位址選擇訊號RD_LAT_INF[4n]係在每1水平掃描期間被更新，因此讀取用記憶體的控制訊號RLRST，係在1水平掃描期間中被供給1次。因此，在將讀取用記憶體之控制訊號RLSET設成H位準之前，就成為將讀取用記憶體的控制訊號RLRST設成H位準的時序。
從控制訊號生成電路81所輸出的讀取位址選擇訊號RD_LAT_INF[4n]，係成為了從水平掃描期間的開始時刻起平移而進行遷移之訊號。該平移量，係依存於讀取用記憶體之控制訊號RLSET變成H位準的時序。
然後，讀取位址選擇訊號RD_LAT_INF[4n]，係作為控制訊號1、亦即成為圖13的讀取位址選擇訊號RD_ADD_INF[4n]，而被供給至輸出控制電路530 。
又，如圖16的下側所示，快門位址選擇訊號SH_LAT_INF[4n]，係與讀取位址選擇訊號RD_LAT_INF[4n]同樣地，其位準係依照快門用記憶體的控制訊號SLRST及SLSET而遷移。然後，快門位址選擇訊號SH_LAT_INF[4n]，係作為圖3的快門位址選擇訊號SH_ADD_INF[4n]，而被供給至輸出控制電路530 。
依照此種時序圖，控制訊號生成電路81就可生成讀取位址選擇訊號RD_LAT_INF[4n]和快門位址選擇訊號SH_LAT_INF[4n]。
接著參照圖17，說明圖2的光二極體31中所累積之多餘電荷在排出時的電勢。
圖17中，SEL閘、Amp閘、RST閘、及TR閘上的電位(電勢)是以縱方向表示，越往縱方向之上方則電勢越高。
在圖17的上側，係圖示了在電荷排出時，將被供給至傳輸電晶體32的驅動訊號TR_OUT設成H位準，並且將被供給至重置電晶體33的驅動訊號RST_OUT設成H位準，藉此，RST閘及TR閘就呈完全打開之狀態。
在此種狀態下，光二極體(PD)31中進行了光電轉換之電荷，係透過TR閘而被傳輸至浮置擴散點(FD)36，再透過RST閘而被排出至電源電壓VDD(多餘電荷汲極部)。此時，由於TR閘係呈完全開放，因此光二極體31上只要有電荷產生，就會被傳輸至浮置擴散點36。
如此一來，雖然可排出多餘電荷，但即使TR閘及RST閘沒有完全開放，也能排出多餘電荷，可避免暈染現象的發生。
在圖17的下側係圖示，在電荷排出時，TR閘及RST閘呈半開之狀態。亦即，藉由將被供給至傳輸電晶體32及重置電晶體33的訊號之電位，設成中間電位，就可使TR閘及RST閘呈半開。
使TR閘呈半開，會導致光二極體31上光電轉換而成之電荷累積到某種程度之電荷，但從光二極體31溢出的電荷，係由於基板側的電勢較高，因此不會流往基板側，而會流向浮置據散點36。因此，和圖17之上側所示狀態相同，從光二極體31溢出之電荷，係透過RST閘，而被排出至電源電壓VDD。
又，TR閘及RST閘呈半開時被累積在光二極體31或浮置擴散點36中的電荷，係在隨應於曝光時間之電荷累積處理被開始之前，藉由進行快門處理而被排出，在電荷累積處理時，是從光二極體31中沒有累積電荷的狀態而開始。
此外，即使只把TR閘設成半開，也是相同於把TR閘及RST閘設成半開之狀態，從光二極體31溢出的電荷，係流向浮置擴散點36，透過RST閘而被排出至電源電壓VDD。
如此，即使TR閘及RST閘沒有完全開放，仍可排出多餘電荷。
此外，本發明的實施形態並不限定於上述實施形態，在不脫離本發明之宗旨的範圍內，可做各種變更。
11．．．CMOS感測器
12．．．系統控制單元
13．．．垂直掃描電路
14．．．像素陣列
15．．．參照電壓電路
16．．．縱欄ADC
17．．．水平掃描電路
2111 乃至21Mn ．．．像素
221 乃至22n ．．．行控制線
231 乃至23M ．．．垂直訊號線
25．．．電壓比較部
26．．．A/D轉換部
27．．．感度增幅部
281 乃至28M ．．．比較器
291 乃至29M ．．．A/D轉換器
31．．．光二極體
32．．．傳輸電晶體
33．．．重置電晶體
34．．．增幅電晶體
35．．．選擇電晶體
36．．．浮置擴散點
41．．．時序控制電路
42．．．驅動電路
43．．．輸出控制電路
[圖1]適用了本發明之CMOS感測器的一實施形態之構成例的區塊圖。
[圖2]像素21之構成例的電路圖。
[圖3]先前的CMOS感測器的垂直掃描電路之構成例的區塊圖。
[圖4]說明在先前的CMOS感測器中，被供給致像素21的各訊號的時序圖。
[圖5]適用了本發明之垂直掃描電路的一實施形態之構成例的區塊圖。
[圖6]說明像素之動作的時序圖。
[圖7]說明在進行摘除處理時的像素之動作的時序圖。
[圖8]像素21’之構成例的電路圖。
[圖9]對像素21’供給各訊號的垂直掃描電路之構成例的區塊圖。
[圖10]說明時序控制電路51所輸出之訊號的時序圖。
[圖11]說明在進行摘除處理時，時序控制電路51所輸出之訊號的時序圖。
[圖12]像素共有判定電路52及輸出控制電路530 之構成例的電路圖。
[圖13]像素共有判定電路52及輸出控制電路530 上的各訊號之時序圖。
[圖14]CMOS感測器11啟動時，垂直掃描電路50的各訊號之時序圖。
[圖15]控制訊號生成電路81之構成例的圖示。
[圖16]說明控制訊號生成電路81之動作的時序圖。
[圖17]說明光二極體31中所累積之多餘電荷在排出時的電勢。
2．．．控制訊號
13．．．垂直掃描電路
41．．．時序控制電路
42．．．驅動電路
43．．．輸出控制電路

Claims (6)

  1. 一種影像感測器，係屬於將影像予以攝影的影像感測器，其特徵為，具備：像素，係將入射光進行光電轉換以累積電荷，輸出相應於前記電荷之像素訊號；和控制部，係控制前記像素，令其進行使前記像素中所累積之多餘電荷予以排出的快門處理、使在所定曝光時間內進行了光電轉換而成的電荷被累積在前記像素中的電荷累積處理、及使因前記電荷累積處理而累積在前記像素中的電荷所相應的像素訊號被輸出的讀取處理；前記像素係具有：光電轉換部、電荷累積部、電壓源、位於前記光電轉換部與前記電荷累積部之間的第1開關、位於前記電荷累積部與前記電壓源之間的第2開關；前記控制部，係在前記快門處理被進行之期間以外的期間、且為前記讀取處理被進行之期間以外的期間亦即非累積期間中，將前記第1開關總是設成打開(ON)，在前記電荷累積處理被進行之期間中，將前記第1開關總是設成關閉(OFF)，另一方面，在前記快門處理被進行之期間、前記電荷累積處理被進行之期間、及前記非累積期間中，將前記第2開關總是設成打開(ON)，藉此以使在前記快門處理被進行之期間、前記電荷累積處理被進行之期間、及前記非累積期間內，令被前記像 素進行光電轉換的電荷不會被累積在前記電荷累積部中而被排出。
  2. 如申請專利範圍第1項所記載之影像感測器，其中，在前記影像感測器中，複數的前記像素是被配置成行列狀，前記控制部是被設在前記像素的各行；前記控制部，係基於表示每一行之前記像素是否要被選擇成為輸出像素訊號之像素的選擇訊號，來控制前記像素。
  3. 如申請專利範圍第1項所記載之影像感測器，其中，前記像素，係具有：光電轉換部，係將入射光進行光電轉換；和轉換部，係將被前記光電轉換部進行光電轉換之電荷加以累積，轉換成相應於前記電荷之電壓；和傳輸電路，係打開/關閉被前記光電轉換部進行光電轉換之電荷對前記轉換部的傳輸；和排出電路，係打開/關閉被累積在前記轉換部中之電荷的排出；前記控制部，係於前記非累積期間中，打開前記傳輸電路所進行的電荷之傳輸，並打開前記排出電路所做的電荷之排出。
  4. 如申請專利範圍第3項所記載之影像感測器，其 中，前記控制部，係於前記快門處理及前記電荷累積處理正被進行的期間中，打開前記排出電路所進行的電荷之排出。
  5. 如申請專利範圍第3項所記載之影像感測器，其中，前記像素，係具有複數之前記光電轉換部；對前記轉換部，係有被複數之前記光電轉換部進行光電轉換之電荷，透過複數之前記光電轉換部每一者的前記傳輸電路，而被依序累積；前記控制部，係在複數之前記光電轉換部每一者的前記傳輸電路當中、任1個前記傳輸電路所進行的電荷之傳輸是被打開的期間，關閉其他前記光電轉換部的前記傳輸電路所進行的電荷之傳輸。
  6. 如申請專利範圍第1項所記載之影像感測器，其中，前記控制部，係具有記憶體，用以記憶表示是否要被選擇成為輸出像素訊號之像素的選擇訊號。
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