TWI425729B - 監視電源供給周全性之電路及方法 - Google Patents

監視電源供給周全性之電路及方法 Download PDF

Info

Publication number
TWI425729B
TWI425729B TW095120384A TW95120384A TWI425729B TW I425729 B TWI425729 B TW I425729B TW 095120384 A TW095120384 A TW 095120384A TW 95120384 A TW95120384 A TW 95120384A TW I425729 B TWI425729 B TW I425729B
Authority
TW
Taiwan
Prior art keywords
supply
pin
bit
power supply
circuit
Prior art date
Application number
TW095120384A
Other languages
English (en)
Other versions
TW200707873A (en
Inventor
Gabriel M Li
Greg J Richmond
Original Assignee
Cypress Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cypress Semiconductor Corp filed Critical Cypress Semiconductor Corp
Publication of TW200707873A publication Critical patent/TW200707873A/zh
Application granted granted Critical
Publication of TWI425729B publication Critical patent/TWI425729B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • G01R19/16552—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies in I.C. power supplies

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Electronic Switches (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Sources (AREA)
  • Power Conversion In General (AREA)

Description

監視電源供給周全性之電路及方法
本發明係關於電源供給監視方案，且更特定言之，係關於一種用於藉由監視電源供給之位準及/或電源供給與電源供給插腳之間的電連接來監視電源供給之周全性的電路及方法。
下面的說明及實例僅作為背景給出。
許多積體電路及系統(諸如微處理器、微控制器及其他可程式化邏輯裝置)對驅動該等系統之電源供給之輸出位準較為敏感。事實上，此等系統通常以對初始化控制序列、通電及斷電控制序列及可能(例如)在電源突波中出現之無意重設序列之獨特要求為特徵。
舉例而言，許多可程式化邏輯裝置(PLD)必須"通電"或自一零功率狀態喚起至一點，電源供給電壓於該點達到一可接受的工作電壓位準。舉例而言，裝置之內部記憶體單元、暫存器及組態狀態機全部可根據具體的通電重設序列初始化。一旦電源供給電壓達到一可接受的工作電壓位準，組態狀態機即可藉由將組態資料載入至揮發性記憶體單元中來控制組態程序。在載入所有資料後，賦能PLD之I/O插腳且裝置準備開始執行其程式化功能。
在裝置斷電時(意即，在將電源供給電壓自工作電壓位準降至零功率狀態(或一觸發電壓位準之下)時)，採用另一重設程序。在斷電重設序列中，PLD可偵測：電源供給電壓已達到或接近一不可接受的低位準。若偵測到，則PLD執行一序列操作，諸如儲存當前的記憶體單元、暫存器及狀態機資訊，通知其他積體電路停止將資料發送至PLD等等。
通電及斷電重設程序係複雜的，原因在於電源供給可能存在雜訊，有時突波顯著高於及/或低於一觸發電壓位準。舉例而言，假設：PLD(或另一電源相依性組件)包括在一與各種電氣設備(諸如一空氣調節器、電鑽等等)共用一電源供給線路之電腦系統中。在某些情況下，當開啟該等電氣設備之一或多者時，一大的電流尖波可能被引入至共用供給線路中。若電流尖波使供給線路電壓降至可接受的工作電壓位準之下，則PLD可能丟失揮發性資訊(諸如暫存器及記憶體內容)或可能進入錯誤的組態狀態。除突波外，其他類型的電源故障(諸如暫時的斷電)可能由於無法給予PLD足夠的時間來執行一適當的斷電序列而產生相同結果。
在通電重設序列中，通常係在電源供給電壓向可接受的工作電壓位準上升時確定一重設訊號(意即，"開啟")，而在電源供給電壓達到可接受的位準時否定該重設訊號(意即，"關閉")。斷電重設序列係類似的；然而，重設訊號係在電源供給電壓降至一不可接受的工作電壓位準下時確定，且在電源供給電壓達到零功率狀態時否定。為正常運作，兩個重設序列皆必須在執行操作之通電或斷電序列所需之特殊持續時期中確定。
大多數習知系統包括至少一個加電重設(POR)電路，其用於根據一通電及/或斷電重設操作監視電源供給電壓且產生一重設訊號。POR電路亦可經建構以確保在所要持續時間中確定該等重設訊號。大多數POR電路係基於包含電阻器及電容器之電路(例如，RC POR電路)，或在某些情況下，係基於包含分壓器及參考電壓產生器之電壓比較器(例如，帶隙POR電路)。所有電路皆將一高有效(或低有效)重設訊號提供給一或多個系統組件，從而指示該等組件應執行必要的通電或斷電重設功能。然而，沒有一種習知POR電路指示重設訊號背後之起因，因此使得電路設計者或使用者無法明白電源故障之原因。
至少對此等原因而言，仍然需要一用於偵測一電源供給之周全性之改良電路及方法，其中此方法為電路設計者/使用者提供額外資源/資訊，以用於診斷重設訊號背後之起因，且因此診斷電源故障之原因。
上述問題大部分可藉由一改良系統及方法來解決，該改良系統及方法用於藉由監視儲存在一狀態暫存器中之一或多個位元之狀態來監視一電源供給之周全性。若該或該等位元之狀態改變(例如，自一"設定狀態"變至一"清除狀態")，則系統之電路設計者或使用者可斷定：已出現一電源異常，而非正常的通電或斷電操作。
根據一實施例，本文提供一種用於監視一電源供給之周全性的方法，此方法包含：若該電源供給之一位準達到一臨限位準，則設定一狀態暫存器中之一第一位元；若一電源供給插腳與該電源供給電接觸，則設定該暫存器中之一第二位元；及藉由偵測該第一及該第二位元之至少一者之狀態的變化監視該電源供給之周全性。在某些情況下，該方法可僅監視暫存器中之該第一位元之狀態或僅監視該第二位元之狀態。在其他情況下，可監視該第一及該第二位元每一者的變化。
在監視該第一位元時，該方法可在該設定該第一位元之步驟之前執行一或多個步驟。舉例而言，該方法可包括：回應於一系統之一加電/重設清除該第一位元；及監視一由一與該系統相關聯之加電/重設(POR)電路供給之輸出訊號。以此方式，只有在由POR電路供給之該輸出訊號包含一繼之以一否定的加電/重設訊號之確定的加電/重設訊號時，才執行該設定該第一位元之步驟。換言之，該第一位元起初可在系統通電期間(例如，在偵測一確定的加電/重設訊號時)清除。一旦電源供給達到一可接受的工作電壓位準，即可否定加電/重設訊號且可在此後的某一時刻設定該第一位元。在最初設定該第一位元之後，若一由POR電路供給之後續輸出訊號包含一確定的加電/重設訊號，則該第一位元之狀態可改變(意即，自一"設定狀態"變至一"清除狀態")。若該第一位元之狀態自一"設定狀態"變至一"清除狀態"，則系統之電路設計者或使用者可斷定：已出現一電源異常，且該異常係由電源供給之位準降至臨限位準之下而導致的。
在監視該第二位元時，該方法可在該設定該第二位元之步驟之前執行一或多個步驟。舉例而言，該方法可包括：回應於一系統之一加電/重設清除該第二位元；及監視一供應給一與該系統相關聯之供給插腳感測器電路的輸入訊號。以此方式，只有在該輸入訊號包含一確定的感測賦能訊號，且來自供給插腳感測器電路之輸出訊號指示：該電源供給插腳與該電源供給電接觸時，才執行該設定該第二位元之步驟。某些情況下，可在系統通電中或由一使用者在任何時刻(例如，在各種間隔，或回應於一與系統相關聯之誤差訊號)確定感測賦能訊號。在最初設定第二位元之前或之後，若來自供給插腳感測器電路之輸出訊號指示：電源供給插腳未與電源供給電接觸，則可清除該第二位元。若該第二位元最初未經設定或自一"設定狀態"變至一"清除狀態"，則系統之電路設計者或使用者可斷定：已出現電源異常，此歸因於電源供給插腳與電源供給之間的電連接之喪失。
根據另一實施例，本文提供一種電路，其用於監視一第一供給電位與一第一供給插腳之間的電連接之周全性。一般而言，該電路可包括一電晶體，該電晶體具有一耦接至該第一供給插腳之第一端子，一耦接至一第二供給插腳之第二端子，及一經耦接以用於接收一輸入訊號之第三端子。該電路亦可包括一經耦接以用於接收一來自該電晶體之該第二端子之插腳賦能訊號的狀態暫存器。然而，只有在該輸入訊號包含一確定的感測賦能訊號且該第一供給電位與該第一供給插腳之間存在一電連接時，才可接收該插腳賦能訊號。若電連接斷開，則狀態暫存器可接收一來自該電晶體之該第二端子之插腳去能訊號。
一般而言，插腳賦能訊號可用於設定狀態暫存器中之一插腳賦能位元，而插腳去能訊號可用於清除狀態暫存器中之該插腳賦能訊號。以此方式，可藉由讀取狀態暫存器中之該插腳賦能位元的當前狀態來監視該第一供給電位與該第一供給插腳之間的電連接之周全性。
現轉而參看諸圖，圖1A說明一加電重設(POR)電路100之一實施例，POR電路100使用一RC結構以基於電源供給電壓(VDD)之一位準將一重設訊號提供給一或多個系統組件。本質上，隨著電源供給電壓斜線上升至一預定位準，POR電路100之輸出端子上的該重設訊號(POR)之值亦上升，此歸因於電容器C上之電荷的增加。當該電容器上之電荷足夠高時，儲存之電荷再次將該重設訊號驅動為低(意即，無效)。
圖1A之RC POR電路包括一上拉電晶體(PU)、一電阻器(R)、一電容器(C)及反相器(I1 、I2 、I3 )。輸出路徑上之反相器的數目根據是需要一低有效還是一高有效重設訊號來改變。在某些情況下，一低有效重設訊號(PORB)可供應給一或多個系統組件以用於執行一通電(power－up)或斷電(power－down)重設序列。在其他情況下，該PORB訊號可經反相(例如，藉由反相器I3 )以提供一高有效重設訊號(POR)。
圖1B說明一種方式，以此方式，圖1A之POR電路可基於電源供給電壓(VDD)之一位準產生一低有效重設訊號(PORB)。如圖1B所示，電源供給電壓(VDD)在時刻T0 開始上升。在時刻T1 ，該電源供給電壓上升超過觸發點(意即，最小電壓臨限值Vm i n )，從而使POR電路100產生一低有效(PORB)重設訊號。一旦VDD在時刻T2 達到一可接受的工作電壓位準(VPOR＋)，該PORB重設訊號即變為高(無效)。為了正確重設該或該等系統組件，時刻T1 與T2 之間的持續時間必須至少與通電序列一樣長。
如圖1B所示，例如，當VDD在時刻T3 降至一不可接受的工作電壓位準(VPOR－)之下時，該PORB重設訊號可再次變低(有效)。然而，該PORB重設訊號變得有效之後不久，VDD回升至該可接受的電壓位準(在時刻T4 )。在某些情況下，VDD之急劇下降可歸因於電源供給中之一"突波"。同樣地，時刻T3 與T4 之間的持續時間對該等系統組件而言可能並不足以用於執行一適當的重設序列。注意到，在圖1B之實例中，上升的POR電壓(VPOR＋)與下降的POR電壓(VPOR－)係不同的。此差異通常歸因於電容器C之充電時間與放電時間之間的差異。
圖2A說明一加電重設(POR)電路200之一替代實施例，POR電路200藉由將電源供給電壓(VDD)與一參考電壓(Vref)進行比較產生一重設訊號。更明確言之，POR電路200可包括一比較器，其用於將該電源供給電壓(使用一電阻分壓器網路進行分割)與一參考電壓(亦自VDD獲得)進行比較。隨著VDD斜線上升至一預定位準，POR電路200之輸出端子上的重設訊號之值亦上升。當分割電壓(Vdiv)上升超過該參考電壓(Vref)後，該比較器再次地將該重設訊號驅動為低(意即，無效)。
圖2A之POR電路包括一具有一正輸入端子及一負輸入端子之類比比較器210。一參考電壓產生器220將該參考電壓(Vref)供應給該比較器之負端子。在某些情況下，參考電壓產生器220可利用一帶隙參考電路建構，在此情況下，POR電路200可被稱為"帶隙POR電路"。分壓器230可包括電阻器R1及R2，以用於將電源供給電壓(VDD)向下分割為一供應給該比較器之正端子之預定分量(Vdiv)。如此項技術中已知的，由分壓器230提供之電壓應為[R2/(R1＋R2)]*VDD。以此方式，一旦VDD開始上升，比較器210即提供一低有效(PORB)重設訊號；一旦該分割電壓(Vdiv)超過該參考電壓(Vref)，即否定該PORB訊號(無效)。在某些情況下，可包括反相器I4 以提供一高有效(POR)重設訊號。
圖2B說明一種方式，以此方式，圖2A之POR電路可基於電源供給電壓(VDD)之一位準產生一低有效重設訊號(PORB)。電源供給電壓(VDD)在時刻T0 '開始上升。在時刻T1 '，該電源供給電壓上升超過觸發點(意即，最小電壓臨限值Vm i n )，從而使得POR電路200產生一低有效(PORB)重設訊號。一旦分割電壓(Vdiv)在時刻T2 '超過該參考電壓(Vref)，該PORB重設訊號即變為高(無效)。為正確重設該或該等系統組件，時刻T1 '與T2 '之間的持續時間必須至少與通電序列一樣長。注意到，在圖2B之實例中，上升的POR電壓(VPOR＋)與下降的POR電壓(VPOR－)係相同的。此係因為無論是上升電壓還是下降電壓皆取決於一來自比較器210之數位輸出訊號，而非取決於一電容器(有時較大)之充電及放電。
儘管POR電路100及200能夠產生一重設訊號以起始一電源相關事件(諸如，一通電或斷電重設操作)，但電路100及200不能夠確定此起始之起因(例如，通電、斷電、一突波或暫時的斷電)。僅將該等重設訊號供應給一或多個系統組件，指示應執行必要的通電或斷電功能。圖1及圖2之POR電路並不提供能夠使系統之電路設計者或使用者診斷潛在的電源相關問題之資源或額外資訊。換言之，習知POR電路並不提供用於監視一電源供給之周全性的構件。
圖3為一示範性系統300的方塊圖，系統300包括一系統電源供給310、一習知POR電路320，及用於偵測供應給一或多個系統組件330、332、334、336之電源供給電壓(VDD)之周全性的各種電路及方法。如下文所述，本文中描述之該等電路及方法可經組態以用於藉由偵測儲存在該系統之一狀態暫存器340中的一或多個位元之狀態來監視電源供給之周全性。該等儲存之位元可稍後經由一系統處理器或其他組件350讀取以用於確定電源相關事件之起因。
在圖3之實施例中，系統300可代表一電腦系統之一部分或一獨立晶片，其經組態以用於執行一特定功能。舉例而言，系統300可代表任何具有一晶載暫存器之晶片的一部分，暫存器可經由一串列或並行匯流排來讀取。在一實施例中，系統300可包括在一時脈產生晶片中，該時脈產生晶片又可併入至一電腦系統中。在某些情況下，系統電源供給310可包含一或多個供給插腳，其用於接收一電源供給電壓(VPWR、VDD)，且在某些情況下，其用於一接收來自一外部源之接地供給電壓(VSS)。然而，在其他情況下，系統電源供給310可包括一電壓產生器，其用於將接收之電源供給電壓(VPWR)轉換成內部晶片或系統組件所用的一或多個電壓位準(VDD)。在任何情況下，該(該等)接收或產生之電壓位準可供應給各種系統組件以使彼等組件運作。舉例而言，該(該等)接收或產生之電壓位準可供應給一揮發性或非揮發性記憶體陣列330、一或多個內部暫存器332、一組態狀態機334及/或位於該晶片或系統中之其他積體電路(IC)。
如上所述，加電重設電路(POR)320可耦接至系統電源供給310以用於監視供應給系統組件330、332、334、336之電壓位準。如此項技術中已知的，在正常的通電及斷電操作中以及在由(例如)電源供給中之突波或甚至暫時的斷電導致的異常電源相關情形中，POR電路320可將一RESET訊號供應給該等系統組件。注意到，POR電路320可藉由此項技術中已知的任何方法(包括圖1A及圖2A所示之彼等方法)建構，因為一RESET訊號之產生係眾所周知的且並不欲將其作為本發明之新穎之處。實際上，本發明之一優點為：將本文中描述之電路及方法與此項技術中已知之大體上任何POR電路一起使用之能力，從而使所述的電路及方法能夠容易地併入至現有晶片或系統設計中。
與習知設計不同，將由POR電路320產生之RESET訊號供應給狀態暫存器340，以用於清除一儲存在暫存器中的"電源良好"(PWRGD)位元。一旦系統電源供給310變得穩定，即可否定該RESET訊號。在此點上，可確定該PWRGD位元(例如，其被設定為邏輯"高")以指示電源供給電壓位準已達到一可接受的工作電壓位準。一旦電源供給電壓變得穩定，該PWRGD位元即可藉由邏輯組件(例如，其包括在PSM 360中)自動設定，或可藉由系統之使用者手動設定。在該PWRGD位元達成一"設定狀態"後，可監視該位元之任何變化。如下文所詳細描述的，該PWRGD位元自一"設定狀態"至一"清除狀態"之變化可向電路設計者或使用者指示：已出現一電源異常(例如，突波或暫時的斷電)。
在某些實施例中，該PWRGD位元之狀態可由位於晶片或系統中之電源供給監視(PSM)邏輯360來監視。此監視可在如PSM邏輯所界定的隨機性、週期性及連續的間隔上執行。然而，在一較佳實施例中，該PWRGD位元之狀態可藉由系統之電路設計者或使用者經由系統處理器或另一系統組件350來監視。此監視可在使用者覺得適宜的各種間隔上執行，或可在警告使用者該系統有問題之後執行。在一實例中，該PWRGD位元可儲存在一位於晶片之周邊上的I2C暫存器340中。同樣地，使用者可經由一I2C控制器及一共同I2C匯流排存取該PWRGD位元之狀態。然而，狀態暫存器340不應限於I2C暫存器，而可以替代地方式建構具有讀取/寫入能力之大體上任何儲存構件。狀態暫存器340亦可經組態以包括認為必要的大體上任何數目及/或狀態級及控制位元。
無論組態如何，儲存在狀態暫存器340中之內容可藉由用一獨立電源供給為該狀態暫存器供電來保持。換言之，供應給狀態暫存器340之電源可以獨立且不同於待由PSM邏輯360監視之電源供給。藉由向一狀態暫存器340提供一獨立電源供給，因儲存電路之斷電而使電源供給監視方案失效的可能性即便未被消除，亦會顯著減小。
圖4說明用於監視一電源供給之周全性的示範性方法400。更明確言之，方法400包括兩種不同方法，該等兩種方法可單獨或彼此聯合使用，以監視電源供給之周全性。該第一方法(用標記A表示)描述用於監視電源供給電壓之一位準的示範性步驟。該第二方法(用標記B表示)描述用於監視電源供給(或接地供給)與一或多個供應插腳之間的一電連接之示範性步驟。該等方法之每一者包括監視儲存在狀態暫存器340中之一或多個位元之一狀態。現將較詳細地描述該第一方法。
在大多數情況下，一用於監視電源供給電壓位準之示範性方法400A可在初始的加電重設序列初始化中開始(步驟410A)。在加電重設序列中，(例如，由POR電路320)產生一RESET訊號以指示電源供給之電壓正斜線上升。回應於該RESET訊號，清除狀態暫存器中之PWRGD位元(步驟420A)以清除由任何先前監視循環產生之結果。一旦電源供給電壓310達到一可接受的位準，POR電路320即可在步驟430A中使該RESET訊號失效。在該RESET訊號失效後，確定狀態暫存器340中之PWRGD位元(例如，其被設定為邏輯"高")，從而指示電源供給電壓已達到一可接受的工作電壓位準(步驟440A)。在某些情況下，該PWRGD位元可由包括在PSM 360中之邏輯設定。然而，在本發明之一較佳實施例中，一旦該電源供給電壓達到該適當位準(意即，在最初偵測到該RESET訊號後的某一時刻)，該PWRGD位元即可由系統之使用者手動設定。接著自動(經由邏輯)或手動(經由使用者相互作用)監視該PWRGD位元之狀態的變化(步驟450A)。
若該PWRGD位元保持"設定狀態"不變，則可繼續該監視步驟(自動或手動)(步驟460A)。然而，在某些情況下，POR電路320可回應於一斷電重設序列或回應於一電源異常(諸如，一突波或斷電)產生另一RESET訊號。若產生訊號，則該額外的RESET訊號可否定狀態暫存器340中之PWRGD位元(例如，將其清除為邏輯"低")，從而指示電源供給電壓位準已降至一不可接受的工作電壓位準之下。若該PWRGD位元變至一"清除狀態"(步驟460A)，則電路設計者或使用者可假設：已出現一電源異常(諸如，突波或暫時的斷電)，而非一正常的斷電重設序列。換言之，上述方法可向電路設計者或使用者提供足夠的資訊以簡單地藉由監視該PWRGD位元自一"設定狀態"變至一"清除狀態"來確定電源相關事件之起因(步驟470A)。
上述方法提供許多優點，其包括(但不限於)使用一現有POR電路而無需顯著改變晶片或電路板布局的能力，及經由一可儲存在一狀態暫存器中且可稍後讀取出之位元來診斷電源故障之起因的能力。該方法可藉由位於內部的PSM邏輯在該內部邏輯界定之隨機性、週期性或連續的間隔上執行。或者，該方法之一或多個步驟可藉由系統之電路設計者或使用者執行以節省功率及減小面積以及降低設計複雜性。在一較佳實施例中，上述方法步驟可回應於一與系統相關聯之誤差訊號(例如，一電源故障指示)執行。該系統誤差訊號可接著促使該系統之使用者啟動該PSM邏輯或手動地執行上述步驟，使得可診斷誤差之起因。在某些情況下，上述方法可藉由該系統之使用者出於大體上任何原因及在系統通電中或在系統通電後的大體上任何時刻上執行。
為了向使用者提供額外的電源相關資訊，方法400B可單獨實施或可與方法400A一起實施，以用於監視系統電源供給(或接地供給)與一或多個供給插腳之間的電連接。換言之，電源故障之另一起因可歸結於一或多個供給插腳(或接觸焊墊)離開電路板或以其他方式地鬆開與起源於系統電源或接地供給之供給線路的電接觸。同樣地，可包括一供給插腳感測器370(圖3)及方法400B(圖4)以用於偵測由"焊墊上"之斷電導致的電源故障。
在大多數情況下，一用於監視系統電源供給(或接地供給)與一或多個供給插腳(或接觸焊墊)之間的電連接之示範性方法400B可在初始的加電重設操作中(步驟410B)開始。在加電重設序列中，可清除狀態暫存器中之一或多個"插腳賦能"(PIN_EN)位元(步驟420A)以清除由先前監視循環產生之任何結果。接下來，該方法可判定是否偵測到一感測賦能訊號(步驟430B)。在某些情況下，該感測賦能訊號可在系統通電時確定，使得(例如)若電源供給位準從未達到該可接受的工作位準(意即，若POR電路從未產生一RESET訊號)，則可識別出一故障的供給插腳。在其他情況下，該感測賦能訊號可在各種間隔(例如，隨機性、週期性或連續的間隔)上確定，或可回應於一與該系統相關聯之誤差訊號(例如，一系統電源故障指示)確定。同樣地，該感測賦能訊號可藉由該系統之使用者確定，或在某些情況下，可藉由包括在該系統中之額外邏輯(未圖示)確定。無論如何，方法400B可暫時終止，直至在步驟430B中偵測到該感測賦能訊號。
一旦偵測到該感測賦能訊號，即可經由圖3之供給插腳感測器370監視該或該等供給插腳。供給插腳感測器370之各種實施例係於圖5至圖8中加以說明且下面將詳細說明此等實施例。一般而言，供給插腳感測器370可藉由監視一供應給一耦接至該供給插腳之節點的電壓位準來偵測供給電位與個別供給插腳之間是否存在一電連接(步驟435B)。若該電壓位準大於(例如)CMOS閘極之臨限電壓，則可將一插腳賦能訊號供應給狀態暫存器340，以用於設定適當的PIN_EN位元(步驟440B)。否則，可將一插腳賦能訊號供應給狀態暫存器340，以用於清除適當的PIN_EN位元(步驟440B)。
若在步驟460B中確定該PIN_EN位元(例如，其被設定為邏輯"高")，則該方法可結束(未圖示)或繼續該監視該或該等PIN_EN位元之狀態的步驟(步驟450B)。然而，若在步驟460B中否定該PIN_EN位元(例如，將其清除為邏輯"低")，則電路設計者或使用者可斷定(步驟470B)：對應於該被清除的PIN_EN位元之供給插腳已離開電路板供給。換言之，電路設計者或使用者可假設：電路板供給與供給插腳(接觸焊墊)之間的電連接已斷開。
上述方法提供許多優點，其包括(但不限於)經由一可儲存在一狀暫存器中且稍後讀取出之位元診斷電源故障之起因的能力。因為供給插腳感測器370係整合於"焊墊上"的，所以上述方法提供額外資源以用於診斷(例如)在電源供給電壓可能已達到該可接受的工作電壓位準之前可能出現的系統電源故障。對電路設計者而言，此在晶片或系統設計之檢驗及調試階段可能尤為有利。舉例而言，設想如下情況：藉由多個電源供給插腳為一內部電源供給匯流排供電(意即，為其供給電源)以最小化內部電源供給匯流排之電阻。若該等供給插腳之一或多者離開電路板，則只要該等供給插腳之至少一者仍連接至該匯流排，晶片即可繼續工作。依靠晶片故障之預兆指示之習知方法可能無法提醒電路設計者"焊墊上"出現的問題。本發明之方法使電路設計者或使用者能夠偵測供給插腳之任一者是否離開電路板(甚至在晶片繼續工作時)。
圖5至圖8展示根據本發明之各種實施例之供給插腳感測器370的示範性電路圖。詳言之，圖5至圖6說明用於監視一電源供給(例如，系統電源供給310)與一或多個供給插腳之間的電連接之周全性的電路。圖7至圖8說明本發明之替代實施例，其包括用於監視一接地供給(未圖示)與一或多個接地供給插腳之間的電連接之周全性的電路。電源及接地供給插腳一般位於一晶片之周邊或頂部/底部表面上，且可用各種方式建構(包括(但不限於)插腳、接觸焊墊、焊料凸塊等等)。同樣地，術語"供給插腳"在本文中可用來描述用於將一電源或接地供給電位連接至內部晶片或系統組件之許多構件。
圖5說明一用於監視一電源供給(未圖示)與一或多個電源供給插腳510之間的電連接之周全性的供給插腳感測器電路500之一實施例。在某些情況下，電路500可經組態以用於僅監視一個電源供給插腳(諸如，VDD核心插腳)，且因此，其可僅包括圖5所示之該等元件之一部分。舉例而言，電路500可包括一p通道場效電晶體(電晶體Pc)，該電晶體之源極端子係藉由VDD核心插腳耦接至一VDD電位，且該電晶體之汲極端子係藉由一被動負載(電阻器Rc)耦接至接地(意即，一VSS電位)。藉由向電晶體Pc之閘極端子供給一低有效感測賦能訊號(SENSE_EN_CORE)，在電晶體Pc之汲極端子與電阻器Re之間的節點上形成一電壓。若汲極端子節點上之電壓大於電晶體Pc之閘極臨限電壓，則可將插腳賦能訊號(例如，確定的PIN_EN_CORE)供應給狀態暫存器340，以用於設定暫存器中的適當PIN_EN位元。若VDD核心插腳未連接至供給電位，則藉由負載電阻器Rc將電晶體Pc之汲極端子下拉至接地。若出現此情況，則可將一插腳去能訊號(例如，一否定的PIN_EN_CORE)供應給狀態暫存器，以用於清除該適當PIN_EN位元。
若感測賦能訊號最初被確定為一低有效訊號，則反相器Ic可自圖5之電路圖去除。另外，本發明之所有實施例中皆可不包括緩衝器Bc，其用於在將(確定或否定的)插腳賦能訊號發送至狀態暫存器之前將其緩衝。在大多數情況下，感測賦能訊號可僅在特定時刻(諸如，在系統通電中及/或在進行電源供給/插腳連接性之後續檢驗時)確定。在鎖存插腳賦能(或去能)訊號時(例如，在供給連接性之檢驗完成時)，可否定感測賦能訊號以關閉電晶體Pc且切斷至負載電阻器Rc之電流。此可減少晶片中之功率消耗。
在其他情況下，電路500可經組態以用於監視複數個供給插腳(VDD核心、VDD1、......、VDDN)之周全性。被監視之供給插腳的數目可包括晶片可用之供給插腳之一部分(或總數)。對於每一被監視之供給插腳而言，電路500可包括一與一被動負載(電阻器Rc、R1、......、RN)串聯耦接的p通道電晶體(電晶體Pc、P1、......、PN)。如上所述，p通道電晶體之源極端子可藉由個別電源供給插腳耦接至電源供給電位。電源供給電位(VDD1、......、VDDN)可大體上與核心電源供給電位(VDD核心)相同或不同，此取決於包括在晶片中之各種組件的需要。p通道電晶體之汲極端子係藉由一被動負載耦接至接地(或一VSS電位)，且閘極端子經耦接以用於接收感測賦能訊號(SENSE_EN_CORE、SENSE_EN_1、......、SENSE_EN_N)。若存在於p通道電晶體之汲極端子上的電壓大於電晶體Pc之閘極臨限電壓，則將一確定的插腳賦能訊號(PIN_EN_CORE、PIN_EN_1...PIN_EN_N)供應給狀態暫存器340，否則，供給一否定訊號。
在某些情況下，確定/否定的插腳賦能訊號之每一者皆可用於設定/清除狀態暫存器340中之不同PIN_EN位元。換言之，該複數個插腳賦能訊號之每一者皆可作為相異位元儲存在狀態暫存器中，以指示電源供給電位與個別電源供給插腳之間是否存在電連接。在其他情況下，該複數個插腳賦能訊號可供應給可選邏輯區塊520。若包括該區塊，則邏輯區塊520可產生一主插腳賦能訊號，該訊號可用於設定/清除狀態暫存器340中之單一PIN_EN位元。在某些情況下，可在確定所供給的該複數個插腳賦能訊號之每一者時確定該主插腳賦能訊號。在其他情況下，可在確定該複數個插腳賦能訊號之至少一者時確定該主插腳賦能訊號。可使用其他組態/情形。
無論如何，使用邏輯區塊520可藉由指示所有電源供給電位與所有電源供給插腳之間或至少一個電源供給電位與個別電源供給插腳之間是否存在一電連接來限制電路設計者或使用者可用之資訊的量。然而，使用邏輯區塊520可有利地減少所需要的狀態暫存器位元之數目，從而節約電源、減小面積且降低成本。
如先前實施例中所述，儲存在狀態暫存器340中之內容可藉由用一獨立電源供給為狀態暫存器供電來保持。換言之，供應給狀態暫存器340之電源可以獨立且可不同於待由供給插腳感測器電路500監視的電源供給。藉由向狀態暫存器340供給一獨立電源供給，由儲存電路之斷電而導致的供給插腳感測器方案失效的可能性即便不被消除，亦會顯著減小。圖6說明一用於偵測一電源供給(未圖示)與一或多個電源供給插腳610之間的電連接之周全性的供給插腳感測器電路600之一替代實施例。由於圖6包括上文參看圖5描述之許多電路元件，所以以下陳述之說明將針對圖5與圖6之差異。舉例而言，包括在電路500中之大多數被動負載元件(電阻器R1、......、RN)為電路600中之主動負載元件(n通道電晶體N1、......、NN)所取代，以節省矽區域及/或節約電源(例如，將該等主動負載之一或多個切換至"關閉")。電晶體N1、......、NN之閘極端子經相互耦接以用於接收核心電源供給電位(VDD核心)。為了確保正確的電路操作，VDD核心插腳必須電連接至電路板供給。若VDD核心插腳失效，則該等主動負載元件將關閉且感測器將不工作。然而，此亦可向電路設計者提供指示：某些"焊墊上"已出現電源故障。
圖7至圖8說明用於監視一接地供給(未圖示)與一或多個接地供給插腳710/810之間的電連接之周全性的示範性電路700及800。如先前實施例中所述，被監視的接地供給插腳之數目可包括晶片可用之接地供給插腳之一部分(或總數)。對於每一被監視的接地供給插腳，電路700及800可包括一n通道電晶體(電晶體Nc、N1、......、NN)。在某些情況下，如圖7所示，該n通道電晶體可與一被動負載(電阻器Rc、R1、......、RN)串聯耦接，或如圖8所示，與被動及主動負載(電阻器Rc，電晶體P1、......、PN)之一組合串聯耦接。如上所述，主動負載可用於節省矽區域，且在某些情況下可節約電源。
圖7至圖8之n通道電晶體係各自耦接在一接地供給插腳(VSS核心、VSS1、......、VSSN)與一電源供給電位(VDD核心、VDD1、......、VDDN)之間。詳言之，每一n通道電晶體之汲極端子可藉由個別接地供給插腳耦接至接地供給電位。每一n通道電晶體之源極端子可藉由被動或主動負載耦接至電源供給電位，且閘極經耦接以用於接收一高有效感測賦能訊號(SENSE_EN_CORE、SENSE_EN_1、......、SENSE_EN_N)。若存在於n通道電晶體之源極端子上之電壓大於反相器Bc之臨限電壓，則將一確定的插腳賦能訊號(PIN_EN_CORE、PIN_EN_1、......、PIN_EN_N)供應給狀態暫存器340，否則，供給一否定訊號。
熟習此項技術者將瞭解，本揭示案之益處在於：咸信本發明將提供用於監視一電源或接地供給之周全性的改良電路及方法。對於熟習此項技術者而言，鑒於本說明，本發明之各種態樣的進一步修改及替代實施例係顯而易見的。預期下面的申請專利範圍將涵蓋所有此等修改及變化，因此，本說明書及所附諸圖應被看作說明性的而非限制性的。
100、200．．．加電重設(POR)電路
210．．．類比比較器
220．．．參考電壓產生器
230．．．分壓器
300．．．系統
310．．．系統電源供給
320．．．加電重設(POR)電路
330．．．記憶體陣列
332．．．內部暫存器
334．．．組態狀態機
336．．．系統組件
340．．．狀態暫存器
350．．．系統處理器或其他組件
360．．．電源供給監視(PSM)邏輯
370．．．供給插腳感測器
400A、400B．．．方法
500、600．．．供給插腳感測器電路
510、610．．．電源供給插腳
520．．．可選邏輯區塊
700、800．．．電路
710、810．．．接地供給插腳
圖1A為一示範性RC加電/重設(POR)電路的電路圖；圖1B為一由圖1A之加電/重設(POR)電路產生之示範性輸出波形的圖表；圖2A為一示範性帶隙加電/重設(POR)電路的示意圖；圖2B為說明一由圖2A之POR電路產生之示範性輸出波形的圖表；圖3為一示範性系統的方塊圖，該系統包括一系統電源供給、一POR電路、一狀態暫存器及用於藉由偵測儲存在該狀態暫存器中之一或多個位元之一狀態來監視該系統電源供給之周全性的示範性電路及方法；圖4為說明用於監視系統電源供給之周全性之示範性方法的流程圖；圖5至圖6為根據本發明之各種實施例之示範性電路的示意圖，該等電路經組態以用於監視該系統電源供給與一電源供給插腳之間的電連接之周全性；及圖7至圖8為根據本發明之各種實施例之示範性電路的示意圖，該等電路經組態以用於監視一接地供給與一接地供給插腳之間的電連接之周全性。
雖然本發明容許各種修改及替代形態，但在所附諸圖中以實例方式展示其特殊實施例且在本文中加以詳細說明。然而，應瞭解，所附諸圖及其詳細描述並非意在將本發明限於所揭示之特定形態，而恰恰相反，本發明意在涵蓋於附加之申請專利範圍所界定之本發明之精神及範疇內的所有修改、均等物及替代物。
300．．．系統
310．．．系統電源供給
320．．．POR(加電重設)電路
330．．．記憶體陣列
332．．．內部暫存器
334．．．組態狀態機
336．．．其他積體電路
340．．．狀態暫存器
350．．．系統處理器或其他組件
360．．．電源供給監視(PSM)邏輯
370．．．供給插腳感測器

Claims (25)

  1. 一種用於監視一電源供給之周全性的方法，該方法包含：若該電源供給之一位準達到一臨限位準，則設定一狀態暫存器中之一第一位元；若一電源供給插腳與該電源供給電接觸，則設定該狀態暫存器中之一第二位元，其中該狀態暫存器中之該第二位元會回應於該電源供給插腳與該電源供給之間的電接觸的喪失而被清除；及藉由偵測該第一及該第二位元之至少一者之狀態的一變化監視該電源供給之周全性。
  2. 如請求項1之方法，其中在該設定該第一位元之步驟之前，該方法進一步包含：回應於一系統之一加電/重設清除該第一位元；及監視一由一與該系統相關聯之加電/重設(POR)電路供給之輸出訊號。
  3. 如請求項2之方法，其中只有在由該POR電路供給之該輸出訊號包含一繼之以一否定的加電/重設訊號之確定的加電/重設訊號時，才執行該設定該第一位元之步驟。
  4. 如請求項3之方法，其中在該設定該第一位元之步驟之後，該方法進一步包含：若一由該POR電路供給之後續輸出訊號包含一確定的加電/重設訊號，則清除該第一位元。
  5. 如請求項4之方法，其中該監視該電源供給之該周全性 之步驟包含：監視該第一位元之一狀態；及若該第一位元之該狀態自一設定位元變至一清除位元，則判定已出現一第一電源異常。
  6. 如請求項5之方法，其中該第一電源異常在該電源供給之該位準降至該臨限位準之下時出現。
  7. 如請求項6之方法，其中在該設定該第二位元之步驟之前，該方法進一步包含：回應於一系統之一加電/重設清除該第二位元；及監視一供應給一與該系統相關聯之供給插腳感測器電路的輸入訊號。
  8. 如請求項7之方法，其中只有在如下情況下才執行該設定該第二位元之步驟：該輸入訊號包含一確定的感測賦能訊號；及一來自該供給插腳感測器電路之輸出訊號指示該電源供給插腳與該電源供給電接觸。
  9. 如請求項8之方法，其中該方法進一步包含：若來自該供給插腳感測器電路之該輸出訊號指示該電源供給插腳不與該電源供給電接觸，則清除該第二位元。
  10. 如請求項9之方法，其中該監視該電源供給之該周全性之步驟進一步包含：監視該第二位元之一狀態；及若該第二位元之該狀態自一設定位元變至一清除位元或從未設定該第二位元，則判定已出現一第二電源異 常。
  11. 如請求項10之方法，其中若該電源供給插腳與該電源供給之間的一電連接斷開，則該第二電源異常出現。
  12. 一種用於監視一第一供給電位與一第一供給插腳之間的一電連接之周全性的電路，該電路包含：一電晶體，其具有一耦接至該第一供給插腳之第一端子、一耦接至一第二供給電位之第二端子及一經耦接以用於接收一輸入訊號之第三端子；一狀態暫存器，其經耦接以用於在如下情況出現時自該電晶體之該第二端子接收一插腳賦能訊號：該輸入訊號包含一確定的感測賦能訊號；及該第一供給電位與該第一供給插腳之間存在一電連接，其中該狀態暫存器中之一第二位元會回應於該第一供給電位與該第一供給插腳之間的電連接的喪失而被清除。
  13. 如請求項12之電路，其中該狀態暫存器經耦接以用於在如下情況出現時自該電晶體之該第二端子接收一插腳去能訊號：該輸入訊號包含一確定的感測賦能訊號；及該第一供給電位與該第一供給插腳之間的該電連接斷開。
  14. 如請求項13之電路，其中該電晶體包含一p通道裝置，該第一供給電位包含一VDD電位，且該第二供給電位包含一VSS電位。
  15. 如請求項13之電路，其中該電晶體包含一n通道裝置，該第一供給電位包含一VSS電位，且該第二供給電位包含一VDD電位。
  16. 如請求項13之電路，其中該插腳賦能訊號用於設定該狀態暫存器中之一插腳賦能位元，且其中該插腳去能訊號用於清除該狀態暫存器中之該插腳賦能位元。
  17. 如請求項16之電路，其中該第一電位與該第一供給插腳之間的該電連接之周全性係藉由讀取該狀態暫存器中之該插腳賦能位元之一當前狀態來監視。
  18. 如請求項13之電路，其進一步包含複數個電晶體，每一電晶體串聯耦接在複數個供給插腳之一不同者與一個別負載元件之間，其中該複數個供給插腳與複數個供給電位相關聯。
  19. 如請求項18之電路，其中該等個別負載元件之每一者包含一被動負載元件。
  20. 如請求項18之電路，其中一與該複數個供給插腳之一相關聯的個別負載元件包含一被動負載元件，而該等個別負載元件之一剩餘部分包含主動負載元件。
  21. 如請求項18之電路，其中該狀態暫存器進一步經耦接以用於在一供應給該等電晶體之每一者之一閘極端子的輸入訊號包含一確定的感測賦能訊號時，接收由該複數個電晶體產生之複數個訊號，且其中該複數個訊號之每一者係作為一位元儲存在該狀態暫存器中，以指示該等供給電位之一與該等供給插腳之一個別插腳之間是否存在 一電連接。
  22. 如請求項21之電路，其中該狀態暫存器經進一步耦接以用於接收一獨立的電源供給電位，用於保持該狀態暫存器中之儲存內容，且其中該獨立的電源供給電位係與該複數個供給電位分開的且與該複數個供給電位不同。
  23. 如請求項18之電路，其進一步包含一經耦接以用於接收由該複數個電晶體產生之該複數個訊號的邏輯區塊。
  24. 如請求項23之電路，其中該邏輯區塊經組態以用於在由該複數個電晶體產生之該複數個訊號之每一者被確定時，將一主插腳賦能訊號供應給一該狀態暫存器，且其中該主插腳賦能訊號用於設定該狀態暫存器中之該插腳賦能位元。
  25. 如請求項23之電路，其中該邏輯區塊經組態以用於在由該複數個電晶體產生之該複數個訊號之至少一者被否定時，將一主插腳去能訊號供應給該狀態暫存器，且其中該主插腳去能訊號用於清除該狀態暫存器中之該插腳賦能位元。
TW095120384A 2005-06-15 2006-06-08 監視電源供給周全性之電路及方法 TWI425729B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/153,759 US7368960B2 (en) 2005-06-15 2005-06-15 Circuit and method for monitoring the integrity of a power supply

Publications (2)

Publication Number Publication Date
TW200707873A TW200707873A (en) 2007-02-16
TWI425729B true TWI425729B (zh) 2014-02-01

Family

ID=37572766

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095120384A TWI425729B (zh) 2005-06-15 2006-06-08 監視電源供給周全性之電路及方法

Country Status (5)

Country Link
US (1) US7368960B2 (zh)
JP (1) JP2008547367A (zh)
CN (1) CN101208645A (zh)
TW (1) TWI425729B (zh)
WO (1) WO2007032795A2 (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7926008B2 (en) * 2004-06-28 2011-04-12 Broadcom Corporation Integrated circuit with on-board power utilization information
US7707434B2 (en) * 2004-06-29 2010-04-27 Broadcom Corporation Power control bus for carrying power control information indicating a power supply voltage variability
KR100648857B1 (ko) * 2005-03-31 2006-11-24 주식회사 하이닉스반도체 파워업 신호 발생 장치 및 그 생성 방법
JP2007172350A (ja) * 2005-12-22 2007-07-05 Fujitsu Ltd 低電圧検出装置および低電圧検出方法
JP2007299032A (ja) * 2006-04-27 2007-11-15 Toshiba Corp 情報処理装置および制御方法
KR100788378B1 (ko) * 2006-09-13 2008-01-02 동부일렉트로닉스 주식회사 파워 온 회로
US20080158220A1 (en) * 2007-01-03 2008-07-03 Himax Technologies Limited Power-on-reset circuit and method therefor
DE102008007410A1 (de) * 2008-02-04 2009-08-06 Continental Automotive Gmbh Verfahren und Vorrichtung zum Betreiben einer Schaltungsanordnung
JP5405785B2 (ja) * 2008-09-19 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
WO2011159315A1 (en) 2010-06-18 2011-12-22 Hewlett-Packard Development Company L.P. Systems and methods for determining electrical connectivity
US8937797B2 (en) 2012-03-19 2015-01-20 Allegro Microsystems, Llc Method and apparatus to detect a broken wire condition in an integrated circuit
CN104678240B (zh) * 2013-12-03 2019-03-29 恩智浦美国有限公司 用于在多个电力模式中测试电源的电路
US9524007B2 (en) * 2014-02-04 2016-12-20 Qualcomm Incorporated Diagnostic systems and methods of finite state machines
US9641070B2 (en) 2014-06-11 2017-05-02 Allegro Microsystems, Llc Circuits and techniques for detecting an open pin condition of an integrated circuit
US10001519B2 (en) 2015-06-12 2018-06-19 Allegro Microsystems, Llc Ground reference fault detection in circuits with multiple ground references
KR102637795B1 (ko) * 2017-02-10 2024-02-19 에스케이하이닉스 주식회사 반도체 장치
CN111538382B (zh) * 2020-04-16 2021-08-27 深圳比特微电子科技有限公司 一种数字货币矿机的启动方法、装置和数字货币矿机
TWI764168B (zh) * 2020-06-05 2022-05-11 大陸商北京集創北方科技股份有限公司 欠電壓檢測電路及利用其之控制器和電子設備
DE102020116723A1 (de) 2020-06-25 2021-12-30 Infineon Technologies Ag Vorrichtung und verfahren zum erkennen von oszillationen eines geregelten versorgungssignals
CN113162015A (zh) * 2021-04-27 2021-07-23 湖南华自信息技术有限公司 一种主板电源异常定位保护方法及装置
US11916432B2 (en) * 2022-01-05 2024-02-27 Mediatek Inc. Chip with power-glitch detection
TWI799270B (zh) * 2022-05-17 2023-04-11 瑞昱半導體股份有限公司 能判斷冷啟動事件原因的電子系統以及方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539910A (en) * 1993-05-03 1996-07-23 Siemens Aktiengesellschaft Circuit configuration for monitoring the supply voltage of a processor unit
US5982141A (en) * 1996-09-10 1999-11-09 Canon Kabushiki Kaisha Battery charging in units having attachable expansion devices, and in such expansion devices
US6351212B1 (en) * 1998-01-28 2002-02-26 Adam Q. Lynch System for monitoring operability of fire event sensors
US20020149387A1 (en) * 2001-02-22 2002-10-17 De Jong Franciscus Gerardus Maria Test circuit and test method
US6542427B2 (en) * 2001-03-08 2003-04-01 Micron Technology, Inc. Power validation for memory devices on power up
US6630844B1 (en) * 2000-08-22 2003-10-07 Altera Corporation Supply voltage detection circuit
US20050040863A1 (en) * 2000-08-22 2005-02-24 Altera Corporation Integrated circuit devices with power supply detection circuitry

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019996A (en) 1988-08-29 1991-05-28 Advanced Micro Devices, Inc. Programmable power supply level detection and initialization circuitry
US5371517A (en) * 1991-11-08 1994-12-06 Texas Instruments Incorporated Video interface palette, systems and method
US5416725A (en) * 1993-08-18 1995-05-16 P.C. Sentry, Inc. Computer-based notification system having redundant sensor alarm determination and associated computer-implemented method for issuing notification of events
WO1997011428A1 (en) 1995-09-19 1997-03-27 Microchip Technology Incorporated Microcontroller wake-up function having digitally programmable threshold
KR100232219B1 (ko) * 1996-10-24 1999-12-01 김영환 저전압 감지 회로
KR100219501B1 (ko) 1996-11-13 1999-09-01 윤종용 파워 온 리셋 회로
US5920726A (en) 1997-06-12 1999-07-06 Apple Computer, Inc. System and method for managing power conditions within a digital camera device
GB2328094A (en) 1997-08-01 1999-02-10 Holtek Microelectronics Inc Instantaneously detecting an abnormal voltage in a micro controller
US6735706B2 (en) 2000-12-06 2004-05-11 Lattice Semiconductor Corporation Programmable power management system and method
US6472912B1 (en) 2001-01-04 2002-10-29 National Semiconductor Corporation Device for power supply detection and power on reset
US6683481B1 (en) 2002-06-03 2004-01-27 Xilinx, Inc. Power on reset generator circuit providing hysteresis in a noisy power environment
US7295051B2 (en) * 2005-06-15 2007-11-13 Cypress Semiconductor Corp. System and method for monitoring a power supply level

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539910A (en) * 1993-05-03 1996-07-23 Siemens Aktiengesellschaft Circuit configuration for monitoring the supply voltage of a processor unit
US5982141A (en) * 1996-09-10 1999-11-09 Canon Kabushiki Kaisha Battery charging in units having attachable expansion devices, and in such expansion devices
US6351212B1 (en) * 1998-01-28 2002-02-26 Adam Q. Lynch System for monitoring operability of fire event sensors
US6630844B1 (en) * 2000-08-22 2003-10-07 Altera Corporation Supply voltage detection circuit
US20050040863A1 (en) * 2000-08-22 2005-02-24 Altera Corporation Integrated circuit devices with power supply detection circuitry
US20020149387A1 (en) * 2001-02-22 2002-10-17 De Jong Franciscus Gerardus Maria Test circuit and test method
US6542427B2 (en) * 2001-03-08 2003-04-01 Micron Technology, Inc. Power validation for memory devices on power up

Also Published As

Publication number Publication date
WO2007032795B1 (en) 2007-07-19
US7368960B2 (en) 2008-05-06
WO2007032795A2 (en) 2007-03-22
CN101208645A (zh) 2008-06-25
WO2007032795A3 (en) 2007-05-24
JP2008547367A (ja) 2008-12-25
US20060284655A1 (en) 2006-12-21
TW200707873A (en) 2007-02-16

Similar Documents

Publication Publication Date Title
TWI425729B (zh) 監視電源供給周全性之電路及方法
TWI387772B (zh) 用以偵測電源供應位準之系統及方法
US6651138B2 (en) Hot-plug memory catridge power control logic
US5894423A (en) Data processing system having an auto-ranging low voltage detection circuit
EP3432119B1 (en) Devices and methods for power sequence detection
US9471120B1 (en) Power management controller for integrated circuit
JP2022175280A (ja) 情報処理装置および情報処理装置の制御方法
KR20160079628A (ko) 2차전지 보호 회로, 2차전지 보호 장치, 전지팩 및 데이터 기입 방법
US9575111B1 (en) On chip detection of electrical overstress events
US10725844B2 (en) Automated boot failure prevention and recovery circuit and related method
TW201824293A (zh) 資料儲存裝置以及其備用電力來源的儲電能力監控方法
JP5157313B2 (ja) 半導体装置
US20090174444A1 (en) Power-on-reset circuit having zero static power consumption
CN103186222A (zh) 电源保护电路
JP2012194183A (ja) 半導体装置
CN111060801B (zh) 允许接口控制的电子设备的测试电路
US9362904B2 (en) Devices and method for testing power-on reset voltage
US7221200B1 (en) Programmable low voltage reset apparatus for multi-Vdd chips
JP2011146549A (ja) 電子回路
US9331673B2 (en) Integrated circuit operating active circuitry and chip pads in different operating modes and at different voltage levels
CN108683418B (zh) 兼容悬空态的输入电路
TWI383167B (zh) 檢測一電源儲存裝置之運作情形的方法及其相關電源儲存裝置
EP3211508A1 (en) Semiconductor device
US20240170084A1 (en) Semiconductor device, vehicle-mounted apparatus, and consumer apparatus
JP5262981B2 (ja) ラッチ装置及びラッチ方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees