JP2008547367A - 電源の完全性を監視するための回路と方法 - Google Patents
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Abstract
電源の完全性を監視するための回路と方法が提供され、回路と方法は、リセット信号の裏にある原因、場合によっては電源障害の裏にある理由を診断するための追加のリソース/情報をもたらす。ここで説明する第1の方法は、1つまたは複数のシステム構成要素に供給される電源電圧のレベルを監視するための例示のステップを提供する。第2の方法は、電源(または接地供給源)と1つまたは複数の供給ピンの間の電気的接続を監視するための例示のステップを表す。方法のそれぞれは、たとえばステータス・レジスタ内に記憶された1つまたは複数のビットの状態を監視するものである。方法は、電源異常の発生を検出するために、別々にまたは互いに関連して用いることができる。
Description
本発明は、電源監視方式に関し、より詳細には、電源のレベル、および/または電源と電源ピンの間の電気的接続を監視することによって、電源の完全性を監視するための回路と方法に関する。
次の説明および例は、背景としてのみ述べる。
マイクロプロセッサ、マイクロコントローラ、その他のプログラマブル論理デバイスなどの多くの集積回路とシステムは、システムを駆動する電源の出力レベルの影響を受けやすい。実際、このようなシステムは、たとえば電源グリッチの際に生じる、初期化制御シーケンス、パワーアップとパワーダウン制御シーケンス、意図しないリセット・シーケンスに対する、独特な要件によって特徴付けられることが多い。
たとえば、多くのプログラマブル論理デバイス(PLD)は、電力ゼロの状態から、電源電圧が許容動作電圧レベルに達するまで、「パワーアップ」すなわち呼び覚まされなければならない。たとえば、デバイスの内部メモリ・セル、レジスタ、構成状態機械は、特定のパワーアップ・リセット・シーケンスに従って初期化する。電源電圧が許容動作電圧レベルに達した後、構成状態機械は、構成データを揮発性メモリ・セルにロードすることによって構成プロセスを制御する。すべてのデータがロードされた後、PLDのI/Oピンがイネーブルされ、デバイスはプログラムされた機能の実行を開始する準備ができる。
デバイスがパワーダウンされる、すなわち電源電圧が動作電圧レベルから電力ゼロの状態に(またはトリガ電圧レベルより低く)低下したとき、別のリセット・プロセスが発生する。パワーダウン・リセット・シーケンス時に、PLDは、電源電圧が許容できないほど低いレベルに達したこと、またはそれに近づいていることを検出する。検出されると、PLDは、現在のメモリ・セル、レジスタ、状態機械情報を保存すること、他の集積回路に対してPLDにデータを送るのを停止するように通知することなどの動作シーケンスを実行する。
パワーアップとパワーダウン・リセット手順は、電源にノイズを伴うことがあり、トリガ電圧レベルよりかなり高いかつ/または低いグリッチを生じることにより複雑になる。たとえばPLD(または電源に依存する他の構成要素)が、様々な電気器具(エアコン、電気ドリルなど)と電源ラインを共有するコンピュータ・システム内に含まれると仮定する。場合によっては、1つまたは複数の電気器具がオンにされるときに、大きな電流スパイクが共有する供給ラインに導入されることがある。電流スパイクが供給ライン電圧を許容動作電圧レベルより低下させる場合は、PLDは揮発性情報(レジスタやメモリの内容など)を失い、誤った構成状態に入ることがある。グリッチに加えて、他のタイプの電源障害(一時的な電源喪失など)も、PLDに適切なパワーダウン・シーケンスを実行するのに十分な時間が与えられないことによって同じ結果を生じる。
パワーアップ・リセット・シーケンス時には、通常、リセット信号は、電源電圧が許容動作電圧レベルに向かって上昇するときアサート(すなわち「オン」)され、電源電圧が許容レベルに達したときディアサート(すなわち「オフ」)される。パワーダウン・リセット・シーケンスは同様であるが、リセット信号は、電源電圧が許容できない動作電圧レベルより低下するとアサートされ、電源電圧が電力ゼロの状態に達するとディアサートされる。適切に動作するためには、両方のリセット・シーケンスは、パワーアップまたはパワーダウン動作シーケンスを実行するのに必要な特定の持続時間の間、アサートされなければならない。
ほとんどの従来のシステムは、パワーアップおよび/またはパワーダウン・リセット動作に従って、電源電圧を監視し、リセット信号を発生するための少なくとも1つのパワーオン・リセット(POR)回路を含む。POR回路はまた、リセット信号が必要な持続時間の間、アサートされることを確実にするために実装される。ほとんどのPOR回路は、抵抗器とコンデンサを備える回路(たとえばRC POR回路)、または場合によっては分圧器と電圧基準発生器を備える電圧比較器(たとえばバンドギャップPOR回路)に基づいている。すべて、1つまたは複数のシステム構成要素に、それらが必要なパワーアップまたはパワーダウン・リセット機能を実行すべきであることを示す、アクティブ・ハイ(またはアクティブ・ロー)のリセット信号を供給する。しかし、いずれの従来のPOR回路も、リセット信号の裏にある原因に関しては示さず、回路設計者またはユーザには電源障害の理由については分からない。
少なくともこれらの理由から、方法が回路設計者/ユーザに、リセット信号の裏にある原因、したがって電源障害の理由を診断するための追加のリソース/情報を提供する、電源の完全性を監視するための改良された回路と方法が求められる。
上記に概要を述べた問題は、ステータス・レジスタ内に記憶された1つまたは複数のビットの状態を監視することによって電源の完全性を監視する、改良された回路と方法により、大部分が対処される。1つまたは複数のビットが、たとえば「セット状態」から「クリア状態」に変化した場合、回路設計者またはシステムのユーザは、通常のパワーアップまたはパワーダウン動作ではなく、電源異常が生じたと判断することができる。
一実施態様では、電源の完全性を監視する方法が提供される。そのような方法は、電源のレベルがしきい値レベルに達した場合はステータス・レジスタ内の第1のビットをセットするステップと、電源ピンが電源と電気的に接触している場合はステータス・レジスタ内の第2のビットをセットするステップと、第1および第2のビットの少なくとも1つの状態の変化を検出することによって電源の完全性を監視するステップとを含む。場合によっては、方法は、ステータス・レジスタ内の第1のビットの状態、または第2のビットの状態のみを監視する。他の場合は、第1および第2のビットのそれぞれの変化を監視する。
方法は、第1のビットを監視するとき、第1のビットをセットするステップの前に、1つまたは複数のステップを行うことができる。たとえば方法は、システムのパワーオン/リセットに応答して第1のビットをクリアするステップと、システムに関連付けられたパワーオン/リセット(POR)回路から供給される出力信号を監視するステップとを含むことができる。このようにして、第1のビットをセットするステップは、POR回路から供給される出力信号が、アサートされたパワーオン/リセット信号と、その後に続くディアサートされたパワーオン/リセット信号を含む場合にのみ行うことができる。言い換えれば、第1のビットは、システム・パワーアップ時に最初に(たとえば、アサートされたパワーオン/リセット信号を検出するとすぐに)、クリアされる。電源が許容動作電圧レベルに達した後、パワーオン/リセット信号がディアサートされ、そのある時間後に第1のビットをセットすることができる。最初に第1のビットがセットされた後、後に続く、POR回路から供給される出力信号がアサートされたパワーオン/リセット信号を含む場合は、第1のビットの状態を(すなわち「セット状態」から「クリア状態」に)変更することができる。第1のビットの状態が「セット状態」から「クリア状態」に変化した場合は、回路設計者またはシステムのユーザは、電源異常が発生し、異常は電源のレベルがしきい値レベルより低下したことによって生じたと判断することができる。
第2のビットを監視するとき、方法は、第2のビットをセットするステップの前に、1つまたは複数のステップを行うことができる。たとえば方法は、システムのパワーオン/リセットに応答して第2のビットをクリアするステップと、システムに関連付けられた供給ピン・センサ回路への入力信号を監視するステップとを含む。このようにして、第2のビットをセットするステップは、入力信号が、アサートされたセンス・イネーブル信号を含み、供給ピン・センサ回路からの出力信号が、電源ピンが電源と電気的に接触していることを示す場合にのみ行うことができる。場合によっては、センス・イネーブル信号は、システム・パワーアップ時に、またはユーザによって任意の時点で(たとえば様々な間隔で、またはシステムに関連付けられたエラー信号に応答して)アサートすることができる。最初に第2のビットがセットされる前または後に、供給ピン・センサ回路からの出力信号が、電源ピンが電源と電気的に接触していないことを示す場合は、第2のビットをクリアすることができる。第2のビットが最初にセットされなかった、または「セット状態」から「クリア状態」に変化した場合は、回路設計者またはシステムのユーザは、電源ピンと電源の間の電気的接続が失われたことによって電源異常が生じたと判断することができる。
別の実施態様によれば、第1の供給電位と第1の供給ピンの間の電気的接続完全性を監視するための回路が提供される。一般に、回路は、第1の供給ピンに結合された第1の端子と、第2の供給電位に結合された第2の端子と、入力信号を受け取るように結合された第3の端子を有するトランジスタとを含む。回路はまた、トランジスタの第2の端子からピン・イネーブルド信号を受け取るように結合された、ステータス・レジスタを含むことができる。しかしピン・イネーブルド信号は、入力信号がアサートされたセンス・イネーブル信号を含み、第1の供給電位と第1の供給ピンの間に電気的接続が存在するときにのみ、受け取られる。電気的接続が切られている場合は、ステータス・レジスタは、トランジスタの第2の端子からピン・ディスエーブルド信号を受け取ることができる。
一般に、ピン・イネーブルド信号はステータス・レジスタ内のピン・イネーブルド・ビットをセットするために用いることができ、ピン・ディスエーブルド信号はステータス・レジスタ内のピン・イネーブルド・ビットをクリアするために用いることができる。このようにして、ステータス・レジスタ内のピン・イネーブルド・ビットの現在の状態を読み出すことにより、第1の供給電位と第1の供給ピンの間の電気的接続の完全性を監視することができる。
本発明の他の目的および利点は、添付の図面を参照して、以下の詳細な説明を読めば明らかとなるであろう。
本発明は様々な変更および代替形が可能であるが、その特定の実施形態を図面で例示として示し、以下に詳細に説明する。しかし図面およびその詳細な説明は、開示された具体的な形に本発明を限定するものではなく、これに反してすべての変更形態、等価形態、および代替形態は、添付の特許請求の範囲で定義される本発明の趣旨および範囲に含まれるものであることが理解されるべきである。
次に図面を参照すると、図1Aは、電源電圧(VDD)のレベルに基づいて、1つまたは複数のシステム構成要素にリセット信号を供給する、RC構造を用いたパワーオン・リセット(POR)回路100の一実施形態を示す。基本的に、電源電圧が所定のレベルまで上昇するにつれて、コンデンサCの両端の電荷が増加することにより、POR回路100の出力端子上のリセット信号(POR)も上昇する。コンデンサの両端の電荷が十分高くなると、蓄積された電荷は、リセット信号を再びロー(すなわち非アクティブ)に駆動する。
図1AのRC POR回路は、プルアップ・トランジスタ(PU)、抵抗器(R)、コンデンサ(C)、インバータ(I1、I2、I3)を含む。出力パス中のインバータの数は、アクティブ・ローまたはアクティブ・ハイのリセット信号が必要かどうかに応じて変わる。場合によっては、パワーアップまたはパワーダウン・リセット・シーケンスを行うために、1つまたは複数のシステム構成要素に、アクティブ・ローのリセット信号(PORB)が供給される。他の場合では、アクティブ・ハイのリセット信号(POR)を供給するために、PORB信号は(たとえばインバータI3によって)反転される。
図1Bは、図1AのPOR回路が、電源電圧(VDD)のレベルに基づいて、アクティブ・ローのリセット信号(PORB)を発生する1つの様子を示す。図1Bに示されるように電源電圧(VDD)は、時刻T0で上昇を始める。時刻T1で電源電圧はトリガ・ポイント(すなわち最小電圧しきい値Vmin)を超えて上昇し、POR回路100にアクティブ・ローのリセット信号(PORB)を発生させる。PORBリセット信号は、時刻T2でVDDが許容動作電圧レベル(VPOR+)に達すると、ハイ(非アクティブ)になる。1つまたは複数のシステム構成要素が適切にリセットするには、T1とT2の間の持続時間が、少なくともパワーアップ・シーケンスの長さを必要とする。
図1Bに示されるように、たとえばVDDが時刻T3で許容できない動作電圧レベル(VPOR−)より低下したとき、PORBリセット信号は再びロー(アクティブ)となる。しかしすぐその後で(時刻T4で)、VDDが許容電圧レベルまで戻ったとき、PORBリセット信号はアクティブになる。場合によってはVDDの急峻な低下は、電源の「グリッチ」に起因する。したがって、時刻T3とT4の間の持続時間が、システム構成要素が適切なリセット・シーケンスを行うには十分な長さでない場合がある。図1Bの例では、上昇するPOR電圧(VPOR+)は、低下するPOR電圧(VPOR−)とは異なることに留意されたい。この違いは、通常、コンデンサCの充電時間と放電時間の差による。
図2Aは、電源電圧(VDD)を基準電圧(Vref)と比較することによってリセット信号を発生する、パワーオン・リセット(POR)回路200の代替実施形態を示す。より具体的には、POR回路200は、電源電圧(抵抗分圧器ネットワークを用いて分圧される)を、基準電圧(これもVDDに由来する)と比較するための比較器を含む。VDDが所定のレベルまで上昇するにつれて、POR回路200の出力端子上のリセット信号(POR)の値も上昇する。分圧された電圧(Vdiv)が、基準電圧(Vref)より上昇すると、比較器はリセット信号を再びロー(すなわち非アクティブ)に駆動する。
図2AのPOR回路は、正入力端子と負入力端子を有するアナログ比較器210を含む。基準電圧発生器220は、基準電圧(Vref)を比較器の負端子に供給する。場合によっては、基準電圧発生器220は、バンドギャップ基準回路を用いて実装され、その場合、POR回路200を「バンドギャップPOR回路」と呼ぶことができる。分圧器230は、電源電圧(VDD)を、比較器の正端子に供給される所定の割合(Vdiv)に分圧するための抵抗器R1とR2を含む。当技術分野では知られるように、分圧器230によって生成される電圧は、[R2/(R1+R2)]×VDDとなる。このようにして、比較器210はVDDが上昇を始めるとアクティブ・ローのリセット信号(PORB)を供給し、分圧された電圧(Vdiv)が基準電圧(Vref)を超えるとPORB信号はディアサート(非アクティブ)される。場合によっては、アクティブ・ハイのリセット信号(POR)を供給するために、インバータI4を含むことある。
図2Bは、図2AのPOR回路が、電源電圧(VDD)のレベルに基づいてアクティブ・ローのリセット信号(PORB)を発生する1つの様子を示す。時刻T0’で、電源電圧(VDD)は上昇を始める。時刻T1’で、電源電圧はトリガ・ポイント(すなわち最小電圧しきい値、Vmin)を超えて上昇し、POR回路200にアクティブ・ローのリセット信号(PORB)を発生させる。時刻T2’で、分圧された電圧(Vdiv)が基準電圧(Vref)を超えると、PORBリセット信号はハイ(非アクティブ)となる。1つまたは複数のシステム構成要素が適切にリセットするためには、T1’とT2’の間の持続時間は、少なくともパワーアップ・シーケンスの長さを必要とする。図2Bの例では、上昇するPOR電圧(VPOR+)は、低下するPOR電圧(VPOR−)と同じであることに留意されたい。これは、上昇または低下するPOR電圧が、(しばしば大きな)コンデンサの充電と放電ではなく、比較器210からのディジタル出力信号に依存するためである。
POR回路100と200は、電源関係の事象(パワーアップまたはパワーダウン・リセット動作など)を開始するためのリセット信号を発生することができるが、回路100と200は、そのような開始の原因(たとえばパワーアップ、パワーダウン、グリッチ、または一時的な電源喪失)を判断することができない。リセット信号は、単に、1つまたは複数のシステム構成要素に供給され、必要なパワーアップまたはパワーダウン機能が行われるべきであることを示すだけである。図1と図2のPOR回路は、回路設計者またはシステムのユーザが、根底にある電源関係の問題を診断することを可能にするリソースまたは追加の情報を提供しない。言い換えれば、従来のPOR回路では、電源の完全性を監視する手段は提供されない。
図3は、システム電源310と従来のPOR回路320とを含み、かつ1つまたは複数のシステム構成要素330、332、334、336に供給される電源電圧(VDD)の完全性を監視するための様々な回路と方法を含む、例示のシステム300のブロック図である。以下に述べるように、ここで説明する回路と方法は、システムのステータス・レジスタ340内に記憶された1つまたは複数のビットの状態を検出することによって、電源の完全性を監視するように構成することができる。記憶されたビットは、後に、電源関係の事象の原因を判断するために、システム・プロセッサまたは他の構成要素350を介して読み出すことができる。
図3の実施形態では、システム300は、コンピュータ・システム、または特定の機能を行うように構成された独立型チップの一部分を表している。たとえばシステム300は、シリアルまたはパラレル・バスを介して読み出すことができるオンチップ・レジスタを有する、任意のチップの一部分を表している。一実施形態では、システム300は、クロック発生チップ内に含めることができ、クロック発生チップはコンピュータ・システム内に組み込むことができる。場合によっては、システム電源310は、外部供給源から、電源電圧(VPWR、VDD)および場合によっては接地供給電圧(VSS)を受け取るための、1つまたは複数の供給ピンを備えることができる。しかし他の場合では、システム電源310は、受け取った電源電圧(VPWR)を、内部チップまたはシステム構成要素によって用いられる1つまたは複数の電圧レベル(VDD)に変換するための、電圧発生器を含むこともできる。どの場合でも、受け取ったまたは発生した電圧レベルは、様々なシステム構成要素に、それぞれの構成要素を動作させるために供給される。たとえば、受け取ったまたは発生した電圧レベルは、揮発性または不揮発性メモリ・アレイ330、1つまたは複数の内部レジスタ332、構成状態機械334、および/またはチップまたはシステム内に位置する他の集積回路(IC)に供給することができる。
上記のように、パワーオン・リセット(POR)回路320は、システム構成要素330、332、334、336に供給される電圧レベルを監視するために、システム電源310に結合されている。当技術分野では知られるように、POR回路320は、通常のパワーアップとパワーダウン動作時、たとえば電源内のグリッチ、または一時的な電源喪失によって生じる異常な電源関係の状況の際に、システム構成要素にRESET信号を供給することができる。POR回路320は、当技術分野で知られる任意の手段(図1Aおよび2Aに示されるものを含む)によって実装することができ、RESET信号の発生は良く知られているので、本発明が新規とするものではないことに留意されたい。実際、本発明の1つの利点は、ここで説明する回路と方法を、当技術分野で知られるほぼ任意のPOR回路と共に用い、説明する回路と方法を既存のチップまたはシステム設計に容易に組み込むことが可能になることである。
従来の設計と違って、POR回路320によって発生されるRESET信号は、記憶された「パワー・グッド」(PWRGD)ビットをクリアするために、ステータス・レジスタ340に供給される。RESET信号は、システム電源310が安定になった後にディアサートされる。この時点で、電源電圧レベルが許容動作電圧レベルに達したことを示すために、PWRGDビットをアサート(たとえば論理ハイにセット)することができる。PWRGDビットは、電源電圧が安定になった後、論理構成要素(たとえばPSM360内に含まれる)により自動的に、またはシステムのユーザにより手動で、セットすることができる。PWRGDビットが「セット状態」を達成した後、そのビットの変化を監視することができる。以下でより詳しく説明するように、PWRGDビットの「セット状態」から「クリア状態」への変化は、回路設計者またはユーザに、電源異常(グリッチまたは一時的な電源喪失)が生じたことを示す。
いくつかの実施形態では、PWRGDビットの状態は、チップまたはシステム内に位置する電源モニタ(PSM)ロジック360によって監視することができる。このような監視は、PSMロジックによって決められているように、ランダムに、周期的に、または連続した間隔で行うことができる。しかし好ましい実施形態では、PWRGDビットの状態は、システム・プロセッサまたは他のシステム構成要素350を介して、回路設計者またはシステムのユーザによって監視することができる。このような監視は、ユーザが適切と考える様々な間隔で、またはユーザがシステムに関する問題について警告された後に行うことができる。一実施例では、PWRGDビットは、チップの周辺部に位置するI2Cレジスタ340内に記憶することができる。したがって、PWRGDビットの状態は、I2Cコントローラと共通I2Cバスを介して、ユーザがアクセス可能とすることができる。しかしステータス・レジスタ340は、I2Cレジスタに限定されるべきではなく、代替として、読み出し/書き込み機能を有するほぼ任意の記憶手段を用いて実装することができる。ステータス・レジスタ340はまた、必要と見なされるほぼ任意の数および/または順番の、ステータスビットと制御ビットを含むように構成することができる。
構成に関わらず、ステータス・レジスタ340内に記憶された内容は、独立の電源からステータス・レジスタに電力を供給することにより、維持することができる。言い換えれば、ステータス・レジスタ340に供給される電力は、PSMロジック360によって監視されるべき電源(または複数の供給源)とは別で異なるものとすることができる。ステータス・レジスタ340に独立の電源で供給することにより、記憶回路への電源喪失によって電源監視方式が不具合になる確率が、排除とまではいかないが大幅に低減される。
図4は、電源の完全性を監視する例示の方法400を示す。より具体的には、方法400は、2つの異なる方法を含み、それらは、電源の完全性を監視するために別々にまたは互いに関連して用いることができる。第1の方法(添え字Aで示される)は、電源電圧のレベルを監視する例示のステップを示す。第2の方法(添え字Bで示される)は、電源(または接地供給源)と1つまたは複数の供給ピンの間の電気的接続を監視するための例示のステップを示す。それぞれの方法は、ステータス・レジスタ340に記憶された1つまたは複数のビットの状態を監視するものである。次に第1の方法について、より詳細に説明する。
電源電圧レベルを監視する例示の方法400Aは、ほとんどの場合、最初のパワーオン・リセット・シーケンス初期化時に開始する(ステップ410A)。パワーオン・リセット・シーケンス時には、電源の電圧が上昇していることを示すRESET信号が、(たとえばPOR回路320により)発生される。前の監視サイクルの結果をクリアするために、RESET信号に応答して、ステータス・レジスタ内に記憶されたPWRDGビットがクリアされる(ステップ420A)。電源電圧310が許容レベルに達した後、ステップ430Aで、POR回路320はRESET信号を非活動化することができる。RESET信号が非活動化された後、ステータス・レジスタ340内でPWRGDビットがアサート(たとえば論理ハイにセット)され、これは電源電圧レベルが許容動作電圧レベルに達したことを示す(ステップ440A)。場合によっては、PWRGDビットは、PSM360内に含まれるロジックによってセットすることができる。しかし本発明の好ましい実施形態では、PWRGDビットは、電源電圧が適切なレベルに達した後(すなわちRESET信号が最初に検出された後、しばらくして)、システムのユーザによって手動でセットすることができる。次いでPWRGDビットの状態の変化が、自動的に(ロジックを介して)または手動で(ユーザ対話により)監視される(ステップ450A)。
PWRGDビットが「セット状態」のままで変化しない場合は、監視するステップを(自動または手動で)続けることができる(ステップ460A)。しかし場合によっては、POR回路320は、パワーダウン・リセット・シーケンスに応答して、または電源異常(グリッチまたは電源喪失など)に応答して、別のRESET信号を発生することができる。追加のRESET信号は、発生された場合は、ステータス・レジスタ340のPWRGDビットをディアサート(たとえば論理ローにクリア)する。これは電源電圧レベルが許容できない動作電圧レベルより低下したことを示す。PWRGDビットが「クリア状態」に変化した場合は(ステップ460A)、回路設計者またはユーザは、通常のパワーダウン・リセット・シーケンスではなく、電源異常(グリッチまたは一時的な電源喪失)が生じたと見なすことができる。言い換えれば、上記の方法は、単にPWRGDビットの「セット状態」から「クリア状態」への変化を監視することにより、回路設計者またはユーザに、電源関係の事象の原因を判断するための十分な情報を与えることができる(ステップ470A)。
上述の方法は、チップまたは基板のレイアウトの大幅な変更を必要とせずに、既存のPOR回路が使用できること、およびステータス・レジスタ内に記憶し、後で読み出すことができるビットを通して電源障害の原因を診断できることを含み、ただしそれに限定されない数多くの利点を実現する。方法は、内部ロジックによって決められているようにランダムに、周期的に、または連続した間隔で、内部に位置するPSMロジックによって行うことができる。別法として、電力と面積を節約するため、および設計の複雑さを低減させるために、方法の1つまたは複数のステップは、回路設計者またはシステムのユーザによって行うことができる。好ましい実施形態では、上述の方法のステップは、システムに関連付けられたエラー信号(たとえば電源障害を示すもの)に応答して行うことができる。次いでシステム・エラー信号は、システムのユーザにPSMロジックを活動化し、または上述のステップを手動で行うように促すことができ、それによりエラーの原因を診断することができる。場合によっては、上述の方法は、システムのユーザにより、ほぼどんな理由でも、かつシステム・パワーアップ時またはその後のほぼ任意の時点で行うことができる。
ユーザに追加の電源関係の情報をもたらすために、システム電源(または接地供給源)と1つまたは複数の供給ピンの間の電気的接続を監視するための方法400Bは、方法400Aとは別に、またはそれと共に実施することができる。言い換えれば、電源障害の他の原因を、1つまたは複数の供給ピン(またはコンタクト・パッド)が基板から外れたこと、そうでない場合はシステム電源または接地供給源を起点とする供給ラインとの電気的接触が失われたことに起因するものとすることができる。したがって、「パッドにおける」電源喪失によって生じる電源障害を検出するために、供給ピン・センサ370(図3)と方法400B(図4)とを含むことができる。
システム電源(または接地供給源)と1つまたは複数の供給ピン(またはコンタクト・パッド)の間の電気的接続を監視するための例示の方法400Bは、ほとんどの場合、最初のパワーオン・リセット動作時に開始する(ステップ410B)。パワーオン・リセット・シーケンス時には、前の監視サイクルの結果をクリアするために、ステータス・レジスタ内で、1つまたは複数の「ピン・イネーブルド」(PIN_EN)ビットをクリアする(ステップ420A)。次に、方法は、センス・イネーブル信号が検出されたかどうかを判断する(ステップ430B)。場合によっては、センス・イネーブル信号は、システム・パワーアップされるとすぐにアサートされ、それにより、たとえば電源レベルが許容動作レベルに達しない場合(すなわちPOR回路からRESET信号が発生されない場合)に、故障した供給ピンを特定することができる。他の場合では、センス・イネーブル信号は、様々な間隔で(たとえばランダム、周期的、または連続的に)、あるいはシステムに関連付けられたエラー信号(たとえばシステム電源障害を示すもの)に応答してアサートされる。したがって、センス・イネーブル信号は、システムのユーザにより、または場合によってはシステム内に含まれる追加のロジック(図示せず)によりアサートされる。それに関わらず、方法400Bは、ステップ430Bでセンス・イネーブル信号が検出されるまで、一時的に停止することがある。
センス・イネーブル信号が検出された後、図3の供給ピン・センサ370を用いて、1つまたは複数の供給ピンを監視することができる。図5〜8に、供給ピン・センサ370の様々な実施形態が示され、以下でより詳しく説明する。一般的に言えば、供給ピン・センサ370は、供給ピンに結合されたノードに供給される電圧レベルを監視することにより、供給電位とそれぞれの供給ピンの間に、電気的接続が存在するかどうかを検出する(ステップ435B)。電圧レベルが、たとえばCMOSゲートのしきい値電圧より高ければ、該当するPIN_ENビットをセットするために、ピン・イネーブルド信号がステータス・レジスタ340に供給される(ステップ440B)。そうでない場合は、該当するPIN_ENビットをクリアするために、ピン・ディスエーブルド信号がステータス・レジスタ340に供給される(ステップ440B)。
ステップ460BでPIN_ENビットがアサート(たとえば論理ハイにセット)された場合は、方法は、終了し(図示せず)、あるいは1つまたは複数のPIN_ENビットを監視するステップを続行する(ステップ450B)。しかしステップ460Bで、PIN_ENビットがディアサート(たとえば論理ローにクリア)された場合は、回路設計者またはユーザは、クリアされたPIN_ENビットに対応する供給ピンが基板供給源から外されたと判断することができる(ステップ470B)。言い換えれば、回路設計者またはユーザは、基板供給源と供給ピン(またはコンタクト・パッド)の間の電気的接続が切られたと見なすことができる。
上述の方法は、ステータス・レジスタ内に記憶され、後で読み出すことができるビットを通して、電源障害の原因を診断できることを含み、ただしそれに限定されない数多くの利点を実現する。供給ピン・センサ370は、「パッドにおいて」組み込まれるので、上述の方法は、たとえば電源電圧が許容動作電圧レベルに達する機会がある前に、生じるシステム電源障害を診断するための追加のリソースを提供する。これは特に、回路設計者にとってチップまたはシステム設計の試験とデバッグ段階で有利である。たとえば、内部電源バスが、内部電源バスの抵抗を最小にするために複数の電源ピンによって供給(すなわち電力を供給)される場合を考える。供給ピンの1つまたは複数が基板から外された場合、チップは、少なくとも1つ供給ピンが依然としてバスに接続されていれば、機能し続けることができる。チップ障害の前兆に依存する従来の方法は、「パッドにおける」問題を回路設計者に警告できないこともある。本方法は、回路設計者またはユーザが、チップが機能し続けながらも、供給ピンのいずれかが基板から外されたことを検出することを可能にする。
図5〜8は、本発明の様々な実施形態による、供給ピン・センサ370の例示の回路図を示す。具体的には、図5〜6は、電源(たとえばシステム電源310)と1つまたは複数の電源ピンの間の電気的接続の完全性を監視するための回路を示す。図7〜8は、接地供給源(図示せず)と1つまたは複数の接地供給ピンの間の電気的接続の完全性を監視するための回路を含む、本発明の代替実施形態を示す。通常、電源ピンと接地供給ピンはチップの周辺部または上部/下部表面に位置し、ピン、コンタクト・パッド、半田バンプなどを含み、ただしそれに限定されない様々な方法で実装することができる。したがって本明細書では、「供給ピン」という用語は、電源電位または接地供給電位を内部チップまたはシステム構成要素に接続するための数多くの手段を表すために用いられる。
図5は、電源(図示せず)と1つまたは複数の電源ピン510の間の電気的接続の完全性を監視するための、供給ピン・センサ回路500の一実施形態を示す。場合によっては、回路500は、1つの電源ピン(VDDコア・ピンなど)のみを監視するように構成することができ、したがって図5に示される要素の一部分だけを含むことができる。たとえば回路500は、ソース端子がVDDコア・ピンを通してVDD電位に結合され、ドレイン端子が受動負荷(抵抗器Rc)を通して接地(すなわちVSS電位)に結合された、pチャネル電界効果トランジスタ(トランジスタPc)を含む。トランジスタPcのゲート端子にアクティブ・ローのセンス・イネーブル信号(SENSE_EN_CORE)を供給することにより、トランジスタPcのドレイン端子と抵抗器Rcの間のノードに電圧が生じる。ドレイン端子ノードの電圧がトランジスタPcのゲートしきい値電圧よりも大きければ、該当するPIN_ENビットをセットするために、ピン・イネーブルド信号(たとえばアサートされたPIN_EN_CORE)をステータス・レジスタ340に供給することができる。VDDコア・ピンが供給電位に接続されていない場合は、トランジスタPcのドレイン端子は、負荷抵抗器Rcによってプル・ダウンされる。その場合は、該当するPIN_ENビットをクリアするために、ピン・ディスエーブルド信号(たとえばディアサートされたPIN_EN_CORE)をステータス・レジスタに供給することができる。
センス・イネーブル信号が、初めにアクティブ・ローの信号としてアサートされる場合は、図5の回路図からインバータIcを除くことができる。さらに本発明のすべての実施形態において、(アサートまたはディアサートされた)ピン・イネーブル信号をステータス・レジスタに送る前にバッファリングするための、バッファBcは含まなくてもよい。ほとんどの場合、センス・イネーブル信号は、システム・パワーアップ時および/または後に続く電源/ピン接続性の試験を行うときなどの、特定に時間においてのみアサートされる。ピン・イネーブルド(またはディスエーブルド)信号がラッチされたとき(たとえば供給の接続性の試験が完了したとき)、トランジスタPcをターン・オフし、負荷抵抗器Rcへの電流の流れを遮断するために、センス・イネーブル信号をディアサートすることができる。これにより、チップ内の電力消費を節約できる。
他の場合、回路500は、複数の供給ピン(VDDコア、VDD1〜VDDN)の完全性を監視するように構成することができる。監視される供給ピンの数は、チップが利用可能な供給ピンの一部分(または全数)を含むことができる。回路500は、監視する各供給ピン用に、受動負荷(抵抗器Rc、R1〜RN)と直列に結合されたpチャネル・トランジスタ(トランジスタPc、P1〜PN)を含むことができる。上記のように、pチャネル・トランジスタのソース端子は、それぞれの電源ピンを通して、電源電位に結合することができる。電源電位(VDD1〜VDDN)は、チップ内に含まれる様々な構成要素の必要に応じて、コア電源電位(VDDコア)とほぼ同じか、異なってもよい。pチャネル・トランジスタのドレイン端子は、受動負荷を通して接地(またはVSS電位)に結合され、ゲート端子は、センス・イネーブル信号(SENSE_EN_CORE、SENSE_EN_1〜SENSE_EN_N)を受け取るように結合される。pチャネル・トランジスタのドレイン端子の電圧が、トランジスタPcのゲートしきい値電圧より大きい場合は、ステータス・レジスタ340に、アサートされたピン・イネーブルド信号(PIN_EN_CORE、PIN_EN_1〜PIN_EN_N)が供給され、そうでない場合はディアサートされた信号が供給される。
場合によっては、アサート/ディアサートされたピン・イネーブルド信号のそれぞれを、ステータス・レジスタ340内の異なるPIN_ENビットをセット/クリアするために用いることができる。言い換えれば、電源電位とそれぞれの電源ピンの間の電気的接続が存在するかどうかを示すために、複数のピン・イネーブルド信号のそれぞれを、ステータス・レジスタ内の異なるビットとして記憶することができる。他の場合、複数のピン・イネーブルド信号は、オプションの論理ブロック520に供給することができる。論理ブロック520は、それが含まれる場合は、ステータス・レジスタ340内の単一のPIN_ENビットをセット/クリアするために用いることができる、マスタ・ピン・イネーブルド信号を発生することができる。場合によっては、そこに供給される複数のピン・イネーブルド信号のそれぞれがアサートされたとき、マスタ・ピン・イネーブルド信号をアサートすることができる。他の場合は、複数のピン・イネーブルド信号の少なくとも1つがアサートされたとき、マスタ・ピン・イネーブルド信号をアサートすることができる。その他の構成/シナリオを用いてもよい。
それに関わらず、論理ブロック520を用いると、電気的接続が、すべての電源電位とすべての電源ピンの間に存在するかを示すのと、あるいは少なくとも1つの電源電位とそれぞれの電源ピンの間に存在するかを示すのとで、回路設計者またはユーザが利用可能な情報量が制限される。しかし論理ブロック520を用いるのは、必要なステータス・レジスタのビットの数を少なくすることができるのが利点であり、それにより電力、面積、コストが節約できる。
先の実施形態のように、独立の電源からステータス・レジスタに電力を供給することにより、ステータス・レジスタ340内に記憶された内容を維持することができる。言い換えれば、ステータス・レジスタ340に供給される電源は、供給ピン・センサ回路500によって監視されるべき電源(または複数の供給源)とは別で異なるものとすることができる。ステータス・レジスタ340に独立の電源から供給することにより、記憶回路への電源喪失によって供給ピン・センサ方式が不具合になる確率が、排除とまではいかないが大幅に低減される。
図6は、電源(図示せず)と1つまたは複数の電源ピン610の間の電気的接続の完全性を監視するための供給ピン・センサ回路600の代替実施形態を示す。図6には、図5に関連して上述した多くの回路要素が含まれるので、以下に述べる説明は、図5と図6の違いに焦点を合わせる。たとえば、回路500内に含まれるほとんどの受動負荷要素(抵抗器R1〜RN)は、シリコン面積を節約し、かつ/または電力を節約する(たとえば1つまたは複数の能動負荷がスイッチ「オフ」された場合)ために、回路600では能動負荷要素(nチャネル・トランジスタN1〜NN)に置き換えられる。トランジスタN1〜NNのゲート端子は、コア電源電位(VDDコア)を受け取るように互いに結合される。適切な回路動作を確実にするために、VDDコア・ピンは、基板供給源に電気的に接続されなければならない。VDDコア・ピンが不具合となった場合は、能動負荷要素はオフとなり、センサは機能しなくなる。しかし、これはまた、回路設計者に、電源障害が「パッドにおいて」生じたことを示すものとしてもたらされる。
図7〜8は、接地供給源(図示せず)と1つまたは複数の接地供給ピン710/810の間の電気的接続の完全性を監視するための例示の回路700と800を示す。先の実施形態のように、監視される接地供給ピンの数は、チップが利用可能な接地供給ピンの一部分(または全数)を含むことができる。回路700、800は、監視される各接地供給ピン用に、nチャネル・トランジスタ(トランジスタNc、N1〜NN)を含む。場合によっては、nチャネル・トランジスタを、図7に示されるように受動負荷(抵抗器Rc、R1〜RN)と直列に結合するか、または図8に示されるように受動負荷と能動負荷の組合せ(抵抗器Rc、トランジスタP1〜PN)に結合することができる。上記のように、能動負荷は、シリコン面積を節約するため、および場合によっては電力を節約するために用いることができる。
図7〜8のnチャネル・トランジスタは、それぞれ接地供給ピン(VSSコア、VSS1〜VSSN)と電源電位(VDDコア、VDD1〜VDDN)の間に結合される。具体的には、各nチャネル・トランジスタのドレイン端子は、それぞれの接地供給ピンを通して接地供給電位に結合される。各nチャネル・トランジスタのソース端子は、受動または能動負荷を通して電源電位に結合され、ゲート端子は、アクティブ・ハイのセンス・イネーブル信号(SENSE_EN_CORE、SENSE_EN_1〜SENSE_EN_N)を受け取るように結合される。nチャネル・トランジスタのソース端子の電圧が、インバータBcのしきい値電圧より高い場合は、ステータス・レジスタ340に、アサートされたピン・イネーブルド信号(PIN_EN_CORE、PIN_EN_1〜PIN_EN_N)が供給され、そうでない場合はディアサートされた信号が供給される。
当業者には本開示を利用することによって、本発明は電源または接地供給源の完全性を監視するための改良された回路と方法を提供すると考えられることが理解されよう。当業者には、この説明に鑑みて、本発明の様々な態様のさらなる変形および代替実施形態が明らかであろう。添付の特許請求の範囲は、すべてのそのような変形および変更を包含するものとし、したがって明細書および図面は限定的ではなく例示的なものと見なされるべきである。
Claims (25)
- システムに結合された電源の完全性を監視する方法であって、
前記電源のレベルがしきい値レベルに達した場合に、ステータス・レジスタ内の第1のビットをセットするステップと、
電源ピンが前記電源と電気的に接触している場合に、前記ステータス・レジスタ内の第2のビットをセットするステップと、
前記第1と第2のビットの変化を監視することによって、前記電源の完全性を監視するステップと、
前記監視するステップが、前記第1と第2のビットの少なくとも1つがセット状態からクリア状態に変化したことを示す場合に、電源異常が生じたと判断するステップと
を含み、前記監視するステップと判断するステップが、前記システムのユーザによって診断を目的として行われる方法。 - 前記第1のビットをセットするステップの前に、前記システムに関連付けられたパワーオン/リセット(POR)回路によって発生される出力信号を監視するステップと、
前記出力信号が、前記システムの最初のパワーオン/リセットを示す、第1のアサートされたパワーオン/リセット信号を含む場合に、前記ステータス・レジスタ内の前記第1のビットをクリアするステップとをさらに含む請求項1に記載の方法。 - 前記第1のビットをセットするステップが、前記POR回路によって発生される前記出力信号が、前記第1のアサートされたパワーオン/リセット信号と、それに続くディアサートされたパワーオン/リセット信号を含む場合にのみ、前記ユーザによって行われる請求項2に記載の方法。
- 前記第1のビットをセットするステップの後に、前記POR回路によって発生される後続の出力信号が、第2のアサートされたパワーオン/リセット信号を含む場合に、前記ステータス・レジスタ内の前記第1のビットを再クリアするステップとを含む請求項3に記載の方法。
- 前記第1のビットをクリアするステップと再クリアするステップが、前記ステータス・レジスタに、それぞれ前記第1と第2のアサートされたパワーオン/リセット信号を供給することによって行われる請求項4に記載の方法。
- 前記第1のビットの状態が前記セット状態から前記クリア状態に変化する場合に、前記判断するステップにおいて前記ユーザが、前記電源のレベルが前記しきい値レベルより低下したと判断する請求項1に記載の方法。
- 前記第2のビットをセットするステップの前に、
前記出力信号が、前記システムの前記最初のパワーオン/リセットを示す前記第1のパワーオン/リセット信号を含む場合に、前記ステータス・レジスタ内の前記第2のビットをクリアするステップと、
前記システムに関連付けられた供給ピン・センサ回路に供給される入力信号を監視するステップとをさらに含む請求項2に記載の方法。 - 前記第2のビットをセットするステップが、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記供給ピン・センサ回路からの出力信号が、前記電源ピンが前記電源と電気的に接触していることを示す場合にのみ行われる請求項7に記載の方法。 - 前記供給ピン・センサ回路からの前記出力信号が、前記電源ピンが前記電源と電気的に接触していないことを示す場合に、前記第2のビットを再クリアするステップをさらに含む請求項8に記載の方法。
- 前記第2のビットの状態が前記セットされたビットから前記クリアされたビットに変化する場合、または前記第2のビットがセットされなかった場合に、前記判断するステップにおいて前記ユーザが、前記電源ピンと前記電源の間の電気的接続が切られたと判断する請求項1に記載の方法。
- 前記供給ピン・センサ回路からの前記出力信号を前記ステータス・レジスタに供給することによって、前記第2のビットがセットされ、かつクリアされる請求項9に記載の方法。
- 第1の供給電位と第1の供給ピンの間の電気的接続の完全性を監視する回路であって、
前記第1の供給ピンに結合された第1の端子と、第2の供給電位に結合された第2の端子と、入力信号を受け取るように結合された第3の端子を有するトランジスタと、
ステータス・レジスタであって、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記第1の供給電位と前記第1の供給ピンの間に電気的接続が存在する場合に、
前記トランジスタの前記第2の端子からピン・イネーブルド信号を受け取るように結合されたステータス・レジスタと
を備える回路。 - 前記ステータス・レジスタが、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記第1の供給電位と前記第1の供給ピンの間の電気的接続が切られた場合に、
前記トランジスタの前記第2の端子からピン・ディスエーブルド信号を受け取るように結合される請求項12に記載の回路。 - 前記トランジスタがpチャネル・デバイスを含み、前記第1の供給電位がVDD電位を含み、前記第2の供給電位がVSS電位を含む請求項13に記載の回路。
- 前記トランジスタがnチャネル・デバイスを含み、前記第1の供給電位がVSS電位を含み、前記第2の供給電位がVDD電位を含む請求項13に記載の回路。
- 前記ピン・イネーブルド信号が前記ステータス・レジスタ内のピン・イネーブルド・ビットをセットするために用いられ、前記ピン・ディスエーブルド信号が前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをクリアするために用いられる請求項13に記載の回路。
- 前記第1の供給電位と前記第1の供給ピンの間の電気的接続の完全性が、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットの現在の状態を読み出すことによって監視される請求項16に記載の回路。
- それぞれが、複数の供給ピンのうちの異なる1つとそれぞれの負荷要素の間に直列に結合された、複数のトランジスタをさらに備え、前記複数の供給ピンが複数の供給電位に関連付けられる請求項13に記載の回路。
- 前記それぞれの負荷要素が受動負荷要素を含む請求項18に記載の回路。
- 前記複数の供給ピンの1つに関連付けられたそれぞれの負荷要素が受動負荷要素を含み、前記それぞれの負荷要素の残りが能動負荷要素を含む請求項18に記載の回路。
- 前記ステータス・レジスタは、前記トランジスタのそれぞれのゲート端子に供給される入力信号が、アサートされたセンス・イネーブル信号を含むとき、前記複数のトランジスタによって発生される複数の信号を受け取るようにさらに結合され、前記複数の信号のそれぞれが、前記供給電位の1つと前記供給ピンのそれぞれの1つとの間に電気的接続が存在するかどうかを示すために、前記ステータス・レジスタ内のビットとして記憶される請求項18に記載の回路。
- 前記ステータス・レジスタは、前記ステータス・レジスタ内に記憶された内容を維持するために独立の電源電位を受け取るようにさらに結合され、前記独立の電源電位が前記複数の供給電位とは別で異なる請求項21に記載の回路。
- 前記複数のトランジスタによって発生される前記複数の信号を受け取るように結合された論理ブロックをさらに備える請求項18に記載の回路。
- 前記論理ブロックが、前記複数のトランジスタによって発生される前記複数の信号のそれぞれがアサートされたとき、前記ステータス・レジスタにマスタ・ピン・イネーブルド信号を供給するように構成され、前記マスタ・ピン・イネーブルド信号は、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをセットするために用いられる請求項23に記載の回路。
- 前記論理ブロックが、前記複数のトランジスタによって発生される前記複数の信号の少なくとも1つがディアサートされたとき、前記ステータス・レジスタにマスタ・ピン・ディスエーブルド信号を供給するように構成され、前記マスタ・ピン・ディスエーブルド信号は、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをクリアするために用いられる請求項23に記載の回路。
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