TWI411032B - 包含具有前側與背側之矽單晶基材及沉積在前側上之SiGe層之晶圓之製造方法 - Google Patents
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Description
本發明係關於一種包含具有前側和背側的矽單晶基材和沉積於該前側上之SiGe層之晶圓的製造方法。
一般而言,藉由磊晶沉積而沉積在矽單晶基材上之SiGe晶體異質磊晶層在若干材料性質上(包含晶格尺寸和熱膨脹係數)與該基材有所不同。將SiGe沉積在Si上係一種將晶格常數從Si增大到純Ge之習知系統,Ge之晶格常數較Si大上4.2%。在下文中,SiGe為Si(1-x)
Gex
之縮寫,其中x表示0.2到1.0範圍內之值。在沉積的前期,異質磊晶的SiGe層對底層基材晶格而言係應變的。超過一定的層厚度(臨界厚度)後,經由所謂的錯位差排(misfit dislocations,MFD)的插入,異質磊晶層之晶體開始鬆弛。儘管在垂直於生長方向的平面內取向,但並非所有的MFD都延伸至基材晶圓的邊緣,一定量的MFD彎曲並形成穿過生長層而達表面的穿透疊差(threading dislocation,TD)。沿線成簇的TD稱作堆積(pile-up-s,Pu)且對電子裝置而言係特別有害的。來自於差排網絡(dislocation network)之應力場亦會引起所謂的交叉影線(cross-hatch)之表面粗糙化。源自晶格失配而釋放之應變乃為形成MFD、Pu、TD、交叉影線和晶圓彎曲化(彎曲、翹曲)之機制。已開發許多磊晶沉積技術以減少應變鬆弛對異質磊晶層之晶體品質的負作用。SiGe層中Ge濃度的漸變(grading)已成為一種減少TD和Pu之密度及所謂的SiGe緩衝層之表面粗糙度的成功方法。已開發許多漸變Ge濃度的方案,以使Si的晶格與在漸變SiGe緩衝層之表面上所欲的晶格常數相匹配。例如,以連續或逐步之方式漸變SiGe緩衝層中的Ge的濃度。
迄今為止,對沉積結束後的反應幾乎沒有關注。一般,沉積係藉由將矽單晶基材晶圓加熱至一特定溫度,隨後在氣相中提供用於生長膜之成分(例如CVD,PVD,MBE)而完成。當膜的生長結束時,膜相對於基材係完全或部分鬆弛。有時,施用退火步驟以完全鬆弛SiGe緩衝層。當沉積完成後,開始將層狀的晶圓冷卻。由於異質磊晶層和基材之間的熱膨脹係數差異,新的應力因此產生。該應力分量以相似於膜生長期間由晶格失配所導入之應力的方式影響層性質。二次鬆弛、晶圓彎曲和表面的粗糙化乃為釋放該應力的機制。
已嘗試減少晶圓彎曲。藉由在異質磊晶層中提供應變Si之薄中間層的嘗試已獲得一定程度上的成效。此種類型之方法係公開於US2008/0017952 A1,另有公開於US2009/0087961 A1。
根據US2003/0033974 A1,藉由將III-V族氮化層沉積於基材的前側和背側上,可獲得沒有缺陷和微裂之具有III-V族氮化層之平的磊晶晶圓。
該等方法皆已用來補償因異質磊晶前側層所產生的應力而引起的晶圓彎曲。本發明旨在提供一種方法,其使用由背側層所產生的應力以改變異質磊晶前側層的生長和冷卻機制,藉此改進前側層的晶體品質,特別針對由交叉影線生成所引起之TDD和表面粗糙度。
在將晶圓從沉積溫度冷卻後之階段期間,應力補償層之提供防止異質磊晶層的劣化。在沉積後,異質磊晶層處於完全或部分鬆弛的狀態(取決於沉積期間的條件)。當成膜氣體關閉後,晶圓通常以一控制方法冷卻。由於基材和異質磊晶層的熱失配,產生新的應力並引起一組二次鬆弛過程。其等包含二次差排的形成,表面粗糙化以及晶圓彎曲。一般可觀察到TD密度和朝向晶圓邊緣之表面粗糙度的大幅增加。然而,在沉積異質磊晶層之前,沉積一應力補償層(於基材背側提供所欲量的應力)抵消新應力之產生,消除由中部至邊緣之RMS-粗糙度的不均勻,減少TD密度和由交叉影線引起的粗糙度,並改善晶圓的彎曲。
然而,儘管在沉積異質磊晶層於前側上之前,沉積應力補償層解決異質磊晶層缺陷和晶圓彎曲有關的問題,但其他晶圓參數會明顯受損。對於次45奈米裝置時代,製造先進CMOS電晶體最重要的參數為和晶圓的幾何結構有關之參數,特別係全局和局部平坦度參數(SFQR,SBIR)和奈米形貌(nano-topography)。
儘管在背側上增加應力補償層和在晶圓的前側上增加異質磊晶層,用於生產適用於32奈米(及以下)裝置時代之異質磊晶之300毫米晶圓的程序流程需要加以最佳化以滿足關於該等參數之嚴格規範。
本發明的目的在於提供一種包含矽單晶基材和沉積於基材前側上之SiGe異質磊晶層及背側上之應力補償層之晶圓的製造方法,該晶圓具有改進的全局和局部平坦度參數和奈米形貌。該目的藉由一種包含具有前側和背側的矽單晶基材和沉積於該前側上的SiGe層之晶圓的製造方法實現,該方法包含下列順序步驟:同步拋光該矽單晶基材的前側和背側;在該矽單晶基材的背側上沉積一應力補償層;拋光該矽單晶基材的前側;清潔該具有沉積在該背側上之壓力補償層的矽單晶基材;以及在該矽單晶基材的前側上沉積一完全或部分鬆弛的SiGe層。
所述之方法包含在基材的背側上提供一應力補償層(stress compensating layer,SCL)。該SCL沉積於該基材的背側上,且在於該基材的前側上沉積完全或部分鬆弛的SiGe緩衝層(在下文中也稱作「異質磊晶層」)之前。該SCL係以一有利之方式生長,以提供一適量之應力,以補償在基材前側上沉積該異質磊晶層後,將該晶圓從沉積溫度冷卻期間所產生的應力。根據本發明之一實施態樣實現一適量之補償應力,若SCL之厚度和組成係為提供所需量的應力之方式而選擇。此亦可根據本發明之一實施態樣實現,若補償應力層包括恒定組成之SiGe層並且該恒定組成之SiGe層的厚度或組成或者兩者係用於應力控制。原則上,此方法和該異質磊晶層的組成和厚度無關。增大該恒定組成之SiGe層的厚度或增大該恒定組成之SiGe層中之Ge濃度或增大兩者係將增大該用於補償由該異質磊晶層在冷卻期間所引起之應力的應力。該恒定組成的SiGe層中Ge濃度較佳在10到80%的範圍內。
關於所述方法之各個步驟具體過程為:在同步雙側拋光(simultaneous double side polishing,DSP)期間,將基材固定於一載台上,並在一拋光漿料的存在下在二個旋轉的拋光墊之間拋光。較佳係將該晶圓拋光至一最終厚度,該最終厚度係被要求補償因在前側和背側加入磊晶層所引起之晶圓增厚。基本上,材料的去除量較佳係與在異質磊晶晶圓之製備過程中在基材上所沉積之層的總厚度相等,使得最終晶圓產物的厚度不超過一目標厚度。該目標厚度較佳為具有與異質磊晶晶圓相同直徑之常用磊晶晶圓的厚度。例如,直徑為300毫米的磊晶晶圓的厚度一般在772微米至778微米的範圍內。例如,如果所有的正背側磊晶層增加11微米(已考慮中間CMP步驟所產生的去除)至最終厚度,則較佳將該基材晶圓雙側拋光至761微米至767微米之厚度。
DSP後,較佳係清潔並乾燥基材,然後藉由化學汽相沉積(chemical vapor deposition,CVD)在該矽基材的背側上沉積一應力補償層。SCL包含一SiGe層。選擇該SiGe層的厚度和組成以產生一應力,該應力基本上補償在基材前側上沉積該異質磊晶層後所產生的應力。根據本發明的第一實施態樣,該應力補償層基本上具有與該異質磊晶層相同或相似的厚度和組成。根據本發明的第二實施態樣,該SCL包含一恒定組成的SiGe層。該SCL的厚度或在該恒定組成中的Ge含量或兩者係被選擇用於控制該SCL的應力,以實質補償在該基材前側上之該異質磊晶層的應力。較佳不超過100奈米且較佳不少於5奈米之厚度的矽密封罩層可沉積在該SCL上。該罩層改進可能在其他製造過程中所包含的處理和清潔操作。
在基材的背側上沉積SCL後,藉由化學機械拋光(chemical mechanical polishing,CMP)拋光基材的前側。在CMP期間,用載具將基材壓向旋轉的拋光墊,並在存有拋光漿料之情況下拋光。該步驟主要改進異質磊晶晶圓的局部平坦度和奈米形貌。藉由CMP所去除之材料量較佳約為0.5微米至1.5微米。較佳係考量該去除,使得晶圓在矽基材的前側上沉積完全或部分鬆弛之SiGe層後得以滿足總厚度規格。
此外,對基材進行一CMP後清潔(post-CMP cleaning)步驟,該步驟較佳係在一單晶圓清潔裝置中進行。清潔液可以是水或含水清潔劑,特別係針對SiGe表面而調整濃度和溫度的SC1/SC2清潔型清潔液。
基材的CMP後清潔之後,在基材的前側上沉積一完全或部分鬆弛的漸變SiGe異質磊晶層,較佳係藉由CVD進行。該異質磊晶層之Ge濃度較佳在20.0%至90.0%範圍內。Ge漸變之程度較佳為10%/微米至20%/微米。異質磊晶層之厚度較佳為1.0微米至9.0微米。
所述方法可包含一或多個額外步驟,例如在基材的前側上沉積SiGe層後拋光異質磊晶晶圓之邊緣和凹槽。可在矽單晶基材之DSP後進行額外之CMP和CMP後清潔。亦可在異質磊晶晶圓之前側上沉積一或多個附加磊晶層,例如在該漸變SiGe異質磊晶層上沉積一恒定組成之SiGe層並且在該恒定組成之SiGe層上沉積一應變矽層。在該恒定組成之SiGe層中Ge之濃度較佳為20%至90%。在沉積附加磊晶層之前可重複進行CMP和CMP後清潔。在沉積附加磊晶層之前的CMP可用一固定研磨物拋光方法替換,該方法係使用一具有固定研磨顆粒之墊代替一包含自由研磨顆粒的漿料。
下文中將參考所附圖式以進一步說明本發明。
第1圖表示一選擇70% SiGe恒定組成之SCL之合適厚度的校準曲線。例如,為補償基材前側之一具有70% Ge濃度之4.5微米厚之漸變層之漸變SiGe層和一1微米厚之70%恒定組成之層的應力,第1圖指出對於恒定組成之70%-SiGe-SCL,2.5微米之厚度係適合於避免翹曲(和鑽石形點對應之線),並將翹曲減至最小(和正方形點對應之曲線)。
第2圖表示一根據本發明之第一較佳實施態樣所製造之異質磊晶晶圓。該晶圓包含一矽單晶基材10和一沉積於基材的前側上之漸變SiGe層20。該晶圓更包含一沉積於基材的背側上的應力補償層30。該應力補償層較佳係包含恒定組成的SiGe層,該恒定組成的SiGe層具有適合於補償由異質磊晶層引起之應力的適當厚度和組成。
第3圖表示一根據本發明之第二較佳實施態樣所製造的異質磊晶晶圓。該晶圓包含一矽單晶基材10和一沉積於基材前側上的異質磊晶層,其中該異質磊晶層包含一沉積於基材前側上的漸變SiGe層40和一沉積於該漸變SiGe層上之恒定組成之SiGe層50。該晶圓更包含一沉積於基材的背側上之應力補償層,其中該應力補償層包含一沉積於基材背側上之漸變SiGe層60和一沉積於該漸變SiGe層上之恒定組成的SiGe層70。
該應力補償層可具有和該異質磊晶層相同或相似的組成,及具有和該異質磊晶層相同或相似的厚度。
第4圖表示一常用之異質磊晶晶圓。其包含一矽單晶基材1和一沉積於基材前側上之異質磊晶層2。
以下將藉由實施例證實本發明之正面效果。
實施例:
藉由進行下列順序步驟製造如第2圖所示意繪示之異質磊晶晶圓:對直徑為300毫米之單晶矽之基材晶圓進行DSP。將該晶圓拋光至768微米之目標厚度。隨後,待清潔並乾燥該基材後,在一單晶圓CVD反應器中在該基材背側上沉積一Ge含量為70%且厚度為2.5微米之恒定組成的SiGe層。隨後,對該基材之前側進行CMP。從該基材之前側去除1.0微米之材料。隨後,用純水對該基材進行CMP後清潔。最後,在該基材前側上沉積一厚度為5微米之漸變SiGe層以製造一具有應力補償背側層的異質磊晶晶圓。該漸變SiGe層中之Ge濃度係從0% Ge漸變至70% Ge。隨後,沉積一1微米之恒定組成的SiGe層(70% Ge)。用於沉積該應力補償層和該異質磊晶層之沉積氣體為氫氣(作為載體氣體)中之SiCl2
H2
和GeCl4
之混合物。
比較實施例1:
出於比較的目的,進一步製造具有和實施例相同之前側和背側異質磊晶層之異質磊晶晶圓,但根據和本發明不同之方法製造:(1)雙側拋光至標準晶圓厚度(773微米)和,(2)對前側進行CMP,去除0.3微米。隨後,在步驟(3),在背側上沉積一恒定組成之SCL;以及在步驟(4),在前側上沉積一5微米之漸變緩衝層和1微米之恒定組成的SiGe(70% Ge)。
比較實施例2:
同樣出於比較之目的,藉由進行下列順序步驟製造背側上沒有SCL的異質磊晶晶圓(第4圖所示意繪示):(1)雙側拋光至標準晶圓厚度(773微米),(2)對前側進行標準CMP,去除0.3微米,和(3)在前側上沉積5微米之漸變緩衝層和1微米之恆定組成之SiGe(70% Ge)。
從表示彎曲、翹曲、全局和局部平坦度、以及奈米形貌之關鍵參數的角度分析根據實施例和比較實施例1和2所製造之異質磊晶晶圓。結果顯示於下表。
幾何結構資料係用ADE-AFS工具測量。奈米形貌根據SEMI標準M43在一ADE奈米繪製裝置上測量。
結果清楚地顯示,當相較於比較實施例1和2,就幾乎所有關於晶圓幾何結構和奈米形貌之關鍵參數而言,所請方法得到品質經改進之晶圓。
1、10...矽單晶基材
2...異質磊晶層
20、40、60...漸變SiGe層
30...應力補償層
50、70...恒定組成的SiGe層
第1圖表示表示一選擇70% SiGe恒定組成之SCL之合適厚度的校準曲線;
第2圖表示一根據本發明之第一較佳實施態樣所製造之異質磊晶晶圓;
第3圖表示一根據本發明之第二較佳實施態樣所製造的異質磊晶晶圓;
第4圖表示一常用之異質磊晶晶圓。
10...矽單晶基材
20...漸變SiGe層
30...應力補償層
Claims (6)
- 一種包含具有前側和背側的矽單晶基材及沉積在該前側上之SiGe層之晶圓的製造方法,該方法包含下列順序步驟:同步拋光該矽單晶基材的前側和背側;在該矽單晶基材的背側上沉積一應力補償層;在沉積該應力補償層以改進該晶圓的局部平坦度之後,拋光該矽單晶基材的前側;清潔該具有沉積在該背側上之應力補償層的矽單晶基材;以及在該矽單晶基材的前側上沉積一完全或部分鬆弛的SiGe層,其中,在該矽單晶基材的背側上的該應力補償層提供一適量的應力,以補償在矽單晶基材的前側上沉積該完全或部分鬆弛的SiGe層後,將該晶圓從沉積溫度冷卻期間所產生的應力。
- 如請求項1所述的方法,其更包含:在該應力補償層上沉積一矽罩層(silicon cap layer)。
- 如請求項1所述的方法,其更包含:拋光該晶圓的邊緣和凹槽,該晶圓包含該矽單晶基材、沉積在該矽單晶基材之背側上的應力補償層和沉積在該矽單晶基材之前側上的完全或部分鬆弛的SiGe層。
- 如請求項1所述的方法,其更包含:拋光和清潔該沉積在該矽單晶基材之前側上的完全或部分鬆弛的SiGe層。
- 如請求項1所述的方法,其更包含:在該沉積在該矽單晶基 材之前側上的完全或部分鬆弛的SiGe層上沉積一或多層附加磊晶層。
- 如請求項5所述的方法,其包含:在沉積一附加磊晶層前,拋光該矽單晶基材之前側上的完全或部分鬆弛的SiGe層,其中該拋光係在含研磨顆粒的漿料存在下以化學機械拋光的方式、或在無含研磨顆粒的漿料存在下以固定研磨物拋光的方式進行。
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IT1406644B1 (it) | 2010-04-29 | 2014-03-07 | Abbondanza | Substrato (fetta) di materiale semiconduttore con sovrastanti strati eteroepitassiali assumenti una struttura sandwich, idoneo per la fabbricazione di componenti elettronici ibridi. |
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WO2015038309A1 (en) * | 2013-09-16 | 2015-03-19 | Applied Materials, Inc. | Method of forming strain-relaxed buffer layers |
US9520696B2 (en) | 2014-03-04 | 2016-12-13 | Princeton Optronics Inc. | Processes for making reliable VCSEL devices and VCSEL arrays |
US9881788B2 (en) * | 2014-05-22 | 2018-01-30 | Lam Research Corporation | Back side deposition apparatus and applications |
CN104157577B (zh) * | 2014-08-26 | 2016-11-02 | 上海华虹宏力半导体制造有限公司 | 半导体器件的形成方法 |
US10818611B2 (en) | 2015-07-01 | 2020-10-27 | Ii-Vi Delaware, Inc. | Stress relief in semiconductor wafers |
FR3064398B1 (fr) | 2017-03-21 | 2019-06-07 | Soitec | Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure |
US10851457B2 (en) | 2017-08-31 | 2020-12-01 | Lam Research Corporation | PECVD deposition system for deposition on selective side of the substrate |
US10205303B1 (en) | 2017-10-18 | 2019-02-12 | Lumentum Operations Llc | Vertical-cavity surface-emitting laser thin wafer bowing control |
KR102594342B1 (ko) * | 2018-03-12 | 2023-10-26 | 도쿄엘렉트론가부시키가이샤 | 기판의 휨 수정 방법, 컴퓨터 기억 매체 및 기판 휨 수정 장치 |
CN110852021B (zh) * | 2018-07-26 | 2024-02-06 | 上海新昇半导体科技有限公司 | 基于模拟方式获得外延平坦度的方法 |
KR102697639B1 (ko) | 2019-08-16 | 2024-08-22 | 램 리써치 코포레이션 | 웨이퍼 내에서 차동 보우를 보상하기 위한 공간적으로 튜닝 가능한 증착 |
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CN113964034B (zh) * | 2021-08-30 | 2024-03-19 | 西安电子科技大学 | 一种基于衬底背面GeSnSi外延层的硅基AlGaN/GaN HEMT及制备方法 |
CN113948391B (zh) * | 2021-08-30 | 2023-11-21 | 西安电子科技大学 | 一种硅基AlGaN/GaN HEMT器件及制备方法 |
CN113948390B (zh) * | 2021-08-30 | 2024-03-19 | 西安电子科技大学 | 一种基于衬底背面外延层的硅基AlGaN/GaN HEMT及制备方法 |
CN113948389B (zh) * | 2021-08-30 | 2023-03-14 | 西安电子科技大学 | 一种基于衬底背面SiSn外延层的硅基AlGaN/GaN HEMT及制备方法 |
CN114242766A (zh) * | 2021-11-08 | 2022-03-25 | 上海新硅聚合半导体有限公司 | 一种复合衬底结构及其形貌改善方法 |
CN116666500B (zh) * | 2023-07-24 | 2023-11-03 | 上海铭锟半导体有限公司 | 锗光电探测器及通过热失配应力提高其长波响应的方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004030060A1 (en) * | 2002-09-25 | 2004-04-08 | Siltronic Ag | Two layer lto temperature oxide backside seal for a wafer |
US20090087961A1 (en) * | 2007-09-25 | 2009-04-02 | Jean-Michel Hartmann | Process for fabricating semiconductor structures useful for the production of semiconductor-on-insulator substrates, and its applications |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4925809A (en) * | 1987-05-23 | 1990-05-15 | Osaka Titanium Co., Ltd. | Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor |
EP0798765A3 (en) * | 1996-03-28 | 1998-08-05 | Shin-Etsu Handotai Company Limited | Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface |
JP4207548B2 (ja) * | 2002-11-28 | 2009-01-14 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ |
US7198671B2 (en) | 2001-07-11 | 2007-04-03 | Matsushita Electric Industrial Co., Ltd. | Layered substrates for epitaxial processing, and device |
JP4378904B2 (ja) * | 2001-09-28 | 2009-12-09 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
JP4325139B2 (ja) * | 2001-11-07 | 2009-09-02 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
EP1315199A1 (en) * | 2001-11-22 | 2003-05-28 | ETH Zürich | Formation of high-mobility silicon-germanium structures by low-energy plasma enhanced chemical vapor deposition |
US7157119B2 (en) * | 2002-06-25 | 2007-01-02 | Ppg Industries Ohio, Inc. | Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates |
JP4682508B2 (ja) * | 2003-11-14 | 2011-05-11 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
US7880278B2 (en) * | 2006-05-16 | 2011-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having stress tuning layer |
US7608526B2 (en) * | 2006-07-24 | 2009-10-27 | Asm America, Inc. | Strained layers within semiconductor buffer structures |
-
2009
- 2009-05-13 EP EP09006476.7A patent/EP2251897B1/en active Active
-
2010
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004030060A1 (en) * | 2002-09-25 | 2004-04-08 | Siltronic Ag | Two layer lto temperature oxide backside seal for a wafer |
US20090087961A1 (en) * | 2007-09-25 | 2009-04-02 | Jean-Michel Hartmann | Process for fabricating semiconductor structures useful for the production of semiconductor-on-insulator substrates, and its applications |
Also Published As
Publication number | Publication date |
---|---|
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