TWI410979B - 快閃記憶體控制器、其錯誤更正碼控制器及其方法和系統 - Google Patents

Description

快閃記憶體控制器、其錯誤更正碼控制器及其方法和系統

本發明係關於快閃記憶體。

由於功能持續的進步，快閃記憶體已在各種應用中(例如可攜式裝置)成為傳統馬達驅動磁碟外之另一種選擇。由於快閃記憶體沒有機械構件，相較於馬達驅動磁碟，快閃記憶體具有抗震動、低功率消耗及高速等優點。然而，快閃記憶體仍存在某些限制，其中之一便是快閃記憶體內之每一讀寫單元需在寫入前消除資料。另一限制是快閃記憶體內之每一讀寫單元皆具有消除寫入之次數限制，超過該次數限制可能會造成損壞之位元擴散至整個快閃記憶體。

傳統上，快閃記憶體可應用錯誤更正碼、平均讀寫演算法(wear leveling algorithm)或是損壞區塊管理(bad block management)等技術以減少因上述限制所造成之效能降低，並延長快閃記憶體之生命週期。為應用錯誤更正碼、平均讀寫演算法或是損壞區塊管理等技術，每一快閃頁(快閃記憶體中最小的讀寫單元)皆包含一資料區間和一備用區間，其中該資料區間儲存使用者之資料，而備用區間儲存管理資料，包含錯誤更正碼、平均讀寫演算法或是損壞區塊管理等技術所需之資料。

然而，快閃記憶體必須一次消除一快閃區塊之資料，而每一快閃區塊包含32個或更多之快閃頁。因此，若一快閃頁之損壞位元超過其所能更正之能力，損壞區塊管理技術會將整個快閃區塊標示為損壞快閃區塊。一旦被標示為損壞快閃區塊，所有位於該損壞快閃區塊內之快閃頁將無法被存取。若該損壞快閃區塊內之其他快閃頁仍具有更正錯誤能力的話，如此之標示將造成一種資源浪費。

美國專利公開號US 2008/0168319揭示一種系統和方法。如圖1所示，一錯誤更正碼控制器100，其編碼及解碼一快閃記憶體1000之資料，包含一錯誤更正碼編碼器102和一錯誤更正碼解碼器104。該錯誤更正碼編碼器102包含一第一編碼器106和一第二編碼器108。該錯誤更正碼解碼器104包含一第一解碼器110、一第二解碼器114和一解碼控制器112。該第一編碼器106和該第一解碼器110所組成之編解碼器具有高編解碼速度以及低錯誤更正能力，而該第二編碼器108和該第二解碼器114所組成之編解碼器具有低編解碼速度以及高錯誤更正能力。對於每一寫入資料，該第一編碼器106皆產生一第一錯誤更正碼資料，而第二編碼器108亦產生一第二錯誤更正碼資料，其中該第二錯誤更正碼資料之長度大於該第一錯誤更正碼資料之長度。對於每一讀取資料，該第一解碼器110皆解碼一第一錯誤更正碼碼字(codeword)，其中該第一錯誤更正碼碼字係由一第一錯誤更正碼資料和該讀取資料合併而成。若該第一錯誤更正碼碼字之錯誤超過該第一解碼器110之更正能力，該第二解碼器114便解碼一第二錯誤更正碼碼字，其中該第二錯誤更正碼碼字係由一第二錯誤更正碼資料和該讀取資料合併而成。該錯誤更正碼控制器100即據此達成處理速度和錯誤更正能力間之妥協。

在美國專利公開號US 2008/0168319所揭示之系統和方法中，每一儲存於該快閃記憶體1000之資料皆需兩個用以儲存錯誤更正碼資料之空間而限制了可供利用的記憶體空間。該錯誤更正碼控制器100僅包含兩個編解碼器而固定了其錯誤更正能力。該錯誤更正碼控制器100也可包含三個以上的編解碼器以加強其錯誤更正能力。然而，由於每一資料所需之錯誤更正碼資料之儲存空間增加，此舉更進一步的限制了可供利用的記憶體空間。

有鑑於以上之敘述，有必要設計一種裝置和方法以增加快閃記憶體之生命週期，而其所需之記憶體空間遠小於習知技術所需之記憶體空間。

本發明之部分實施例提供了動態分配每一個快閃頁之備用區間之方法。換言之，每一儲存於一快閃記憶體內之一快閃區塊之訊息資料皆可擁有不同長度之錯誤更正碼資料，故達成根據每一快閃頁之特性，其皆擁有不同之錯誤更正能力。該等不同之錯誤更正能力延長了快閃記憶體之生命週期。本發明之部分實施例提供了編碼/解碼方法使得每一訊息資料僅擁有一錯誤更正碼資料。

本發明之快閃記憶體控制器之一實施例包含一快閃記憶體介面控制器、一主機介面控制器、一錯誤更正碼編碼器、一錯誤更正碼分割器、一錯誤更正碼建構器和一錯誤更正碼解碼器。該錯誤更正碼編碼器接收自該主機介面控制器之欲存至一快閃記憶體之訊息資料，並根據該訊息資料產生不同長度之第一錯誤更正碼資料。該錯誤更正碼分割器根據每一第一錯誤更正碼資料之長度分割每一第一錯誤更正碼資料成一或多個錯誤更正碼片段，並發送至該快閃記憶體介面控制器。該錯誤更正碼建構器對於每一自該快閃記憶體讀取之訊息資料自該快閃記憶體介面控制器接收一或多個錯誤更正碼片段，並合併該等錯誤更正碼片段以產生一第二錯誤更正碼資料。該錯誤更正碼解碼器根據該自該快閃記憶體讀取之訊息資料及該第二錯誤更正碼資料更正該訊息資料之錯誤，並發送更正後之訊息資料至該主機介面控制器。

本發明之應用於快閃記憶體之錯誤更正碼控制器之一實施例包含一錯誤更正碼編碼器、一錯誤更正碼分割器、一錯誤更正碼建構器和一錯誤更正碼解碼器。該錯誤更正碼編碼器根據欲儲存於一快閃記憶體之訊息資料產生不同長度之第一錯誤更正碼資料。該錯誤更正碼分割器根據每一第一錯誤更正碼資料之長度分割每一第一錯誤更正碼資料成一或多個錯誤更正碼片段。該錯誤更正碼建構器對於每一自該快閃記憶體讀取之訊息資料合併一或多個該等錯誤更正碼片段以產生一第二錯誤更正碼資料。該錯誤更正碼解碼器利用該錯誤更正碼建構器產生之該第二錯誤更正碼資料更正該訊息資料之錯誤。

本發明之快閃記憶體系統之一實施例包含一快閃記憶體和一根據上述實施例之快閃記憶體控制器。

本發明之編碼儲存於一快閃記憶體之訊息資料成錯誤更正碼資料之方法之一實施例包含：產生相應於欲儲存於一快閃記憶體之一訊息資料之一錯誤更正碼資料；分割該錯誤更正碼資料成複數個錯誤更正碼片段；儲存該訊息資料至該快閃記憶體之一快閃區塊之一快閃頁；以及儲存該等錯誤更正碼片段至該快閃記憶體之該快閃區塊之複數個快閃頁。

本發明之更正儲存於一快閃記憶體之訊息資料之錯誤之方法之一實施例包含：讀取儲存於一快閃記憶體之訊息資料；合併儲存於該快閃記憶體且相應於該訊息資料之一或多個錯誤更正碼片段成為一錯誤更正碼資料；以及藉由解碼該訊息資料和該錯誤更正碼資料所形成之錯誤更正碼碼字更正該訊息資料之錯誤。

為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的說明，並請參見附圖。顯然地，本發明的施行並未限定於此領域之技藝者所熟習的特殊細節。另一方面，眾所周知步驟並未描述於細節中，以避免造成本發明不必要之限制。本發明的多個實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。

圖2顯示根據本發明之實施例之快閃記憶體系統之示意圖。該快閃記憶體系統200包含一快閃記憶體控制器202和一快閃記憶體1000。該快閃記憶體控制器202包含一錯誤更正碼控制器204、一主機介面控制器206和一快閃記憶體介面控制器208。該主機介面控制器206經由一主機介面和一主機端2000傳遞資料。該快閃記憶體介面控制器208經由一快閃記憶體介面和該快閃記憶體1000傳遞資料。該錯誤更正碼控制器204包含一錯誤更正碼編碼器210、一錯誤更正碼分割器212、一錯誤更正碼建構器214和一錯誤更正碼解碼器216。該錯誤更正碼編碼器210用以根據欲儲存於該快閃記憶體1000之訊息資料產生不同長度之第一錯誤更正碼資料。該錯誤更正碼分割器212用以根據每一該錯誤更正碼編碼器210所產生之錯誤更正碼資料之長度，分割該等錯誤更正碼資料成一或多個錯誤更正碼片段。該錯誤更正碼建構器214係對於每一自該快閃記憶體1000讀取之訊息資料合併一或多個該等錯誤更正碼片段以產生一第二錯誤更正碼資料。該錯誤更正碼解碼器係利用該錯誤更正碼建構器214產生之該錯誤更正碼資料更正自該快閃記憶體1000讀取之該訊息資料之錯誤。

圖3顯示根據本發明之實施例之快閃頁之示意圖。該快閃頁300包含一資料區間310和一備用區間320，其中該資料區間310用以儲存使用者資料，而該備用區間320用以儲存管理資料。在本發明之部分實施例中，每一備用區間320皆包含兩個錯誤更正碼部分330。在本發明之部分實施例中，於一快閃頁300之錯誤更正碼部分330儲存之每一錯誤更正碼片段屬於不同之錯誤更正碼資料。

復參圖2和圖3，在本發明之部分實施例中，在進行寫入操作時，該快閃記憶體介面控制器208存取該快閃記憶體1000，並根據一訊息資料所在之資料區間310決定相應該資料區間310之錯誤更正碼資料之長度。該錯誤更正碼編碼器210即根據該長度及欲存於該資料區間310之訊息資料產生一第一錯誤更正碼資料。該錯誤更正碼分割器212係分割該錯誤更正碼資料成一或多個錯誤更正碼片段。該快閃記憶體介面控制器208接著存取該快閃記憶體1000以儲存該訊息資料和該等錯誤更正碼片段至該資料區間310和複數個備用區間320。在本發明之部分實施例中，第一個錯誤更正碼片段和該訊息資料係存於同一快閃頁300。

圖4顯示根據本發明之實施例之快閃區塊之示意圖。該快閃區塊400包含複數個如圖3所示之快閃頁300。在本發明之部分實施例中，每一錯誤更正碼部分330皆包含一指標欄位340，其中該指標欄位340內之指標係指向儲存下錯誤更正碼片段之錯誤更正碼部分330。例如，在本發明之部分實施例中，若一錯誤更正碼資料分成三個錯誤更正碼片段，則第一個錯誤更正碼片段係儲存於一快閃頁300之第一錯誤更正碼部分330，其中該快閃頁300即儲存對應該錯誤更正碼資料之訊息資料。如箭頭A1所示，該指標欄位340內之指標係指向另一快閃頁300，而該快閃頁300即儲存第二個錯誤更正碼片段。如箭頭A2所示，該第二個錯誤更正碼部分330之指標欄位340內之指標係指向另一個快閃頁300，而該快閃頁300即儲存第三個錯誤更正碼片段。如箭頭A3所示，該第三個錯誤更正碼部分330之指標欄位340內之指標係指向自己或儲存一空(Null)字元，以表示該錯誤更正碼部分330儲存該錯誤更正碼資料之最後一個錯誤更正碼片段。

復參圖2和圖4，在本發明之部分實施例中，在進行寫入操作時，錯誤更正碼資料之長度係由該等錯誤更正碼部分330之連線關係所決定，其中該等錯誤更正碼部分330即儲存相應該錯誤更正碼資料之錯誤更正碼片段，而該連線關係則由該等指標欄位340決定。

復參圖2和圖3，在本發明之部分實施例中，在進行讀取操作時，該快閃記憶體介面控制器208存取該快閃記憶體1000，並自一快閃頁300之一資料區間310讀取一訊息資料，其中儲存於該等錯誤更正碼部分330之一或多個錯誤更正碼片段也一起被讀取，而該等錯誤更正碼部分330之位置則由該等指標欄位340表示。該錯誤更正碼建構器214即藉由合併該等錯誤更正碼片段建構一第二錯誤更正碼資料。該錯誤更正碼解碼器216接著藉由解碼由合併該錯誤更正碼資料和該訊息資料所形成之錯誤更正碼碼字以更正該錯誤更正碼碼字之錯誤。在本發明之部分實施例中，若該等錯誤數量超過一臨界值，即提高該儲存該訊息資料之快閃頁300之錯誤更正能力。換言之，藉由連結該快閃頁300之最後一個錯誤更正碼部分330至另一可用之錯誤更正碼部分330，以增長下個欲存至該快閃頁300之訊息資料之錯誤更正碼資料之長度。

在本發明之部分實施例中，該快閃記憶體控制器202另於該快閃記憶體1000之每一快閃區塊400中儲存一點矩陣(bitmap)，以表示該快閃區塊400中每一錯誤更正碼部分330之可用性。當欲提高該儲存該訊息資料之快閃頁300之錯誤更正能力時，即根據該點矩陣尋找一可用之錯誤更正碼部分。

圖5顯示根據本發明之實施例之編碼儲存於一快閃記憶體之訊息資料成錯誤更正碼資料之方法之流程圖，其可參考圖2之快閃記憶體系統200。在步驟501，決定相應於一欲儲存於該快閃記憶體1000之訊息資料之一第一錯誤更正碼資料之長度，並執行步驟502。在步驟502，產生該第一錯誤更正碼資料，並執行步驟503。在步驟503，分割該第一錯誤更正碼資料成複數個錯誤更正碼片段，並執行步驟504。在步驟504，儲存該訊息資料至該快閃記憶體1000之一快閃區塊400之一快閃頁300，並執行步驟505。在步驟505，儲存該等錯誤更正碼片段至該快閃記憶體1000之該快閃區塊400之複數個快閃頁300。

在本發明之部分實施例中，步驟501包含如圖6所示之次步驟。在步驟601，存取一欲儲存該訊息資料之該快閃頁300之備用區間320，並執行步驟602。在步驟602，檢查該備用區間320之第一個錯誤更正碼部分330之指標欄位340。若該指標欄位340儲存一空字元，則執行步驟502，反之則執行步驟603。在步驟603，存取該被檢查之指標欄位340所指向連結之錯誤更正碼部分330，並執行步驟604。檢查該所連結之錯誤更正碼部分330之指標欄位340。若該指標欄位340儲存一空字元，則執行步驟605，反之則執行步驟603。在步驟605，根據存取之錯誤更正碼部分330之數量決定該訊息資料相應之錯誤更正碼資料之長度，並執行步驟502。

圖7顯示根據本發明之實施例之更正儲存於一快閃記憶體之訊息資料之錯誤之方法之流程圖，其可參考圖2之快閃記憶體系統200。在步驟701，讀取儲存於一快閃記憶體系統1000之一訊息資料，並執行步驟702。在步驟702，合併儲存於該快閃記憶體系統1000之一或多個錯誤更正碼片段以形成一相應於該訊息資料之第二錯誤更正碼資料，並執行步驟703。在步驟703，藉由解碼由該第二錯誤更正碼資料和該訊息資料形成之錯誤更正碼碼字更正該訊息資料之錯誤。

在本發明之部分實施例中，步驟702包含如圖8所示之次步驟。在步驟801，存取一欲讀取該訊息資料之該快閃頁300之備用區間320，並執行步驟802。讀取儲存於該快閃頁300之該備用區間320之第一個錯誤更正碼部分330之錯誤更正碼片段，並執行步驟803。在步驟803，檢查該備用區間320之第一個錯誤更正碼部分330之指標欄位340。若該指標欄位340儲存一空字元，則執行步驟703，反之則執行步驟804。在步驟804，存取該被檢查之指標欄位340所指向連結之錯誤更正碼部分330，並執行步驟805。在步驟805，讀取儲存於該所連結之錯誤更正碼部分330之錯誤更正碼片段，並執行步驟806。在步驟806，檢查該所連結之錯誤更正碼部分330之指標欄位340。若該指標欄位340儲存一空字元，則執行步驟807，反之則執行步驟804。在步驟807，合併所有讀取之錯誤更正碼片段以產生一錯誤更正碼資料，並執行步驟703。

在本發明之部分實施例中，除了第一個錯誤更正碼部分330之外，每一個快閃頁300內之錯誤更正碼部分330皆由其他快閃頁300所指向連結，而該第一個錯誤更正碼部分330則儲存其所在快閃頁300之訊息資料之第一個錯誤更正碼片段。在本發明之部分實施例中，所有在同一個快閃區塊400之錯誤更正碼部分330所指向連結之快閃頁300皆位於該同一個快閃區塊400。

在本發明之部分實施例中，每一個快閃頁300皆包含兩個錯誤更正碼部分330，其中第一個錯誤更正碼部分330用以儲存其所在快閃頁300之訊息資料之第一個錯誤更正碼片段，另一個錯誤更正碼部分330則由另一個快閃頁300之錯誤更正碼部分330所指向連結。

在本發明之部分實施例中，在更正完訊息資料之所有錯誤後，如步驟703所示，便計算該等錯誤之數量。如果該數量超過一臨界值，則提高儲存該訊息資料之快閃頁300之錯誤更正能力，其可藉由連結另一個錯誤更正碼部分330至相應於該訊息資料之最後一個錯誤更正碼部分330，其中該最後一個錯誤更正碼部分330原本用以儲存最後一個錯誤更正碼片段。

綜上所述，對於容易發生損壞的快閃頁而言，本發明即藉由增加其錯誤更正碼資料之長度加強其錯誤更正能力。由於每一個快閃頁之備用區間之空間有限，每一個編碼出之錯誤更正碼資料即加以分割以形成複數個個錯誤更正碼片段，使其得以儲存至複數個快閃頁之備用區間。如此，不易發生損壞的快閃頁可分享其部分備用區間給容易發生損壞的快閃頁。因此，即使在同一個快閃區塊之快閃頁的損壞率皆不變，其損壞率仍可藉由本發明加以平衡而延後該快閃區塊被標示為損壞快閃區塊之時間。

對比於習知技術，本發明之實施例提供了動態分配每一個快閃頁之備用區間之方法。換言之，當有需要時，每一個資料區間可由同一個快閃區塊內之複數個備用區間所保護。對於容易發生損壞的快閃頁而言，其錯誤更正能力也得以加強。因此，該快閃區塊被標示為損壞快閃區塊之時間得以延後，而該快閃記憶體之生命週期也得以延長。此外，由於每一個訊息資料只對應一個錯誤更正碼資料，故相比於習知技術，本發明不需要浪費額外的記憶體空間。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。

100．．．錯誤更正碼控制器

102．．．錯誤更正碼編碼器

104．．．錯誤更正碼解碼器

106．．．第一編碼器

108．．．第二編碼器

110．．．第一解碼器

112．．．解碼控制器

114．．．第二解碼器

1000．．．快閃記憶體

200．．．快閃記憶體系統

202．．．快閃記憶體控制器

204．．．錯誤更正碼控制器

206．．．主機介面控制器

208．．．快閃記憶體介面控制器

210．．．錯誤更正碼編碼器

212．．．錯誤更正碼分割器

214．．．錯誤更正碼建構器

216．．．錯誤更正碼解碼器

2000．．．主機端

300．．．快閃頁

310．．．資料區間

320．．．備用區間

330．．．錯誤更正碼部分

340．．．指標欄位

400．．．快閃區塊

A1~A3．．．箭頭

501~505．．．步驟

601~605．．．步驟

701~703．．．步驟

801~807．．．步驟

圖1顯示美國專利公開號US 2008/0168319所揭示之錯誤更正碼控制器；

圖2顯示根據本發明之實施例之快閃記憶體系統之示意圖；

圖3顯示根據本發明之實施例之快閃頁之示意圖；

圖4顯示根據本發明之實施例之快閃區塊之示意圖；

圖5顯示根據本發明之實施例之編碼儲存於一快閃記憶體之訊息資料成錯誤更正碼資料之方法之流程圖；

圖6顯示根據本發明之實施例之編碼儲存於一快閃記憶體之訊息資料成錯誤更正碼資料之方法之部分流程圖；

圖7顯示根據本發明之實施例之更正儲存於一快閃記憶體之訊息資料之錯誤之方法之流程圖；以及

圖8顯示根據本發明之實施例之更正儲存於一快閃記憶體之訊息資料之錯誤之方法之部分流程圖。

1000．．．快閃記憶體

200．．．快閃記憶體系統

202．．．快閃記憶體控制器

204．．．錯誤更正碼控制器

206．．．主機介面控制器

208．．．快閃記憶體介面控制器

210．．．錯誤更正碼編碼器

212．．．錯誤更正碼分割器

214．．．錯誤更正碼建構器

216．．．錯誤更正碼解碼器

2000．．．主機端

Claims (34)

1. 一種快閃記憶體控制器，包含：一快閃記憶體介面控制器；一主機介面控制器；一錯誤更正碼編碼器，其接收自該主機介面控制器之欲存至一快閃記憶體之訊息資料，並根據該訊息資料產生不同長度之第一錯誤更正碼資料；一錯誤更正碼分割器，其根據每一第一錯誤更正碼資料之長度，分割每一第一錯誤更正碼資料成多個錯誤更正碼片段，並發送至該快閃記憶體介面控制器，其中每一該些錯誤更正碼片段儲存於一快閃區塊之不同快閃頁，並且透過一指標欄位內之指標係指向儲存一下一個錯誤更正碼片段之錯誤更正碼部分；一錯誤更正碼建構器，其對於每一自該快閃記憶體讀取之訊息資料自該快閃記憶體介面控制器接收一或多個錯誤更正碼片段，並合併該等錯誤更正碼片段以產生一第二錯誤更正碼資料；以及一錯誤更正碼解碼器，其根據該自該快閃記憶體讀取之訊息資料及該第二錯誤更正碼資料更正該訊息資料之錯誤，並發送更正後之訊息資料至該主機介面控制器。
2. 根據請求項1之快閃記憶體控制器，其中每一訊息資料係儲存於該快閃記憶體之一快閃區塊之一快閃頁之一資料區間，而該等錯誤更正碼片段係儲存於該快閃記憶體之快閃區塊之快閃頁之複數個備用區間。
3. 根據請求項2之快閃記憶體控制器，其中該第一錯誤更正碼資料和該第二錯誤更正碼資料之一錯誤更正碼片段係儲存於儲存該訊息資料之快閃頁。
4. 根據請求項3之快閃記憶體控制器，其中該第一錯誤更正碼資料之其他錯誤更正碼片段係儲存於該快閃區塊之不同快閃頁。
5. 根據請求項2之快閃記憶體控制器，其中該快閃記憶體之每一快閃頁係儲存超過一個的錯誤更正碼片段。
6. 根據請求項5之快閃記憶體控制器，其中該快閃記憶體之每一快閃頁係儲存兩個錯誤更正碼片段。
7. 根據請求項2之快閃記憶體控制器，其中該快閃記憶體介面控制器連同該等錯誤更正碼片段儲存一指標至該快閃記憶體以表示下個錯誤更正碼片段之位置。
8. 根據請求項7之快閃記憶體控制器，其中該第一錯誤更正碼資料和該第二錯誤更正碼資料之最後一個錯誤更正碼片段之指標指向自己或儲存一空字元。
9. 根據請求項2之快閃記憶體控制器，其中該快閃記憶體介面控制器儲存一點矩陣至該快閃記憶體以紀錄一快閃區塊內之快閃頁之備用區間之使用狀態。
10. 根據請求項2之快閃記憶體控制器，其中該錯誤更正碼建構器所產生之錯誤更正碼資料之長度係根據每一快閃頁儲存之訊息資料之錯誤數量。
11. 根據請求項1之快閃記憶體控制器，其中當該錯誤更正碼解碼器所解碼之訊息資料之錯誤數量超過一臨界值，即延 長其相應之第二錯誤更正碼資料之長度。
12. 一種應用於快閃記憶體之錯誤更正碼控制器，包含：一錯誤更正碼編碼器，其根據欲儲存於一快閃記憶體之訊息資料產生不同長度之第一錯誤更正碼資料；一錯誤更正碼分割器，其根據每一第一錯誤更正碼資料之長度，分割每一第一錯誤更正碼資料成多個錯誤更正碼片段，其中每一該些錯誤更正碼片段儲存於一快閃區塊之不同快閃頁，並且透過一指標欄位內之指標係指向儲存一下一個錯誤更正碼片段之錯誤更正碼部分；一錯誤更正碼建構器，其對於每一自該快閃記憶體讀取之訊息資料合併一或多個該等錯誤更正碼片段以產生一第二錯誤更正碼資料；以及一錯誤更正碼解碼器，其利用該錯誤更正碼建構器產生之該錯誤更正碼資料更正該訊息資料之錯誤。
13. 根據請求項12之錯誤更正碼控制器，其中每一訊息資料係儲存於該快閃記憶體之一快閃區塊之一快閃頁之一資料區間，而該等錯誤更正碼片段係儲存於該快閃記憶體之快閃區塊之快閃頁之複數個備用區間。
14. 根據請求項13之錯誤更正碼控制器，其中該第一錯誤更正碼資料和該第二錯誤更正碼資料之一錯誤更正碼片段係儲存於儲存該訊息資料之快閃頁。
15. 根據請求項14之錯誤更正碼控制器，其中該第一錯誤更正碼資料之其他錯誤更正碼片段係儲存於該快閃區塊之不同快閃頁。
16. 根據請求項13之錯誤更正碼控制器，其中該快閃記憶體之每一快閃頁係儲存超過一個的錯誤更正碼片段。
17. 根據請求項16之錯誤更正碼控制器，其中該快閃記憶體之每一快閃頁係儲存兩個錯誤更正碼片段。
18. 根據請求項13之錯誤更正碼控制器，其中該錯誤更正碼編碼器所產生之錯誤更正碼資料之長度係根據每一快閃頁儲存之訊息資料之錯誤數量。
19. 根據請求項12之錯誤更正碼控制器，其中當該錯誤更正碼解碼器所解碼之訊息資料之錯誤數量超過一臨界值，即延長其相應之該第二錯誤更正碼資料之長度。
20. 一種快閃記憶體系統，包含：一快閃記憶體；以及一根據請求項1至12其中之一之快閃記憶體控制器。
21. 一種對儲存於快閃記憶體之訊息資料編碼成為錯誤更正碼資料之方法，包含：產生相應於欲儲存於一快閃記憶體之一訊息資料之一錯誤更正碼資料；分割該錯誤更正碼資料成複數個錯誤更正碼片段；儲存該訊息資料至該快閃記憶體之一快閃區塊之一快閃頁；以及儲存該等錯誤更正碼片段至該快閃記憶體之該快閃區塊之複數個快閃頁，其中每一該些錯誤更正碼片段儲存於一快閃區塊之不同快閃頁，並且透過一指標欄位內之指標係指向儲存一下一個錯誤更正碼片段之錯誤更正碼部分。
22. 根據請求項21之方法，其進一步包含：存取該訊息資料所在快閃頁之一錯誤更正碼部分；若該存取之錯誤更正碼部分並非該快閃頁之最後一個錯誤更正碼部分，則存取該存取之錯誤更正碼部分所指向連結之錯誤更正碼部分；以及若該存取之錯誤更正碼部分為該快閃頁之最後一個錯誤更正碼部分，則根據所存取之錯誤更正碼部分之數量決定該錯誤更正碼資料之長度。
23. 根據請求項22之方法，其中每一錯誤更正碼部分皆包含一指標指向連結至另一個錯誤更正碼部分。
24. 根據請求項22之方法，其中每一條連結中之錯誤更正碼部分皆屬於不同之快閃頁。
25. 根據請求項22之方法，其中每一快閃頁係包含兩個錯誤更正碼部分。
26. 根據請求項21之方法，其中該等錯誤更正碼片段係儲存於儲存該訊息資料之相同快閃區塊。
27. 一種更正儲存於一快閃記憶體之訊息資料之錯誤之方法，包含：讀取儲存於一快閃記憶體之訊息資料；合併儲存於該快閃記憶體且相應於該訊息資料之一或多個錯誤更正碼片段成為一錯誤更正碼資料，其中每一該些錯誤更正碼片段儲存於一快閃區塊之不同快閃頁，並且透過一指標欄位內之指標係指向儲存一下一個錯誤更正碼片段之錯誤更正碼部分；以及 藉由解碼該訊息資料和該錯誤更正碼資料所形成之錯誤更正碼碼字更正該訊息資料之錯誤。
28. 根據請求項27之方法，其進一步包含：讀取該訊息資料之一快閃頁之第一個錯誤更正碼部分；若該存取之錯誤更正碼部分並非最後一個錯誤更正碼部分，則存取該存取之錯誤更正碼部分所指向連結之錯誤更正碼部分；以及若該存取之錯誤更正碼部分為最後一個錯誤更正碼部分，則合併儲存於所存取之錯誤更正碼部分內之錯誤更正碼片段；其中每一錯誤更正碼部分儲存一錯誤更正碼片段。
29. 根據請求項28之方法，其中每一錯誤更正碼部分皆包含一指標指向連結至另一個錯誤更正碼部分。
30. 根據請求項28之方法，其中每一條連結中之錯誤更正碼部分皆屬於不同之快閃頁。
31. 根據請求項28之方法，其中每一快閃頁係包含兩個錯誤更正碼部分。
32. 根據請求項27之方法，其中該等錯誤更正碼片段係儲存於儲存該訊息資料之快閃區塊。
33. 根據請求項28之方法，其進一步包含：若所更正之錯誤數量超過一臨界值，則連結另一個錯誤更正碼部分至最後一個錯誤更正碼部分。
34. 根據請求項28之方法，其進一步包含： 更新一點矩陣，其中該點矩陣係紀錄儲存該訊息資料之快閃區塊內之錯誤更正碼部分之使用狀態。