TWI406412B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於一種半導體裝置，更詳言之則係關於三次元半導體之環繞式閘極半導體(surrounding gate transistor；SGT)的半導體裝置及其製造方法。
由於平面(planar)型電晶體所達成的微細化，具有低消耗電力又廉價及高資料處理能力之微處理器、ASIC、微電腦以及廉價又大電容之記憶體被廣泛應用在通訊、計測機器、自動控制裝置以及生活機器的領域。然而此種在半導體基板上以平面形成之平面型電晶體係以平面形成、即源極(source)、閘極(gate)及汲極(drain)在矽基板上係以水平方式構成，相對於此，SGT係將源極、閘極及汲極相對於矽基板朝垂直方向配置，為閘極包圍凸狀半導體層的構造(例如非專利文獻1，第113圖)。於此以SGT與之比較則SGT比平面型電晶體則其佔有面積得到大幅縮小。但依習用之SGT構造時，隨著尺寸縮小(scaling)的進展，其閘電極佔有之佔有面積的比例增大。又由於對矽柱之尺寸縮小使源極及汲極電阻增大以致減小導通電流。
為解決上述問題，有如將閘極埋入矽柱中之SGT構造的BG-SGT(例如非專利文獻2，第114圖)。依此構造因能同時製造徑小的通道區域及徑大的源極及汲極矽柱，因此能同時達成抑制短通道效應(short channel effect)及減低源極、汲極之電阻的效果。亦即達成減低截止電流及增加導 通電流的效果。
然而應於LSI的高速化及達到低消耗電力，對於裝置高度要求寄生電容的減低。習用之BG-SGT則無法實現閘極與源極間或閘極與汲極間的小寄生電容。
為實現上述裝置的高速化而減小閘極與汲極間之寄生電容及閘極與源極間之寄生電容的方法例如有VRG-MOSFET(例如非專利文獻3、專利文獻1，第115圖)及(例如專利文獻2，第116圖)等。
首先，第115圖表示VRG-MOSFET(專利文獻1)。如圖所示，鄰接於矽柱之閘極不只介由閘極氧化物層面接於矽柱，並且介由層間絕緣膜面接於源極部分及汲極部分。因此不只在閘極與矽柱之間的閘極電容，在閘極與源極間及閘極與汲極間亦發生寄生電容。為了要減小該等寄生電容，本方法提案增大閘極與源極間之層間絕緣膜的膜厚以增大閘極與源極間的距離，以及增大閘極與汲極間之層間絕緣膜的膜厚以增大閘極與汲極間之距離的構造。
又，第116圖表示如專利文獻2以減小閘極與源極間之寄生電容為目的之SGT構造。其鄰接於矽柱之閘極不只介由閘極絕緣膜面接於矽柱，又介以層間絕緣膜面接於源極部。因此不只於閘極與矽柱之間有閘極電容，在閘極與源極之間亦產生寄生電容。為了要減小該寄生電容，本方法提案增大閘極與源極間之層間絕緣膜的厚度以增大閘極與源極間之距離的構造。
非專利文獻1：H.Takato et.al IEEE transaction on electron devices vol.38 No.3 march 1991 p573~578
非專利文獻2：M.Iwai et.al Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials,Tokyo,2003,p630~631
非專利文獻3：IEDM 1999 John M.Hergenrother
專利文獻1：美國專利第6,027,975號(Feb.22,2000 John M.Hergenrother)
專利文獻2：美國專利第5,504,359號(Apr.2,1996 Mark S.Rodder)
以減小上述寄生電容為目的之SGT構造(如專利文獻2)，雖然提案有形成比習用構造(如非專利文獻1)之寄生電容為小之寄生電容的構造，但實際上構成LSI之SGT為了要實現其高速化，則希望其寄生電容比閘極電容小。然而以上述減小寄生電容為目的之SGT構造可認為其寄生電容不比閘極電容小，或者其寄生電容不比閘極電容小很多。例如欲使寄生電容小於習用構造之增大閘極與源極間之層間絕緣膜的專利文獻1的方法，卻有不減小面接於源極部分之閘極的面積，則不能獲得比閘極電容為小之寄生電容的問題。同樣於專利文獻2之使閘極與源極間之層間膜厚大於閘極氧化膜的狀態，如不減小面接於源極部分之閘極面積，即有得不到小於閘極電容之寄生電容的問題。
本發明有鑑於上述問題，以提供為解決SGT之動作速 度減低的問題之減小寄生電容的半導體裝置為目的。
本發明之一形態提供具備一種半導體裝置，其特徵在於：形成在第1導電型半導體基板的一部分之第2導電型雜質區域；形成在前述第2導電型雜質區域上之任意的橫斷面形狀之第1矽柱；包圍前述第1矽柱面之一部分的第1絕緣體；包圍前述第1絕緣體之閘極；以及包含形成在前述第1矽柱上之第2導電型雜質區域的第2矽柱，前述閘極係以前述第1絕緣體自前述半導體基板隔離而配置，前述閘極係以第2絕緣體自前述第2矽柱隔離而配置，形成前述閘極與前述半導體基板間電容係比閘極電容還小，又前述閘極與前述第2矽柱間電容係比前述閘極電容還小。
前述閘極與前述半導體基板間電容最好比閘極電容十分的小，又前述閘極與前述第2矽柱間電容最好比前述閘極電容十分的小。
前述閘極的斷面積(單位：nm2 )最好比以第2絕緣體隔離之半導體基板與閘極之距離(單位：nm)乘以2×109 之值還小，又前述閘極之斷面積(單位：nm2 )最好比以第2絕緣 體隔離之第2矽柱與閘極之距離(單位：nm)乘以2×109 之值還小。
依本發明之另一形態，前述第1矽柱係由圓柱形之矽柱所構成，包圍其表面之一部分的第1絕緣體及包圍其絕緣體之閘極亦由圓形狀所構成。
前述閘極之一端部的膜厚Tgate1 (單位：μm)與以第2絕緣體隔離之半導體基板與閘極之距離Tspace1 (單位：μm)的關係式為：2.0e 6．T space 1 >πT gate 1 2 +1.0e 2T gate 1 ,並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)與以第2絕緣體隔離之第2矽柱與閘極之距離Tspace2 (單位：μm)的關係為：2.0e 6．T space 2 >πT gate 2 2 +1.0e 2T gate 2 。
前述閘極之一端部可當做閘極在半導體基板側的端部，另一端部可當做閘極在第2矽柱側之端部。
依本發明之另一形態，前述第1矽柱係由正方形之橫斷面形狀的矽柱形成，包圍其表面之一部分的第1絕緣體及包圍其絕緣體之閘極亦形成正方形的橫斷面形狀。
前述閘極之一端部的膜厚Tgate1 (單位：μm)與以第2絕緣體隔離之半導體基板與閘極的距離Tspace1 (單位：μm)之關係為： 2.0e 6．T space 1 >4T gate 1 2 +1.0e 2T gate 1 ,並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)與以第2絕緣體隔離之第2矽柱與閘極的距離Tspace2 (單位：μm)的關係為：2.0e 6．T space 2 >4T gate 2 2 +1.0e 2T gate 2 。
依本發明之另一形態，前述第1矽柱係由四角形之橫斷面狀的矽柱形成，包圍其表面之一部分的第1絕緣體及包圍其絕緣體之閘極亦形成四角形的橫斷面狀。
前述閘極之一端部的膜厚Tgate1 (單位：μm)與以第2絕緣膜隔離之半導體基板與閘極的距離Tspace1 (單位：μm)的關係為：3.0e 6．T space 1 >4T gate 1 2 +1.5e 2T gate 1 ,並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)與以第2絕緣體隔離之第2矽柱與閘極的距離Tspace2 (單位：μm)的關係為：3.0e 6．T space 2 >4T gate 2 2 +1.5e 2T gate 2 。
依本發明之較佳形態，前述第2絕緣體係由SiO2 、SiN、或SiO2 與SiN之層構造形成。
前述第1絕緣體係由SiO2 、HfO2 、或SiON形成。
前述閘極係由TaN、TiN、NiSi、Ni3 Si、Ni2 Si、PtSi、 Pt3 Si、W之材料中選擇。
依本發明之較佳形態，前述第1矽柱係包含形成在前述半導體基板之一部分之鄰接第2導電型雜質區域的第2導電型高濃度雜質區域。
又包含形成在前述第2矽柱之一部分的第2導電型高濃度雜質區域。
又包含有形成在前述半導體基板之一部分的第2導電型雜質區域的一部分之矽化物(silicide)區域，及形成在前述第2矽柱之第2導電型高濃度雜質區域之一部分的矽化物區域。
依上述構成之半導體裝置能減低半導體裝置的寄生電容，因此能提供高速又低消耗電力之ULSI(超大型積體電路)的半導體裝置。
以下參照圖式詳細說明本發明之半導體裝置。如下表所示，實施形態1至16中，第1矽柱之斷面形狀，第2絕緣體(層間膜)之材質，第1絕緣體(閘極氧化物層)之材質有所不同。
第1實施形態：半導體裝置
第1至4實施形態係第1矽柱810之斷面為任意形狀的狀態。第1圖表示本發明第1實施形態半導體裝置之電晶體的概略俯視圖。第2圖表示第1圖沿切線A-A’之概略斷面圖，第3圖表示第1圖之上視圖，第4圖表示第2圖沿切線B-B’之概略斷面圖，第5圖表示第2圖沿切線C-C’之概略斷面圖。第1實施形態之半導體裝置具備形成在第1導電型半導體基板100之任意橫斷面形狀的第1矽柱810，包圍其表面之一部分的第1絕緣體310，包圍該絕緣體310之閘極210，及形成在前述第1矽柱810之上部的第2矽柱820。前述閘極210係以第2絕緣體610自半導體裝置100隔離而配置，並且前述閘極210係以第2絕緣 體610自前述第2矽柱820隔離。
半導體裝置更具備：形成在第1矽柱810之一部分的第2導電型高濃度雜質區域520；形成在第1矽柱810之一部分的第2導電型高濃度雜質區域530；形成在半導體基板100之一部分的第2導電型高濃度雜質區域510；以及形成在第2矽柱820之一部分的第2導電型高濃度雜質區域540。又具備：形成在前述第2導電型高濃度雜質區域510之一部分的矽化物區域720；形成在前述第2導電型高濃度雜質區域540之矽化物區域710；形成在前述矽化物區域720上之接觸(contact)430；形成在前述矽化物區域710上之接觸420；形成在前述閘極210上之接觸410；以及形成在半導體基板100上之元件隔離部910。
第1矽柱810包含高濃度雜質區域520及高濃度雜質區域530。第2矽柱820包含高濃度雜質區域540及矽化物區域710。
第1絕緣體310(閘極氧化物層)為SiO2 ，第2絕緣體610(層間膜)亦為SiO2 。
依本實施形態為了要使寄生電容更小，最好能滿足閘極210與半導體基板100間之寄生電容Cov1 小於閘極電容Cg 的數式(1-1)。
C ov 1 <C g (1-1)
具體言之，例如設定閘極210的長度為20nm，第1矽柱810之周圍長度為31.4nm，閘極絕緣膜310之換算膜 厚Tox 為1nm，層間膜為SiO2 。閘極210與半導體基板100間的電容Cov1 、層間膜610之介電常數εx 、閘極210之一端部的橫斷面積S1、閘極210與半導體基板100之距離Tspace1 之關係成立數式(1-2)，將其代入數式(1-1)則成立數式(1-3)。
閘極電容Cg 係由閘極絕緣膜310之SiO2 介電常數εox 及閘極210的長度l及第1矽柱810之周圍長度W及閘極絕緣膜310的換算膜厚Tox 的數式(1-4)表示，將數式(1-4)代入(1-3)即得閘極210之橫斷面積S1及閘極210與半導體基板100之距離Tspace1 的條件式(1-5)。於此之閘極電容係指以閘極210及第1矽柱810為電極而夾閘極絕緣膜310於其間的電容。
滿足該條件式(1-5)時即滿足數式(1-1)而得數式(1-6)。數式(1-5)及(1-6)之單位為nm(第6圖)。
另外，第1矽柱810之周圍長度為1nm至100μm，閘極絕緣膜310由於係使用SiO2 或高介電常數膜，其換算膜厚為0.5nm至100nm。閘極210之長度為5nm至10μm，層間膜由於使用SiO2 或SiN，其介電常數εx 為3.8至7.6。然後以上述構造求得滿足數式(1-1)的條件。第1矽柱810之周圍長度為100μm，並且閘極絕緣膜310之膜厚為0.5nm。又閘極210之長度為10μm，並且層間膜之介電常數εx 為3.9。因此，閘極電容Cg 可由閘極絕緣膜310之SiO2 的介電常數εox 及閘極210之長度l及第1矽柱810之周圍長度W及閘極絕緣膜310之換算膜厚Tox 表示之數式(1-8)表示，將數式(1-8)代入數式(1-3)即可得閘極210之橫斷面積S1 及閘極210與半導體基板100之距離Tspace1 的條件式(1-9)。
上式中之2e9係為2×109 。
滿足數式(1-9)時即滿足數式(1-1)而得數式(1-10)。(數式(1-9)、(1-10)、(1-11)之單位為nm)
由數式(1-10)可得數式(1-11)。
如第6圖所示，隨箭頭方向的進行，Cov1 變得比Cg 還小。
又依本實施形態，為了要減小寄生電容，最好能滿足閘極210與第2矽柱820間的寄生電容Cov2 小於閘極電容Cg 之數式(1-12)。
C ov 2 <C g (1-12)
具體而言，例如設定閘極210之長度為20nm，第1矽柱810之周圍長度變為31.4nm，閘極絕緣膜310之換算膜厚Tox 為1nm，層間膜為SiO2 。則閘極210與第2矽柱820間的電容Cov2 、層間膜610之介電常數εx 、閘極210之另一端部的橫斷面積S2、及閘極210與第2矽柱820之距離Tspace2 的關係成立數式(1-13)，將其代入數式(1-12)可得數式(1-14)。
閘極電容Cg 可由閘極絕緣膜310之SiO2 介電常數εox 及閘極210之長度l及第1矽柱810之周圍長度以及閘極絕緣膜310之換算膜厚Tox 代表之數式(1-15)表示，如將數式(1-15)代入數式(1-14)即可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 之條件式(1-16)。(數式(1-16)之單位為nm)(第7圖)。
又第1矽柱810之周圍長度為1nm至100μm，閘極絕緣膜310因係使用SiO2 或高介電常數膜，其換算膜厚為0.5nm至100nm。閘極210之長度為5nm至10μm，層間膜之介電常數εx 因係使用SiO2 或SiN而為3.8至7.6。然後以上述構造求得滿足數式(1-1)的條件。第1矽柱810之周圍長度為100μm，而閘極絕緣膜310之膜厚為0.5nm。又閘極210之長度為10μm，而層間膜的介電常數εx 為3.9。因此，閘極電容Cg 可由閘極絕緣膜310之SiO2 介電常數εox 及閘極210絕緣膜310之換算膜厚Tox 代表之數式(1-17)表示，將數式(1-17)代入數式(1-14)即可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(1-18)。
滿足數式(1-18)時即滿足數式(1-12)而得數式(1-19)。(數式(1-18)、(1-19)、(1-20)之單位為nm)
由數式(1-19)可得數式(1-20)。
如第7圖所示，隨箭頭方向的進行，Cov2 變得比Cg 還小。
第2實施形態：半導體裝置
第8圖表示第1實施形態之層間膜(第2絕緣體)非為SiO2 而為SiN時之本發明半導體裝置之電晶體概略俯視圖。第9圖表示沿第8圖之切線A-A’的概略斷面圖，第10圖表示第8圖之上視圖，第11圖表示沿第9圖之切線B-B’的概略斷面圖，第12圖表示沿第9圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置同樣為了要減小寄生電容，最好能滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小的數式(2-1)。
C ov 1 <C g (2-1)
具體而言，例如設定閘極210之長度為20nm而第1矽柱810之周圍長度為31.4nm，閘極絕緣膜310之換算膜厚Tox 為1nm，層間膜為SiN。由第1實施形態之數式(1-5)可得閘極210之橫斷面積S1及閘極210與半導體基板100之距離Tspace1 的條件式(2-2)。(數式(2-2)之單位為nm)(第13圖)
如第13圖所示，隨箭頭方向的進行，Cov1 變得比Cg 還小。
又第1實施形態之層間膜非為SiO2 而為SiN時亦同樣地為了要減小寄生電容，最好能滿足閘極210與第2矽柱820間之寄生電容Cov2 小於閘極電容Cg 的數式(2-3)。
C ov 2 <C g (2-3)
由第1實施形態之數式(1-16)可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(2-4)。(數式(2-4)之單位為nm)(第14圖)
如第14圖所示，隨箭頭方向的進行，Cov2 變得比Cg 還小。
第3實施形態：半導體裝置
第15圖表示第1實施形態之層間膜為SiO2 而閘極絕緣膜(第1絕緣體)為HfO2 時之本發明半導體裝置的電晶體概略俯視圖。第16圖表示沿第15圖之切線A-A’的概略斷面圖，第17圖表示第16圖之上視圖，第18圖表示沿第16圖之切線B-B’的概略斷面圖，第19圖表示沿第16圖之切線C-C’的概略斷面圖。本發明之半導體裝置亦同樣地為了要減小寄生電容，最好能滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 還小的數式(3-1)。
C ov 1 <C g (3-1)
具體而言，例如設定閘極210之長度為20nm，第1矽柱810之周圍長度為31.4nm，閘極絕緣膜320之換算膜厚Tox 為1nm，層間膜為SiO2 。由第1實施形態之數式(1-5)可得閘極210之橫斷面積S1及閘極210與半導體基板100之距離Tspace1 的條件式(3-2)。(數式(3-2)之單位為nm)(第20圖)
如第20圖所示，隨箭頭方向的進行，Cov1 比Cg 變越小。
又第1實施形態之層間膜為SiO2 而閘極絕緣膜為HfO2 時，同樣為了要減小寄生電容，最好滿足閘極210第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小的數式(3-3)。
C ov 2 <C g (3-3)
由第1實施形態之數式(1-6)可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(3-4)。(數式(3-4)之單位為nm)(第21圖)
如第21圖所示，隨箭頭方向的進行，Cov2 變得比Cg 還小。
第4實施形態：半導體裝置
第22圖表示第1實施形態之層間膜非為SiO2 而為SiN而閘極絕緣膜為HfO2 時之本發明半導體裝置電晶體的概略俯視圖。第23圖表示沿第22圖之切線A-A’的概略斷面圖，第24圖表示第22圖的上視圖，第25圖表示沿第23圖之切線B-B’的概略斷面圖，第26圖表示沿第23圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦同樣地為了要減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小之數式(4-1)。
C ov 1 <C g (4-1)
具體而言，設定閘極210之長度為20nm而第1矽柱810之周圍長度為31.4nm，閘極絕緣膜320之換算膜厚Tox 為1nm，層間膜為SiN。由第1實施形態之數式(1-5)可求得閘極210之橫斷面積S1及閘極210與半導體基板100之距離Tspace1 的條件式(4-2)。(數式(4-2)之單位為nm)(第27圖)
如第27圖所示，隨箭頭方向的進行，Cov1 變得比Cg 還小。
又第1實施形態之層間膜非SiO2 而為SiN，且閘極絕緣膜為HfO2 時亦同樣為了要減小寄生電容，最好能滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小的數式(4-3)。
C ov 2 <C g (4-3)
由第1實施形態之數式(1-16)可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(4-4)。(數式(4-4)之單位為nm)(第28圖)
如第28圖所示，隨箭頭方向的進行，Cov2 變得比Cg 還小。
第5實施形態：半導體裝置
第5至8實施形態表示第1矽柱810之斷面形成圓形的狀態。
第5實施形態之第1絕緣體310(閘極氧化物層)為SiO2 ，第2絕緣體610(層間膜)為SiO2 。
第29圖表示本發明第5實施形態半導體裝置電晶體的概略俯視圖。第30圖表示沿第29圖之切線A-A’的概略斷面圖，第31圖表示第29圖之上視圖，第32圖表示沿第30圖之切線B-B’的概略斷面圖，第33圖表示沿第30圖之切線C-C’的概略斷面圖。第5實施形態之半導體裝置具備：形成在第1導電型半導體基板100的圓形橫斷面形狀之第1矽柱810；包圍其表面之一部分的第1絕緣體310；包圍該絕緣體310之閘極210；以及形成在前述第1矽柱810之上部的第2矽柱820。前述閘極210係以第2絕緣體610自半導體基板100隔離而配置，並且前述閘極210係以第2絕緣體610自前述第2矽柱820隔離而配置。
半導體裝置更具備：形成在第1矽柱810之一部分的第2導電型高濃度雜質區域520；形成在第1矽柱810之一部分的第2導電型高濃度雜質區域530；形成在半導體 基板100之一部分的第2導電型高濃度雜質區域510；以及形成在第2矽柱820之一部分的第2導電型高濃度雜質區域540。又具備：形成在前述第2導電型高濃度雜質區域510之一部分的矽化物區域720；形成在前述第2導電型高濃度雜質區域540之矽化物區域710；形成在前述矽化物區域720上之接觸430；形成在前述矽化物區域710上之接觸420；形成在前述閘極210上之接觸410；以及形成在半導體基板100上之元件隔離部910。
本實施形態同樣為了要減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小之數式(5-1)。
C ov 1 <C g (5-1)
具體而言，設定閘極210之長度為20nm而第1矽柱810之直徑為10nm，閘極絕緣膜310之膜厚Tox 為1nm，層間膜為SiO2 。閘極210與半導體基板100間之電容Cov1 、層間膜610之介電常數εx 、閘極210之橫斷面積S1、及閘極210與半導體基板100之距離Tspace1 的關係為數式(5-2)，將其代入數式(5-1)則得數式(5-3)。
閘極電容Cg 可由閘極絕緣膜310之介電常數εox 及閘極210之長度l及第1矽柱810之半徑R以及閘極絕緣膜310之膜厚Tox 的數式(5-4)表示，而閘極210之橫斷面積S1可由閘極一端部之閘極膜厚Tgate1 及第1矽柱810之半徑R及閘極絕緣膜310之膜厚Tox 的數式(5-5)表示，將數式(5-4)及(5-5)代入數式(5-3)可得閘極210之橫斷面積S1及閘極201與半導體基板100之距離Tspace1 的條件式(5-6)。
S 1=π (R +T ox +T gate 1 )2 -π (R +T ox )2 (5-5)
滿足上述條件式(5-6)時即滿足數式(5-1)而得數式(5-7)。(數式(5-7)之單位為nm)(第34圖)
又設第1矽柱810之周圍長度為1nm至100μm。閘極絕緣膜310之膜厚為0.5nm至100nm。閘極210之長度為5nm至10μm。層間膜之介電常數εx 為3.9至7.6。然後以上述構造求出滿足數式(5-1)的條件。第1矽柱810之周圍長度為100μm，並且閘極絕緣膜310之膜厚為 0.5nm，閘極210之長度為10μm，又層間膜之介電常數εx 為3.9。閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之半徑R、及閘極絕緣膜310之膜厚Tox 的數式(5-8)表示，又閘極210之橫斷面積S1可由閘極膜厚Tgate1 及第1矽柱810之半徑R及閘極絕緣膜310之膜厚Tox 的數式(5-9)表示，將數式(5-8)及(5-9)代入(5-1)即可得閘極210之橫斷面積S1及閘極210與半導體基板100之距離Tspace1 的條件式(5-10)。
S 1=π (R +T ox +T gate 2 )2 -π (R+T ox )2 (5-8)
滿足該條件式(5-10)時即滿足數式(5-1)而得數式(5-11)。(數式(5-11)、(5-12)之單位為μm)
又由數式(5-11)可得數式(5-12)。
如第34圖所示，隨箭頭方向的進行，Cov1 變得比Cg 還小。
又同樣為了要減小寄生電容，最好能滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小之數式(5-13)。
C ov 2 <C g (5-13)
具體而言，設定閘極210之長度為20nm而第1矽柱810之直徑為10nm，閘極絕緣膜310之膜厚Tox 為1nm，層間膜為SiO2 。閘極210與半導體基板100間之電容Cov2 、層間膜610之介電常數εx 、閘極210之橫斷面積S2、及閘極210與第2矽柱820之距離Tspace2 的關係為數式(5-14)，將其代入數式(5-13)即得數式(5-15)。
閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之半徑R、及閘極絕緣膜310之膜厚Tox 的數式(5-16)表示，又閘極210之橫斷面積S2可由閘極另一端部之閘極膜厚Tgate2 、第1矽柱810之半徑R、及閘極絕緣膜310之膜厚Tox 的數式(5-17)表示，將數式(5-16)及(5-17)代入數式(5-15)即得閘極210之橫斷 面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(5-18)。
s 2=π (R +T ox +T gate 1 )2 -π (R +T ox )2 (5-17)
滿足上述條件式(5-18)時即滿足數式(5-13)而得數式(5-19)。(數式(5-19)之單位nm)(第35圖)
又設第1矽柱810之周圍長度為1nm至100μm。閘極絕緣膜310之膜厚為0.5nm至100nm。閘極210之長度為5nm至10μm。層間膜之介電常數εx 為3.9至7.6。然後以上述構造求得滿足數式(5-13)的條件。即第1矽柱810之周圍長度為100μm，並且閘極絕緣膜310之膜厚為0.5nm，閘極210之長度為10μm，層間膜之介電常數εx 為3.9。閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之半徑R、及閘極絕緣膜310之膜厚Tox 的數式(5-20)表示，閘極210之橫斷面積S2可由閘極膜厚Tgate2 、第1矽柱810之半徑R、及閘極絕緣 膜310之膜厚Tox 的數式(5-21)表示，將數式(5-20)及(5-21)代入數式(5-13)可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(5-22)。
S 2=π (R +T ox +T gate 2 )2 -π (R +T ox )2 (5-20)
滿足上述條件式(5-22)時即滿足數式(5-13)而得數式(5-23)。(數式(5-23)及(5-24)之單位為μm)
又由數式(5-23)可得數式(5-24)。
如第35圖所示，隨箭頭方向的進行，Cov2 變得比Cg 還小。
第6實施形態：半導體裝置
第36圖表示第5實施形態之層間膜非為SiO2 而為SiN時之本發明半導體裝置的電晶體概略俯視圖。第37圖表示沿第36圖之切線A-A’的概略斷面圖，第38圖表示第36 圖之上視圖，第39圖表示沿第37圖之切線B-B’的概略斷面圖，第40圖表示沿第37圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為了要減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小的數式(6-1)。
C ov 1 <C g (6-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之直徑為10nm，閘極絕緣膜310為SiO2 ，膜厚Tox 為1.0nm。由第5實施形態之數式(5-6)可得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 之條件式(6-2)。(數式(6-2)之單位為nm)(第41圖)
如第41圖所示，隨箭頭方向的進行，Cov1 變得比Cg 還小。
又第5實施形態之層間膜非為SiO2 而為SiN時，為了要減小寄生電容最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小之數式(6-3)。
C ov 2 <C g (6-3)
由第5實施形態之數式(5-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式(6-4)。(數式(6-4)之單位為nm)(第42圖)
如第42圖所示，隨箭頭方向的進行，Cov2 變得比Cg 還小。
第7實施形態：半導體裝置
第43圖表示第5實施形態之閘極絕緣膜310非為SiO2 而為HfO2 時之本發明半導體裝置之電晶體概略俯視圖。第44圖表示沿第43圖之切線A-A’的概略斷面圖，第45圖表示第43圖之上視圖，第46圖表示沿第44圖之切線B-B’的概略斷面圖，第47圖表示沿第44圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為了減小寄生電容最好滿足閘極210與半導體裝置基板100間之寄生電容Cov1 比閘極電容Cg 為小之數式(7-1)。
C ov 1 <C g (7-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之直徑為10nm，閘極絕緣膜320為HfO2 ，膜厚Tox 為EOT=1.3nm。由第5實施形態之數式(5-6)可得閘極210之膜厚Tgate1 及閘極210與半導體基板100間之距離Tspace1 的條件式(7-2)。(數式(7-2)之單位為nm)(第48圖)
如第48圖所示，隨箭頭方向的進行，Cov1 比Cg 變越小。
又第5實施形態之閘極絕緣膜310非為SiO2 而為HfO2 時，為了要減小寄生電容最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小之數式(7-3)。
C ov 2 <C g (7-3)
由第5實施形態之數式(5-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式(7-4)。(數式(7-4)之單位為nm)(第49圖)
如第49圖所示，隨箭頭方向的進行，Cov2 變得比Cg 還小。
第8實施形態：半導體裝置
第50圖表示第5實施形態之層間膜非為SiO2 而為SiN，閘極絕緣膜310非為SiO2 而為HfO2 時之本發明半導體裝置的電晶體概略俯視圖。第51圖表示沿第50圖之切線A-A’的概略斷面圖，第52圖表示第50圖之上視圖，第53圖表示沿第51圖之切線B-B’的概略斷面圖，第54圖表示沿第51圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為了要減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小之數式(8-1)。
C ov 1 <C g (8-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之直徑為10nm，閘極絕緣膜320為HfO2 ，膜厚Tox 為EOT=1.3nm。由第5實施形態之數式(5-6)可得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(8-2)。(數式(8-2)之單位為nm)(第55圖)
如第55圖所示，隨箭頭方向的進行，Cov1 變得比Cg 還小。
又第5實施形態之層間膜非為SiO2 而為SiN，閘極絕緣膜310非為SiO2 而為HfO2 時，為了減小寄生電容亦最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小之數式(8-3)。
C ov 2 <C g (8-3)
由第5實施形態之數式(5-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式(8-4)。(數式(8-4)之單位為nm)(第56圖)
如第56圖所示，隨箭頭方向的進行，Cov2 變得比Cg 還小。
第9實施形態：半導體裝置
第9至12實施形態表示第1矽柱810之斷面為正方形的狀態。
第9實施形態應用之第1絕緣體310(閘極氧化物層)為SiO2 ，第2絕緣體610(層間膜)為SiO2 。第57圖表示本發明半導體裝置之電晶體概略俯視圖。第58圖表示沿第57圖之切線A-A’的概略斷面圖，第59圖表示第57圖之上視圖，第60圖表示沿第58圖之切線B-B’的概略斷面圖，第61圖表示沿第58圖之切線C-C’的概略斷面圖。第9實施形態之半導體裝置，係具備：形成在第1導電型半導體基板的橫斷面形狀為正方形之四角第1矽柱810；包圍其部分表面之第1絕緣體310；包圍該絕緣體310之閘極210；以及形成在前述第1矽柱810之上部的第2矽柱820。前述閘極210係以第2絕緣體610自半導體基板100隔離而配置，又前述閘極210係以第2絕緣體610自前述第2矽柱820隔離而配置。
半導體裝置更具備：形成在第1矽柱810之一部分的第2導電型高濃度雜質區域520；形成在第1矽柱810之一部分的第2導電型高濃度雜質區域530；形成在半導體基板100之一部分的第2導電型高濃度雜質區域510；以及形成在第2矽柱820之一部分的第2導電型高濃度雜質區域540。又具備：形成在前述第2導電型高濃度雜質區域510之一部分的矽化物區域720；形成在前述第2導電 型高濃度雜質區域540之矽化物區域710；形成在前述矽化物區域720上之接觸430；形成在前述矽化物區域710上之接觸420；形成在前述閘極210上之接觸410；以及形成在半導體基板100之元件隔離部910。
依本實施形態為了要減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小之數式(9-1)。
C ov 1 <C g (9-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊為10nm，閘極絕緣膜310之膜厚Tox 為1nm，層間膜為SiO2 。閘極210與半導體基板100間之電容Cov1 、層間膜610的介電常數εx 、閘極210之橫斷面積S1、及閘極210與半導體基板100之距離Tspace1 的關係式為數式(9-2)，將其代入數式(9-1)即得條件式(9-3)。
閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之一邊的長度R、及閘極絕緣膜310之膜厚Tox 的數式(9-4)表示，閘極210之橫斷面 積S1可由數式(9-5)表示，將數式(9-4)及(9-5)代入數式(9-1)即得閘極210之橫斷面積S1及閘極210與半導體基板100之距離Tspace1 的條件式(9-6)。
S 1=(R +2T ox +2T gate 1 )2 -(R +2T ox )2 (9-5)
滿足上述條件式(9-6)時即滿足數式(9-1)，以數值代入而得數式(9-7)。(數式(9-7)之單位為nm)(第62圖)
又設第1矽柱810之一邊長度為0.25nm至25μm。閘極絕緣膜310之膜厚為0.5nm至100nm。閘極210之長度為5nm至10μm。層間膜之介電常數εx 為3.9至7.6。然後以上述構造求得滿足數式(9-1)的條件。即第1矽柱810之一邊R為25μm，並且閘極絕緣膜310之膜厚為0.5nm，又閘極210之長度為10μm，層間膜之介電常數為3.9。閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之一邊R、及閘極絕緣膜310之膜 厚Tox 的數式(9-8)表示，閘極210之橫斷面積S1可由數式(9-9)表示，將數式(9-8)及(9-9)代入數式(9-3)即得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(9-10)。
S 1=(R +2T ox +2T gate 1 )2 -(R +2T ox )2 (9-9)
滿足上述條件式(9-10)時即滿足數式(9-1)，將數值代入即得數式(9-11)。(數式(9-11)及(9-12)之單位為：μm)
由數式(9-11)可得數式(9-12)。
如第62圖所示，隨箭頭方向的進行，Cov1 變得比Cg 還小。
本實施形態亦為了減小寄生電容，最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比Cg 為小的數式(9-13)。
C ov 2 <C g (9-13)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊為10nm，閘極絕緣膜310之膜厚Tox 為1nm，層間膜為SiO2 。閘極210與第2矽柱820間之電容Cov2 、層間膜610之介電常數εx 、閘極210之橫斷面積S2、及閘極210與第2矽柱820之距離Tspace2 之關係式為(9-14)，將其代入數式(9-13)即得條件式(9-15)。
閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之周圍長度W、及閘極絕緣膜310之膜厚Tox 之數式(9-16)表示，閘極210之橫斷面積S2可由數式(9-17)表示，將數式(9-16)及(9-17)代入數式(9-13)即可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(9-18)。
S 2=(R +2T ox +2T gate 2 )2 -(R +2T ox )2 (9-17)
滿足上述條件式(9-18)時即滿足數式(9-1)，將數值代入可得數式(9-19)。(數式(9-19)之單位為nm)(第63圖)
又設第1矽柱810之一邊長度為0.25nm至25μm。閘極絕緣膜310之膜厚為0.5nm至100nm。閘極210之長度為5nm至10μm。層間膜之介電常數εx 為3.9至7.6。然後以上述的構造求得滿足數式(9-1)的條件。即第1矽柱810之周圍長度為25μm，並且閘極絕緣膜310之膜厚為0.5nm，閘極210之長度為10μm，層間膜之介電常數εx 為3.9。閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之周圍長度W、及閘極絕緣膜310之膜厚Tox 的數式(9-20)表示，閘極210之橫斷面積S2可由數式(9-21)表示，將數式(9-20)及(9-21)代入數式(9-13)即可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(9-22)。
S 2=(R +2T ox +2T gate 2 )2 -(R +2T ox )2 (9-21)
滿足上述條件式(9-22)時即滿足數式(9-13)，將數值代 入即得數式(9-23)。(數式(9-23)、(9-24)之單位為μm)
又由數式(9-23)可得數式(9-24)。
如第63圖所示，隨箭頭方向的進行，Cov2 變得比Cg 更小。
第10實施形態：半導體裝置
第64圖表示第9實施形態之層間膜620非為SiO2 而為SiN時之本發明半導體裝置的電晶體概略俯視圖。第65圖表示沿第64圖之切線A-A’的概略斷面圖，第66圖表示第64圖之上視圖，第67圖表示沿第65圖之切線B-B’的概略斷面圖，第68圖表示沿第65圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為了減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小的數式(10-1)。
C ov l <C g (10-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊長度為10nm，閘極絕緣膜310之膜厚Tox 為EOT=1.0nm。由第9實施形態之數式(9-6)可得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(10-2)。(數式(10-2)之單位為nm)(第69圖)
如第69圖所示，隨箭頭方向的進行，Cov1 變得比Cg 更小。
又於第9實施形態之層間膜530非為SiO2 而為SiN時，亦為了減小寄生電容最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小的數式(10-3)。
C ov 2 <C g (10-3)
由第9實施形態之數式(9-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式(10-4)。(數式(10-4)之單位為nm)(第70圖)
如第70圖所示，隨箭頭方向的進行，Cov2 比Cg 變越小。
第11實施形態：半導體裝置
第71圖表示第9實施形態之閘極絕緣膜310非為SiO2 而為HfO2 時之本發明半導體裝置的電晶體概略俯視圖。第72圖表示沿第71圖之切線A-A’的概略斷面圖，第73圖表示第71圖之上視圖，第74圖表示沿第72圖之切線B-B’的概略斷面圖，第75圖表示沿第72圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為減小寄生電容，最好滿足閘極210與半導體基板100間的寄生電容Cov1 比閘極電容Cg 為小的數式(11-1)。
C ov 1 <C g (11-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊長度為10nm，閘極絕緣膜320為HfO2 ，膜厚Tox 為EOT=1.3nm。由第9實施形態之數式(9-6)可得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(11-2)。(數式(11-2)之單位為nm)(第76圖)
如第76圖所示，隨箭頭方向的進行，Cov1 變得比Cg 更小。
又第9實施形態之閘極絕緣膜310非為SiO2 而為HfO2 時，亦為了減小寄生電容最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小的數式(11-3)。
C ov 2 <C g (11-3)
由第9實施形態之數式(9-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式(11-4)。(數式(11-4)之單位為nm)(第77圖)
如第77圖所示，隨箭頭方向的進行，Cov2 變得比Cg 更小。
第12實施形態：半導體裝置
第78圖表示第9實施形態之閘極絕緣膜310非為SiO2 而為HfO2 並且層間膜620非為SiO2 而為SiN時之本發明半導體裝置的電晶體概略俯視圖。第79圖表示沿第78圖之切線A-A’的概略斷面圖，第80圖表示第78圖之上視圖，第81圖表示沿第79圖之切線B-B’的概略斷面圖，第82圖表示沿第79圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小的數式(12-1)。
C ov 1 <C g (12-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊長度為10nm，閘極絕緣膜320為HfO2 ，膜厚Tox 為EOT=1.3nm。由第9實施形態之數式(9-6)可得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(12-2)。(數式(12-2)之單位為nm)(第83圖)
如第83圖所示，隨箭頭方向的進行，Cov1 變得比Cg 更小。
又於第9實施形態之閘極絕緣膜310非為SiO2 而為HfO2 ，並且層間膜520非為SiO2 而為SiN時，為了要減小寄生電容最好滿足閘極210與第2矽柱820間之寄生電容 Cov2 比閘極電容Cg 為小的數式(12-3)。
C ov 2 <C g (12-3)
由第9實施形態之數式(9-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式(12-4)。(數式(12-4)之單位為nm)(第84圖)
如第84圖所示，隨箭頭方向的進行，Cov2 變得比Cg 更小。
第13實施形態：半導體裝置
第13至16實施形態表示第1矽柱810之斷面為長方形的狀態。第13實施形態之第1絕緣體310(閘極氧化物層)為SiO2 ，第2絕緣體610(層間膜)為SiO2 。
第85圖表示本發明半導體裝置之電晶體概略俯視圖。第86圖表示沿第85圖之切線A-A’的概略斷面圖，第87圖表示第85圖之上視圖，第88圖表示沿第86圖之切線B-B’的概略斷面圖，第89圖表示沿第86圖之切線C-C’的概略斷面圖。第13實施形態之半導體裝置，係具備：形成在第1導電型半導體基板100之橫斷面形狀為四角形之第1矽柱810；包圍其表面之一部分的第1絕緣體310；包圍該絕緣體310之閘極210；以及形成在前述第1矽柱810之上部的第2矽柱820。前述閘極210係以第2絕緣體610自半導體基板100隔離而配置，並且前述閘極210係以第 2絕緣體610自前述第2矽柱820隔離而配置。
半導體裝置更具備：形成在第1矽柱810之一部分的第2導電型高濃度雜質區域520；形成在第1矽柱810之一部分的第2導電型雜質區域530；形成在半導體基板100之一部分的第2導電型高濃度雜質區域510；以及形成在第2矽柱820之一部分的第2導電型高濃度雜質區域540。又具備：形成在前述第2導電型高濃度雜質區域510之一部分的矽化物區域720；形成在前述第2導電型高濃度雜質區域540之矽化物區域710；形成在前述矽化物區域720上之接觸430；形成在前述矽化物區域710上之接觸420；形成在前述閘極210上之接觸410；以及形成在半導體基板100之元件隔離部910。
本實施形態亦為了減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小的數式(13-1)。
C ov 1 <C g (13-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊為10nm，另一邊為20nm，閘極絕緣膜310之膜厚Tox 為1nm，層間膜為SiO2 。閘極210與半導體基板100間之電容Cov1 、層間膜610之介電常數εx 、閘極210之橫斷面積S1、以及閘極210與半導體基板100之距離Tspace1 的關係式為數式(13-2)，將其代入數式(13-1)即得條件式(13-3)。
閘極電容Cg 可由閘極絕緣膜310之介電常數εox 及閘極210之長度l及第1矽柱810之一邊R及另一邊2R及閘極絕緣膜310之膜厚Tox 的數式(13-4)表示，閘極210之橫斷面積S1可由數式(13-5)表示，將數式(13-4)及(13-5)代入(13-1)即得閘極210之橫斷面積S1及閘極210與半導體基板100之距離Tspace1 的條件式(13-6)。
S 1=(R +2T ox +2T gate 1 )(2R +2T ox +2T gate 1 )-(R +2T ox )(2R +2T ox )(13-5)
滿足上述條件式(13-6)時即滿足數式(13-1)，將數值代入即得數式(13-7)。(數式(13-7)之單位為nm)(第90圖)
又設第1矽柱810之一邊長為0.25nm至25μm。閘極絕緣膜310之膜厚為0.5nm至100nm。閘極210之長度 為5nm至10μm。層間膜之介電常數εx 為3.9至7.6。然後以上述構造求得滿足數式(13-1)的條件。即第1矽柱810之一邊長R為25μm，並且閘極絕緣膜310之膜厚為0.5nm，閘極210之長度為10μm，層間膜之介電常數εx 為3.9。閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之短邊R、及閘極絕緣膜310之膜厚Tox 的數式(13-8)表示，閘極210之橫斷面積S1可由數式(13-9)表示，將數式(13-8)及(13-9)代入(13-3)即得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(13-10)。
S 1=(R +2T ox +2T gate 1 )(2R +2T ox +2T gate 1 )-(R +2T ox )(2R +2T ox )(13-9)
滿足上述條件式(13-10)時即滿足數式(13-1)，將數值代入即得數式(13-11)。(數式(13-11)、(13-12)之單位為μm)
又由數式(13-11)可得數式(13-12)。
如第90圖所示，隨箭頭方向的進行，Cov1 變得比Cg 更小。
於本實施形態為了要減小寄生電容，最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小的數式(13-13)。
C ov 2 <C g (13-13)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊長度為10nm，閘極絕緣膜310之膜厚Tox 為1nm，層間膜為SiO2 。閘極210與第2矽柱820間之電容Cov2 及層間膜610之介電常數εx 及閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 之關係式為(13-14)，將其代入數式(13-13)即得條件式(13-15)。
閘極電容Cg 可由閘極絕緣膜310之介電常數εox 、閘極210之長度l、第1矽柱810之周圍長度W、及閘極絕緣膜310之膜厚Tox 之數式(13-16)表示，又閘極210之橫 斷面積S2可由數式(13-17)表示，將數式(13-16)及(13-17)代入數式(13-15)即可得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(13-18)。
S 2=(R +2T ox +2 Tgate 2 )(2R +2T ox +2T gate 2 )-(R +2T ox )(2R +2T ox )(13-17)
滿足上述條件式(13-18)時即滿足數式(13-13)，將數值代入即得數式(13-19)。(數式(13-19)之單位為nm)(第91圖)
又設第1矽柱810之一邊長度為0.25nm至25μm。閘極絕緣膜310之膜厚為0.5nm至100nm。閘極210之長度為5nm至10μm。層間膜之介電常數εx 為3.9至7.6。然後以上述構造求得滿足數式(13-1)的條件。即第1矽柱810之周圍長度為25μm，並且閘極絕緣膜310之膜厚為0.5nm，閘極210之長度為10μm，層間膜之介電常數εx 為3.9。閘極電容Cg 可由閘極絕緣膜310之介電常數εx 、閘極210之長度l、第1矽柱810之周圍長度W、及閘極絕緣膜310之膜厚Tox 的數式(13-20)表示，閘極210之橫 斷面積S2可由數式(13-21)表示，將數式(13-20)及(13-21)代入數式(13-15)即得閘極210之橫斷面積S2及閘極210與第2矽柱820之距離Tspace2 的條件式(13-22)。
S 2=(R +2T ox +2T gate 2 )(2R +2T ox +2T gate 2 )-(R +2T ox )(2R +2T ox )(13-21)
滿足上述條件式(13-22)時即滿足數式(13-1)，將數值代入即得數式(13-23)。(數式(13-23)、(13-24)之單位為μm)
又由數式(13-23)可得數式(13-24)。
如第91圖所示，隨箭頭方向的進行，Cov2 變得比Cg 更小。
第14實施形態：半導體裝置
第92圖表示第13實施形態之層間膜620非為SiO2 而為SiN時之本發明半導體裝置的電晶體概略俯視圖。第93圖表示沿第92圖之切線A-A’的概略斷面圖，第94圖表 示第92圖之上視圖，第95圖表示沿第93圖之切線B-B’的概略斷面圖，第96圖表示沿第93圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為了減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容為小的數式(14-1)。
C ov 1 <C g (14-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊長度為10nm，另一邊之長度為20nm，閘極絕緣膜310之膜厚Tox 為EOT=1.0nm。由第13實施形態之數式(13-6)可得閘極210膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(14-2)。(數式(14-2)之單位為nm)(第97圖)
如第97圖所示，隨箭頭方向的進行，Cov1 變得比Cg 更小。
又於第13實施例之層間膜530非為SiO2 而為SiN時，同樣為了要減小寄生電容最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小的數式(14-3)。
C ov 2 <C g (14-3)
由第13實施形態之數式(13-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式 (14-4)。(數式(14-4)之單位為nm)(第98圖)
如第98圖所示，隨箭頭方向的進行，Cov2 比Cg 變越小。
第15實施形態：半導體裝置
第99圖表示第13實施形態之閘極絕緣膜310非為SiO2 而為HfO2 時之本發明半導體裝置之電晶體概略俯視圖。第100圖表示沿第99圖之切線A-A’的概略斷面圖，第101圖表示第99圖之上視圖，第102圖表示沿第100圖之切線B-B’的概略斷面圖，第103圖表示沿第100圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為了減小寄生電容最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小之數式(15-1)。
C ov 1 <C g (15-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊長度為10nm，閘極絕緣膜320為HfO2 ，膜厚Tox 為EOT=1.3nm。由第13實施形態之數式(13-6)可得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(15-2)。(數式(15-2)的單位為nm)(第104圖)
如第104圖所示，隨箭頭方向的進行，Cov1 變得比Cg 更小。
又於第13實施形態之閘極絕緣膜320非為SiO2 而為HfO2 時，亦為了減小寄生電容最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小的數式(15-3)。
C ov 2 <C g (15-3)
由第13實施形態之數式(13-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式(15-4)。(數式(15-4)之單位為nm)(第105圖)
如第105圖所示，隨箭頭方向的進行，Cov2 變得比Cg 更小。
第16實施形態：半導體裝置
第106圖表示第13實施形態之閘極絕緣膜310非為SiO2 而為HfO2 ，並且層間膜610非為SiO2 而為SiN時之本發明半導體裝置的電晶體概略俯視圖。第107圖表示沿第106圖之切線A-A’的概略斷面圖，第108圖表示第106圖之上視圖，第109圖表示沿第107圖之切線B-B’的概略斷面圖，第110圖表示沿第107圖之切線C-C’的概略斷面圖。本實施形態之半導體裝置亦為了減小寄生電容，最好滿足閘極210與半導體基板100間之寄生電容Cov1 比閘極電容Cg 為小之數式(16-1)。
C ov 1 <C g (16-1)
具體而言，設閘極210之長度為20nm而第1矽柱810之一邊長度為10nm，閘極絕緣膜320為HfO2 ，膜厚Tox 為EOT=1.3nm。由第13實施形態之數式(13-6)可得閘極210之膜厚Tgate1 及閘極210與半導體基板100之距離Tspace1 的條件式(16-2)。(數式(16-2)之單位為nm)(第111圖)
如第111圖所示，隨箭頭方向的進行，Cov1 變得比Cg 更小。
又於第13實施形態之閘極絕緣膜320非為SiO2 而為HfO2 ，並且層間膜620非為SiO2 而為SiN時，亦為了減小寄生電容最好滿足閘極210與第2矽柱820間之寄生電容Cov2 比閘極電容Cg 為小之數式(16-3)。
C ov 2 <C g (16-3)
由第13實施形態之數式(13-18)可得閘極210之膜厚Tgate2 及閘極210與第2矽柱820之距離Tspace2 的條件式(16-4)。(數式(16-4)之單位為nm)(第112圖)
如第112圖所示，隨箭頭方向的進行，Cov2 變得比Cg 更小。
綜上所述，本發明乃提供一種半導體裝置，其特徵在於：由第1絕緣體及第2矽柱所構成，該第1絕緣體係包圍形成在第2導電型雜質區域上之任意橫斷面形狀的第1矽柱表面之一部分，該第2導電型雜質區域係形成於第1導電型半導體基板之一部分，該第2矽柱係包含包圍該絕緣體之閘極及形成在第1矽柱之上部，並且其閘極係以第1絕緣體自半導體基板隔離而配置，其閘極又以第2絕緣體自第2矽柱隔離而配置，又閘極與半導體基板間電容比閘極電容還小，以及閘極與第2矽柱間電容比閘極電容還小。
依上述構成的半導體裝置因能減低半導體裝置的寄生電容而能提供高速度並且低消耗電力之ULSI(超大型積體電路)半導體裝置。
100‧‧‧半導體基板
210‧‧‧閘極
310‧‧‧閘極絕緣膜SiO2
320‧‧‧閘極絕緣膜HfO2 /SiO2
410、420、430‧‧‧接觸
510、520、530、540‧‧‧高濃度雜質擴散層
610‧‧‧層間絕緣膜(SiO2 )
620‧‧‧層間絕緣膜(SiN)
710、720‧‧‧矽化物
810、820‧‧‧矽柱
910‧‧‧元件隔離絕緣膜
1010‧‧‧高電阻區域
1110‧‧‧側壁氧化膜
1210‧‧‧接觸孔之蝕刻停止層
1310‧‧‧源極
1410‧‧‧汲極
1510‧‧‧CMP停止層
1610‧‧‧通道區域
Tspace1 ‧‧‧閘極與半導體基板間之距離
Tgate1 ‧‧‧閘極一端部的膜厚
Tgate2 ‧‧‧閘極另一端部的膜厚
Tspace2 ‧‧‧閘極與第2矽柱間之距離
S1‧‧‧閘極一端部之橫斷面積
S2‧‧‧閘極另一端部之橫斷面積
第1圖係表示本發明半導體裝置第1實施形態之立體圖。
第2圖係表示第1圖之半導體裝置沿A-A’線斷面圖。
第3圖係表示第1圖之半導體裝置上視圖。
第4圖係表示第2圖之半導體裝置沿B-B’線斷面圖。
第5圖係表示第2圖之半導體裝置沿C-C’線斷面圖。
第6圖係表示第1圖之半導體裝置為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第7圖係表示第1圖之半導體裝置為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第8圖係表示本發明半導體裝置第2實施形態之立體圖。
第9圖係表示第8圖之半導體裝置沿A-A’線斷面圖。
第10圖係表示第8圖之半導體裝置上視圖。
第11圖係表示第9圖之半導體裝置沿B-B’線斷面圖。
第12圖係表示第9圖之半導體裝置沿C-C’線斷面圖。
第13圖係表示第9圖之半導體裝置之層間膜為SiN時為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第14圖係表示第9圖之半導體裝置之層間膜為SiN時為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第15圖係表示本發明半導體裝置第3實施形態之立體圖。
第16圖係表示第15圖之半導體裝置沿A-A’線斷面圖。
第17圖係表示第15圖之半導體裝置上視圖。
第18圖係表示第16圖之半導體裝置沿B-B’線斷面圖。
第19圖係表示第16圖之半導體裝置沿C-C’線斷面圖。
第20圖係表示第15圖之半導體裝置之閘極絕緣膜為HfO2 時為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第21圖係表示第15圖之半導體裝置之閘極絕緣膜為HfO2 時為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第22圖係表示本發明半導體裝置第4實施形態之立體圖。
第23圖係表示第22圖之半導體裝置沿A-A’線斷面圖。
第24圖係表示第22圖之半導體裝置之上視圖。
第25圖係表示第23圖之半導體裝置沿B-B’線斷面圖。
第26圖係表示第23圖之半導體裝置沿C-C’線斷面圖。
第27圖係表示第22圖之半導體裝置之閘極絕緣膜為HfO2 而層間膜為SiN時為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第28圖係表示第22圖之半導體裝置之閘極絕緣膜為HfO2 而層間膜為SiN時為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第29圖係表示本發明之半導體裝置第2實施形態之立體圖。
第30圖係表示第29圖之半導體裝置沿A-A’線斷面 圖。
第31圖係表示第29圖之半導體裝置之上視圖。
第32圖係表示第30圖之半導體裝置沿B-B’線斷面圖。
第33圖係表示第30圖之半導體裝置沿C-C’線斷面圖。
第34圖係表示第29圖之半導體裝置為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第35圖係表示第29圖之半導體裝置為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第36圖係表示本發明第6實施形態之半導體裝置立體圖。
第37圖係表示第36圖之半導體裝置沿A-A’線斷面圖。
第38圖係表示第36圖之半導體裝置的上視圖。
第39圖係表示第37圖之半導體裝置沿B-B’線斷面圖。
第40圖係表示第37圖之半導體裝置沿C-C’線斷面圖。
第41圖係表示第36圖之半導體裝置之層間膜為SiN時為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第42圖係表示第36圖之半導體裝置之層間膜為SiN時為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第43圖係表示本發明半導體裝置第7實施形態之立體圖。
第44圖係表示第43圖之半導體裝置沿A-A’線斷面圖。
第45圖係表示第43圖之半導體裝置的上視圖。
第46圖係表示第44圖之半導體裝置沿B-B’線斷面圖。
第47圖係表示第44圖之半導體裝置沿C-C’線斷面圖。
第48圖係表示第43圖之半導體裝置之閘極絕緣膜為HfO2 時為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第49圖係表示第43圖之半導體裝置之閘極絕緣膜為HfO2 時為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第50圖係表示本發明之半導體裝置第7實施形態的立體圖。
第51圖係表示第50圖之半導體裝置沿A-A’線斷面圖。
第52圖係表示第50圖之半導體裝置的上視圖。
第53圖係表示第51圖之半導體裝置沿B-B’線斷面 圖。
第54圖係表示第51圖之半導體裝置沿C-C’線斷面圖。
第55圖係表示第50圖之半導體裝置之閘極絕緣膜為HfO2 而層間膜為SiN時，為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第56圖係表示第50圖之半導體裝置之閘極絕緣膜為HfO2 及層間膜為SiN時，為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第57圖係表示本發明之半導體裝置第9實施形態之立體圖。
第58圖係表示第57圖之半導體裝置沿A-A’線斷面圖。
第59圖係表示第57圖之半導體裝置的上視圖。
第60圖係表示第58圖之半導體裝置沿B-B’線斷面圖。
第61圖係表示第58圖之半導體裝置沿C-C’線斷面圖。
第62圖係表示第57圖之半導體裝置為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第63圖係表示第57圖之半導體裝置為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第64圖係表示本發明半導體裝置第10實施形態之立體圖。
第65圖係表示第64圖之半導體裝置沿A-A’線斷面圖。
第66圖係表示第64圖之半導體裝置的上視圖。
第67圖係表示第65圖之半導體裝置沿B-B’線斷面圖。
第68圖係表示第65圖之半導體裝置沿C-C’線斷面圖。
第69圖係表示第64圖之半導體裝置之層間膜為SiN時，為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第70圖係表示第64圖之半導體裝置之層間膜為SiN時為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第71圖係表示本發明之半導體裝置第11實施形態之立體圖。
第72圖係表示第71圖之半導體裝置沿A-A’線斷面圖。
第73圖係表示第71圖之半導體裝置的上視圖。
第74圖係表示第72圖之半導體裝置沿B-B’線斷面圖。
第75圖係表示第72圖之半導體裝置沿C-C’線斷面圖。
第76圖係表示第71圖之半導體裝置之閘極絕緣膜為HfO2 時，為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第77圖係表示第71圖之半導體裝置之閘極絕緣膜為HfO2 時，為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第78圖係表示本發明之半導體裝置第12實施形態的圖。
第79圖係表示第78圖之半導體裝置沿A-A’線斷面圖。
第80圖係表示第78圖之半導體裝置的上視圖。
第81圖係表示第79圖之半導體裝置沿B-B’線斷面圖。
第82圖係表示第79圖之半導體裝置沿C-C’線斷面圖。
第83圖係表示第78圖之半導體裝置之閘極絕緣膜為HfO2 而層間膜為SiN時，為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第84圖係表示第78圖之半導體裝置之閘極絕緣膜為HfO2 及層間膜為SiN時，為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第85圖係表示本發明之半導體裝置第13實施形態的立體圖。
第86圖係表示第85圖之半導體裝置沿A-A’線斷面 圖。
第87圖係表示第85圖之半導體裝置的上視圖。
第88圖係表示第86圖之半導體裝置沿B-B’線斷面圖。
第89圖係表示第86圖之半導體裝置沿C-C’線斷面圖。
第90圖係表示第85圖之半導體裝置為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第91圖係表示第85圖之半導體裝置為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離S2的關係。
第92圖係表示本發明之半導體裝置第14實施形態的立體圖。
第93圖係表示第92圖之半導體裝置沿A-A’線斷面圖。
第94圖係表示第92圖之半導體裝置的上視圖。
第95圖係表示第93圖之半導體裝置沿B-B’線斷面圖。
第96圖係表示第93圖之半導體裝置沿C-C’線斷面圖。
第97圖係表示第92圖之半導體裝置之層間膜為SiN時，為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第98圖係表示第92圖之半導體裝置之層間膜為SiN時，為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第99圖係表示本發明之半導體裝置第15實施形態的立體圖。
第100圖係表示第99圖之半導體裝置沿A-A’線斷面圖。
第101圖係表示第99圖之半導體裝置的上視圖。
第102圖係表示第100圖之半導體裝置沿B-B’線斷面圖。
第103圖係表示第100圖之半導體裝置沿C-C’線斷面圖。
第104圖係表示第99圖之半導體裝置之閘極絕緣膜為HfO2 時，為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第105圖係表示第99圖之半導體裝置之閘極絕緣膜為HfO2 時，為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第106圖係表示本發明之半導體裝置第16實施形態的立體圖。
第107圖係表示第106圖之半導體裝置沿A-A’線斷面圖。
第108圖係表示第106圖之半導體裝置的上視圖。
第109圖係表示第107圖之半導體裝置沿B-B’線斷面 圖。
第110圖係表示第107圖之半導體裝置沿C-C’線斷面圖。
第111圖係表示第106圖之半導體裝置之閘極絕緣膜為HfO2 及層間膜為SiN時，為了要滿足Cov1 <Cg ，其閘極橫斷面積S1及閘極與半導體基板之距離Tspace1 的關係。
第112圖係表示第106圖之半導體裝置之閘極絕緣膜為HfO2 及層間膜為SiN時，為了要滿足Cov2 <Cg ，其閘極橫斷面積S2及閘極與第2矽柱之距離Tspace2 的關係。
第113圖係表示習用之SGT例的斷面圖。
第114圖係表示習用之SGT例俯視圖及沿其A-A’線斷面圖。
第115圖係表示以減低寄生電容為目的之習用SGT例斷面圖。
第116圖係表示以減低寄生電容為目的之習用SGT例斷面圖。
100‧‧‧半導體基板
210‧‧‧閘極
310‧‧‧閘極絕緣膜SiO2
410、420、430‧‧‧接觸
510、520、530、540‧‧‧高濃度雜質擴散層
610‧‧‧層間絕緣膜(SiO2 )
710、720‧‧‧矽化物
810、820‧‧‧矽柱
910‧‧‧元件隔離絕緣膜
Tspace1 ‧‧‧閘極與半導體基板間之距離
Tgate1 ‧‧‧閘極一端部的膜厚
Tgate2 ‧‧‧閘極另一端部的膜厚
Tspace2 ‧‧‧閘極與第2矽柱間之距離

Claims (22)

  1. 一種半導體裝置，其特徵在於，具備：形成在第1導電型半導體基板之一部分的第2導電型雜質區域；形成在前述第2導電型雜質區域上的任意之橫斷面形狀的第1矽柱；包圍前述第1矽柱表面之一部分的第1絕緣體；包圍前述第1絕緣體之閘極；以及形成在前述第1矽柱上之含有第2導電型雜質區域之第2矽柱，前述閘極係以前述第1絕緣體自前述半導體基板隔離而配置，前述閘極係以第2絕緣體自前述第2矽柱隔離而配置，前述閘極與前述半導體基板之間的電容係比閘極電容還小，以及前述閘極與前述第2矽柱之間的電容係比前述閘極電容還小。
  2. 一種半導體裝置，其特徵在於，具備：形成在第1導電型半導體基板之一部分的第2導電型雜質區域；形成在前述第2導電型雜質區域上的任意之橫斷面形狀的第1矽柱；包圍前述第1矽柱表面之一部分的第1絕緣體；包圍前述第1絕緣體之閘極；以及形成在前述第1矽柱上之含有第2導電型雜質區域 之第2矽柱，前述閘極係以前述第1絕緣體自前述半導體基板隔離而配置，前述閘極係以第2絕緣體自前述第2矽柱隔離而配置，前述閘極與前述半導體基板之間的電容係比閘極電容還十分的小，以及前述閘極與前述第2矽柱之間的電容係比前述閘極電容還十分的小。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述閘極之斷面積(單位：nm2 )係比以第2絕緣體隔離之半導體基板與閘極之距離(單位：nm)乘以2×109 之值還小，又前述閘極之斷面積(單位：nm2 )係比以第2絕緣體隔離之第2矽柱與閘極之距離(單位：nm)乘以2×109 之值還小。
  4. 如申請專利範圍第2項之半導體裝置，其中，前述閘極之斷面積(單位：nm2 )係比以第2絕緣體隔離之半導體基板與閘極之距離(單位：nm)乘以2×109 之值還十分的小，又前述閘極之斷面積(單位：nm2 )係比以第2絕緣體隔離之第2矽柱與閘極之距離(單位：nm)乘以2×109 之值還十分的小。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述第1矽柱係由圓柱形之矽柱所構成，包圍其表面之一部分的第1絕緣體及包圍該絕緣體之閘極亦由圓形狀所構成。
  6. 如申請專利範圍第5項之半導體裝置，其中，前述閘極之一端部的膜厚Tgate1 (單位：μm)及以第2絕緣體隔離 之半導體基板與閘極之距離Tspace1 (單位：μm)的關係式為2.0e 6．T space 1 >πT gate 1 2 +1.0e 2T gate 1 ,並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)及以第2絕緣體隔離之第2矽柱與閘極之距離Tspace2 (單位：μm)的關係式為2.0e 6．T space 2 >πT gate 2 2 +1.0e 2T gate 2 。
  7. 如申請專利範圍第2項之半導體裝置，其中，前述第1矽柱係由圓柱形之矽柱所構成，包圍其表面之一部分的第1絕緣體及包圍該絕緣體之閘極亦由圓形狀所構成。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述閘極之一端部的膜厚Tgate1 (單位：μm)及以第2絕緣體隔離之半導體基板與閘極之距離Tspace1 (單位：μm)的關係式為2.0e 6．T space 1 >>πT gate 1 2 +1.0e 2T gate 1 ,並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)及以第2絕緣體隔離之第2矽柱與閘極之距離Tspace2 (單位：μm)的關係式為2.0e 6．T space 2 >>πT gate 2 2 +1.0e 2T gate 2 。
  9. 如申請專利範圍第1項之半導體裝置，其中，前述第1 矽柱係由正方形之橫斷面狀矽柱所構成，包圍其表面之一部分的第1絕緣體及包圍該絕緣體之閘極亦由正方形橫斷面形狀所構成。
  10. 如申請專利範圍第9項之半導體裝置，其中，前述閘極之一端部的膜厚Tgate1 (單位：μm)、及以第2絕緣體隔離之半導體基板與閘極之距離Tspace1 (單位：μm)的關係式為2.0e 6．T space 1 >4T gate 1 2 +1.0e 2T gate 1 ,並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)、及以第2絕緣體隔離之第2矽柱與閘極之距離Tspace2 (單位：μm)的關係式為2.0e 6．T space 2 >4T gate 2 2 +1.0e 2T gate 2 。
  11. 如申請專利範圍第2項之半導體裝置，其中，前述第1矽柱係由正方形之橫斷面形狀的矽柱所構成，並且包圍其表面之一部分的第1絕緣體及包圍該絕緣體之閘極亦由正方形之橫斷面形狀所構成。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述閘極之一端部的膜厚Tgate1 (單位：μm)、及以第2絕緣體隔離之半導體基板與閘極之距離Tspace1 (單位：μm)的關係式為2.0e 6．T space 1 >>4T gate 1 2 +1.0e 2T gate 1 , 並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)、及以第2絕緣體隔離之第2矽柱與閘極之距離Tspace2 (單位：μm)的關係式為2.0e 6．T space 2 >>4T gate 2 2 +1.0e 2T gate 2 。
  13. 如申請專利範圍第1項之半導體裝置，其中，前述第1矽柱係由四角形之橫斷面形狀的矽柱所構成，包圍其表面之一部分的第1絕緣體及包圍該絕緣體之閘極亦由四角形之橫斷面形狀所構成。
  14. 如申請專利範圍第13項之半導體裝置，其中，前述閘極之一端部的膜厚Tgate1 (單位：μm)、及以第2絕緣體隔離之半導體基板與閘極之距離Tspace1 (單位：μm)的關係式為3.0e 6．T space 1 >4T gate 1 2 +1.5e 2T gate 1 ,並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)、及以第2絕緣體隔離之第2矽柱與閘極之距離Tspace2 (單位：μm)的關係式為3.0e 6．T space 2 >4T gate 2 2 +1.5e 2T gate 2 。
  15. 如申請專利範圍第2項之半導體裝置，其中，前述第1矽柱係由四角形之橫斷面形狀的矽柱所構成，又包圍其表面之一部分的第1絕緣體及包圍該絕緣體之閘極亦由四角形之橫斷面形狀所構成。
  16. 如申請專利範圍第15項之半導體裝置，其中，前述閘極之一端部的膜厚Tgate1 (單位：μm)、及以第2絕緣體隔離之半導體基板與閘極之距離Tspace1 (單位：μm)之關係式為3.0e 6．T space 1 >>4T gate 1 2 +1.5e 2T gate 1 ,並且前述閘極之另一端部的膜厚Tgate2 (單位：μm)、及以第2絕緣體隔離之第2矽柱與閘極之距離Tspace2 (單位：μm)之關係式為3.0e 6．T space 2 >>4T gate 2 2 +1.5e 2T gate 2 。
  17. 如申請專利範圍第1至16項中任一項之半導體裝置，其中，前述第2絕緣體係由SiO2 、SiN、或SiO2 與SiN之層構造所構成。
  18. 如申請專利範圍第1至16項中任一項之半導體裝置，其中，前述第1絕緣體係由SiO2 、HfO2 、或SiON所構成。
  19. 如申請專利範圍第1至16項中任一項的半導體裝置，其中，前述閘極係由TaN、TiN、NiSi、Ni3 Si、Ni2 Si、PtSi、Pt3 Si、W之材料中選擇。
  20. 如申請專利範圍第1至16項中任一項的半導體裝置，其中，前述第1矽柱，係包含：形成在前述半導體基板之一部分之與第2導電型雜質區域鄰接的第2導電型高濃度雜質區域；及鄰接於前述第2矽柱之第2導電型高 濃度雜質區域。
  21. 如申請專利範圍第1至16項中任一項的半導體裝置，其中，包含形成在前述第2矽柱之一部分的第2導電型高濃度雜質區域。
  22. 如申請專利範圍第21項之半導體裝置，其中，包含：形成在前述半導體基板之一部分的第2導電型雜質區域之一部分的矽化物區域；及形成在前述第2矽柱之第2導電型高濃度雜質區域之一部分的矽化物區域。
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