KR20100088163A - 반도체 장치 - Google Patents

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Abstract

본 발명은 3차원 반도체인 SGT(Surrounding Gate Transistor)의 기생 용량 증가에 따른 소비전력의 증대와 동작속도의 저하를 해결하고, SGT의 고속화, 저소비전력을 실현하는 반도체 장치를 제공하는 것을 과제로 한다. 상기 과제를 해결하기 위해, 제 1 도전형의 반도체 기판(100)의 일부에 형성된 제 2 도전형의 불순물 영역(510); 그 위에 형성된 임의의 횡단면 형상의 제 1 실리콘 기둥(810); 그 표면의 일부를 둘러싼 제 1 절연체(310); 그 절연체를 둘러싼 게이트(210); 및 제 1 실리콘 기둥의 상부에 형성된 제 2 도전형의 불순물 영역(540)을 포함한 제 2 실리콘 기둥(820)을 구비하며, 게이트가 반도체 기판으로부터 제 2 절연체에 의해 분리되어 배치되고, 또, 게이트가 제 2 실리콘 기둥으로부터 제 2 절연체에 의해 분리되고, 게이트 용량보다 게이트와 반도체 기판 사이의 용량이 작은 것과, 게이트 용량보다 게이트와 제 2 실리콘 기둥 사이의 용량이 작아지는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 3차원 반도체인 SGT(Surrounding Gate Transistor)의 반도체 장치 및 그 제조방법에 관한 것이다.
플레이너형 트랜지스터가 미세화됨에 따라, 저소비전력이면서 저렴하고 고도의 정보처리능력을 갖는 마이크로프로세서나, ASIC, 마이크로컴퓨터, 저렴하고 대용량의 메모리로서 컴퓨터나 통신, 계측기기, 자동제어장치, 생활기기와 같은 광범위한 분야에서 사용되고 있다. 그런데, 반도체 기판상에 평면으로 형성하는 플레이너형 트랜지스터는, 평면적으로 형성되는, 즉 소스와 게이트, 드레인이 실리콘 기판 표면에 수평으로 구성되는데 반해, SGT는 소스와 게이트, 드레인이 실리콘 기판에 대해 수직 방향으로 배치되어 있고, 게이트가 볼록형상 반도체층을 둘러싼 구조로 되어 있다(예를 들면, 비특허문헌 1, 도 113). 따라서, SGT는 플레이너형 트랜지스터에 비해 점유 면적이 큰 폭으로 축소된다. 그러나, 종래의 SGT 구조에서는 면적 축소(scaling)가 진행됨에 따라 점유 면적에 차지하는 게이트 전극의 비율이 커진다. 또한, 실리콘 기둥의 면적 축소로 인해 소스와 드레인의 저항이 증대되어 ON 전류가 감소한다.
이에 게이트를 실리콘 기둥 속으로 매립한 SGT 구조를 갖는 BG-SGT(Buried-Gate SGT)를 도시한다(예를 들면, 비특허문헌 2, 도 114). 이러한 구조에서는, 직경이 작은 실리콘 기둥과 직경이 큰 소스 및 드레인 실리콘 기둥을 동시에 만들 수 있으므로, 쇼트 채널 효과(short-channel effect)의 억제와 소스, 드레인 저항의 감소를 동시에 만족할 수 있다. OFF 전류의 감소와 ON 전류의 증가를 달성할 수 있다.
그러나, LSI의 고속화, 저소비전력을 실현하기 위해 낮은 기생 용량(parasitic capacitance)이 요구되는 것에 대해, 종래의 BG-SGT는 게이트와 소스 사이 또는 게이트와 드레인 사이의 낮은 기생 용량이 실현될 수 없다.
이러한 디바이스의 고속화를 실현하기 위해 게이트와 드레인 사이의 기생 용량 및 게이트와 소스 사이의 기생 용량을 작게 하는 방법으로는, 예를 들면 VRG-MOSFET(Vertical Replacement Gate MOSFET)(예를 들면, 비특허문헌 3, 특허문헌 1, 도 115)나, (예를 들면 특허문헌 2, 도 116) 등이 알려져 있다.
먼저, VRG-MOSFET(특허문헌 1)를 도 115에 나타낸다. 실리콘 기둥에 인접해 있는 게이트는 게이트 절연막을 사이에 두고 실리콘 기둥에 면해 있을 뿐 아니라, 층간 절연막을 사이에 두고 소스부와 드레인부에 면해 있다. 따라서, 게이트와 실리콘 기둥 사이의 게이트 용량뿐만 아니라, 게이트와 소스 사이 및 게이트와 드레인 사이에 기생 용량이 발생한다. 이 기생 용량을 작게 하기 위해, 게이트와 소스 사이에 있는 층간 절연막의 막두께를 크게 함으로써 게이트와 소스 사이의 거리를 크게 하는 것과, 게이트와 드레인 사이에 있는 층간 절연막의 막두께를 크게 함으로써 게이트와 드레인 사이의 거리를 크게 하는 구조를 제안하고 있다.
또한, 특허문헌 2에 있는 바와 같이 게이트와 소스 사이의 기생 용량을 작게 하는 것을 목적으로 한 구조의 SGT를 도 116에 나타낸다. 실리콘 기둥에 인접해 있는 게이트는 게이트 절연막을 사이에 두고 실리콘 기둥에 면해 있을 뿐 아니라, 층간 절연막을 사이에 두고 소스부에 면해 있다. 따라서, 게이트와 실리콘 기둥 사이의 게이트 용량뿐만 아니라, 게이트와 소스 사이에 기생 용량이 발생한다. 이 기생 용량을 작게 하기 위해, 게이트와 소스 사이에 있는 층간 절연막의 막두께를 크게 함으로써 게이트와 소스 사이의 거리를 크게 하는 구조를 제안하고 있다.
미국특허 제6,027,975호(Feb. 22, 2000 John M. Hergenrother) 미국특허 제5,504,359호(Apr. 2, 1996 Mark S. Rodder)
H. Takato et al., IEEE transaction on electron devices, Vol.38, No.3, March 1991, p 573-578 M. Iwai et al., Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials, Tokyo, 2003, p 630-631 IEDM 1999 John M. Hergenrother
상술한 기생 용량을 작게 하는 것을 목적으로 하는 SGT의 구조(예를 들면, 특허문헌 2)는 종래의 구조(예를 들면, 비특허문헌 1)보다 기생 용량이 작아진 구조를 제안하고 있지만, 실제로 LSI를 구성하는 SGT가 그 고속화를 실현하기 위해서는 게이트 용량보다 기생 용량이 작은 것이 바람직하다. 그러나, 상술한 기생 용량을 작게 하는 것을 목적으로 하는 SGT의 구조에서는, 게이트 용량보다 기생 용량이 작지 않거나 또는 게이트 용량보다 기생 용량이 충분히 작지 않은 경우를 생각할 수 있다. 기생 용량이 종래의 구조보다 작아지도록 게이트와 소스 사이의 층간 막두께를 크게 한 특허문헌 1의 경우, 소스부에 면하는 게이트의 면적을 작게 하지 않으면 게이트 용량보다 작은 기생 용량을 얻을 수 없는 문제가 있다. 또한, 게이트 산화막의 두께보다 게이트와 소스 사이의 층간 막두께가 큰 특허문헌 2의 경우도 마찬가지로, 소스부에 면하는 게이트의 면적을 작게 하지 않으면 게이트 용량보다 작은 기생 용량을 얻을 수 없는 문제가 있다.
본 발명은 상기 문제를 감안하여 이루어진 것이며, SGT 동작속도의 저하 문제를 해결하기 위해 기생 용량을 작게 한 반도체 장치를 제공하는 것을 목적으로 한다.
따라서, 본 발명의 일 양태에 따르면, 제 1 도전형의 반도체 기판의 일부에 형성된 제 2 도전형의 불순물 영역; 상기 제 2 도전형의 불순물 영역상에 형성된 임의의 횡단면 형상의 제 1 실리콘 기둥; 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체; 상기 제 1 절연체를 둘러싼 게이트; 및 상기 제 1 실리콘 기둥 위에 형성된 제 2 도전형의 불순물 영역을 포함한 제 2 실리콘 기둥을 구비하며, 상기 게이트가 상기 반도체 기판으로부터 상기 제 1 절연체에 의해 분리되어 배치되고, 상기 게이트가 상기 제 2 실리콘 기둥으로부터 제 2 절연체에 의해 분리되어 배치되고, 게이트 용량보다 상기 게이트와 상기 반도체 기판 사이의 용량이 작은 것과, 상기 게이트 용량보다 상기 게이트와 상기 제 2 실리콘 기둥 사이의 용량이 작은 것을 특징으로 하는 반도체 장치가 제공된다.
게이트 용량보다 상기 게이트와 상기 반도체 기판 사이의 용량이 충분히 작은 것이 바람직하고, 상기 게이트 용량보다 상기 게이트와 상기 제 2 실리콘 기둥 사이의 용량이 충분히 작은 것이 바람직하다.
상기 게이트의 단면적(단위:㎚2)이 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(단위:㎚)에 2×109를 곱한 값보다 작고, 또, 상기 게이트의 단면적(단위:㎚2)이 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(단위:㎚)에 2×109를 곱한 값보다 작은 것이 바람직하다.
본 발명의 다른 양태에서는, 상기 제 1 실리콘 기둥은 원기둥의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 원형상으로 이루어진다.
상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
Figure pct00001
이고,
또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
Figure pct00002
이다.
상기 게이트의 일단부는 게이트의 반도체 기판측 단부로 하고, 타단부는 게이트의 제 2 실리콘 기둥측 단부로 할 수 있다.
본 발명의 다른 양태에서는, 상기 제 1 실리콘 기둥이 정방형의 횡단면 형상의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 정방형의 횡단면 형상으로 이루어진다.
상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
Figure pct00003
이고,
또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
Figure pct00004
이다.
본 발명의 다른 양태에서는, 상기 제 1 실리콘 기둥이 사각형의 횡단면 형상의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 사각형의 횡단면 형상으로 이루어진다.
상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
Figure pct00005
이고,
또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
Figure pct00006
이다.
본 발명의 바람직한 양태에서는, 상기 제 2 절연체가 SiO2, SiN 또는 SiO2와 SiN의 층 구조로 이루어진다.
상기 제 1 절연체가 SiO2, HfO2 또는 SiON으로 이루어진다.
상기 게이트가 TaN, TiN, NiSi, Ni3Si, Ni2Si, PtSi, Pt3Si, W 재료에서 선택된다.
본 발명의 바람직한 양태에서는, 상기 제 1 실리콘 기둥은, 상기 반도체 기판의 일부에 형성된 제 2 도전형의 불순물 영역에 인접한 제 2 도전형의 고농도 불순물 영역, 및 상기 제 2 실리콘 기둥에 인접한 제 2 도전형의 고농도 불순물 영역을 포함한다.
상기 제 2 실리콘 기둥의 일부에 형성된 제 2 도전형의 고농도 불순물 영역을 포함한다.
상기 반도체 기판 일부의 제 2 도전형의 불순물 영역의 일부에 형성된 실리사이드 영역, 및 상기 제 2 실리콘 기둥의 제 2 도전형의 고농도 불순물 영역의 일부에 형성된 실리사이드 영역을 포함한다.
상기 구성의 반도체 장치에 따르면, 반도체 디바이스의 기생 용량을 감소시킬 수 있으므로, 고속이면서 저소비전력인 ULSI(초대규모 집적회로)의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 반도체 장치의 실시형태 1을 나타낸 평면도이다.
도 2는 도 1의 반도체 장치의 A-A' 단면도이다.
도 3은 도 1의 반도체 장치의 상면도이다.
도 4는 도 2의 반도체 장치의 B-B' 단면도이다.
도 5는 도 2의 반도체 장치의 C-C' 단면도이다.
도 6은 도 1의 반도체 장치에 대해 Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 7은 도 1의 반도체 장치에 대해 Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 8은 본 발명의 반도체 장치의 실시형태 2를 나타낸 평면도이다.
도 9는 도 8의 반도체 장치의 A-A' 단면도이다.
도 10은 도 8의 반도체 장치의 상면도이다.
도 11은 도 9의 반도체 장치의 B-B' 단면도이다.
도 12는 도 9의 반도체 장치의 C-C' 단면도이다.
도 13은 도 9의 반도체 장치에 대해 층간막이 SiN인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 14는 도 9의 반도체 장치에 대해 층간막이 SiN인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 15는 본 발명의 반도체 장치의 실시형태 3을 나타낸 평면도이다.
도 16은 도 15의 반도체 장치의 A-A' 단면도이다.
도 17은 도 15의 반도체 장치의 상면도이다.
도 18은 도 16의 반도체 장치의 B-B' 단면도이다.
도 19는 도 16의 반도체 장치의 C-C' 단면도이다.
도 20은 도 15의 반도체 장치에 대해 게이트 절연막이 HfO2인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 21은 도 15의 반도체 장치에 대해 게이트 절연막이 HfO2인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 22는 본 발명의 반도체 장치의 실시형태 4를 나타낸 평면도이다.
도 23은 도 22의 반도체 장치의 A-A' 단면도이다.
도 24는 도 22의 반도체 장치의 상면도이다.
도 25는 도 23의 반도체 장치의 B-B' 단면도이다.
도 26은 도 23의 반도체 장치의 C-C' 단면도이다.
도 27은 도 22의 반도체 장치에 대해 게이트 절연막이 HfO2이고 층간막이 SiN인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 28은 도 22의 반도체 장치에 대해 게이트 절연막이 HfO2이고 층간막이 SiN인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 29는 본 발명의 반도체 장치의 실시형태 5를 나타낸 평면도이다.
도 30은 도 29의 반도체 장치의 A-A' 단면도이다.
도 31은 도 29의 반도체 장치의 상면도이다.
도 32는 도 30의 반도체 장치의 B-B' 단면도이다.
도 33은 도 30의 반도체 장치의 C-C' 단면도이다.
도 34는 도 29의 반도체 장치에 대해 Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 35는 도 29의 반도체 장치에 대해 Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 36은 본 발명의 반도체 장치의 실시형태 6을 나타낸 평면도이다.
도 37은 도 36의 반도체 장치의 A-A' 단면도이다.
도 38은 도 36의 반도체 장치의 상면도이다.
도 39는 도 37의 반도체 장치의 B-B' 단면도이다.
도 40은 도 37의 반도체 장치의 C-C' 단면도이다.
도 41은 도 36의 반도체 장치에 대해 층간막이 SiN인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 42는 도 36의 반도체 장치에 대해 층간막이 SiN인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 43은 본 발명의 반도체 장치의 실시형태 7을 나타낸 평면도이다.
도 44는 도 43의 반도체 장치의 A-A' 단면도이다.
도 45는 도 43의 반도체 장치의 상면도이다.
도 46은 도 44의 반도체 장치의 B-B' 단면도이다.
도 47은 도 44의 반도체 장치의 C-C' 단면도이다.
도 48은 도 43의 반도체 장치에 대해 게이트 절연막이 HfO2인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 49는 도 43의 반도체 장치에 대해 게이트 절연막이 HfO2인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 50은 본 발명의 반도체 장치의 실시형태 8을 나타낸 평면도이다.
도 51은 도 50의 반도체 장치의 A-A' 단면도이다.
도 52는 도 50의 반도체 장치의 상면도이다.
도 53은 도 51의 반도체 장치의 B-B' 단면도이다.
도 54는 도 51의 반도체 장치의 C-C' 단면도이다.
도 55는 도 50의 반도체 장치에 대해 게이트 절연막이 HfO2이고 층간막이 SiN인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 56은 도 50의 반도체 장치에 대해 게이트 절연막이 HfO2이고 층간막이 SiN인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 57은 본 발명의 반도체 장치의 실시형태 9를 나타낸 평면도이다.
도 58은 도 57의 반도체 장치의 A-A' 단면도이다.
도 59는 도 57의 반도체 장치의 상면도이다.
도 60은 도 58의 반도체 장치의 B-B' 단면도이다.
도 61은 도 58의 반도체 장치의 C-C' 단면도이다.
도 62는 도 57의 반도체 장치에 대해 Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 63은 도 57의 반도체 장치에 대해 Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 64는 본 발명의 반도체 장치의 실시형태 10을 나타낸 평면도이다.
도 65는 도 64의 반도체 장치의 A-A' 단면도이다.
도 66은 도 64의 반도체 장치의 상면도이다.
도 67은 도 65의 반도체 장치의 B-B' 단면도이다.
도 68은 도 65의 반도체 장치의 C-C' 단면도이다.
도 69는 도 64의 반도체 장치에 대해 층간막이 SiN인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 70은 도 64의 반도체 장치에 대해 층간막이 SiN인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 71은 본 발명의 반도체 장치의 실시형태 11을 나타낸 평면도이다.
도 72는 도 71의 반도체 장치의 A-A' 단면도이다.
도 73은 도 71의 반도체 장치의 상면도이다.
도 74는 도 72의 반도체 장치의 B-B' 단면도이다.
도 75는 도 72의 반도체 장치의 C-C' 단면도이다.
도 76은 도 71의 반도체 장치에 대해 게이트 절연막이 HfO2인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 77은 도 71의 반도체 장치에 대해 게이트 절연막이 HfO2인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 78은 본 발명의 반도체 장치의 실시형태 12를 나타낸 평면도이다.
도 79는 도 78의 반도체 장치의 A-A' 단면도이다.
도 80은 도 78의 반도체 장치의 상면도이다.
도 81은 도 79의 반도체 장치의 B-B' 단면도이다.
도 82는 도 79의 반도체 장치의 C-C' 단면도이다.
도 83은 도 78의 반도체 장치에 대해 게이트 절연막이 HfO2이고 층간막이 SiN인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 84는 도 78의 반도체 장치에 대해 게이트 절연막이 HfO2이고 층간막이 SiN인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 85는 본 발명의 반도체 장치의 실시형태 13을 나타낸 평면도이다.
도 86은 도 85의 반도체 장치의 A-A' 단면도이다.
도 87은 도 85의 반도체 장치의 상면도이다.
도 88은 도 86의 반도체 장치의 B-B' 단면도이다.
도 89는 도 86의 반도체 장치의 C-C' 단면도이다.
도 90은 도 85의 반도체 장치에 대해 Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 91은 도 85의 반도체 장치에 대해 Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 92는 본 발명의 반도체 장치의 실시형태 14를 나타낸 평면도이다.
도 93은 도 92의 반도체 장치의 A-A' 단면도이다.
도 94는 도 92의 반도체 장치의 상면도이다.
도 95는 도 93의 반도체 장치의 B-B' 단면도이다.
도 96은 도 93의 반도체 장치의 C-C' 단면도이다.
도 97은 도 92의 반도체 장치에 대해 층간막이 SiN인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 98은 도 92의 반도체 장치에 대해 층간막이 SiN인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 99는 본 발명의 반도체 장치의 실시형태 15를 나타낸 평면도이다.
도 100은 도 99의 반도체 장치의 A-A' 단면도이다.
도 101은 도 99의 반도체 장치의 상면도이다.
도 102는 도 100의 반도체 장치의 B-B' 단면도이다.
도 103은 도 100의 반도체 장치의 C-C' 단면도이다.
도 104는 도 99의 반도체 장치에 대해 게이트 절연막이 HfO2인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 105는 도 99의 반도체 장치에 대해 게이트 절연막이 HfO2인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 106은 본 발명의 반도체 장치의 실시형태 16을 나타낸 평면도이다.
도 107은 도 106의 반도체 장치의 A-A' 단면도이다.
도 108은 도 106의 반도체 장치의 상면도이다.
도 109는 도 107의 반도체 장치의 B-B' 단면도이다.
도 110은 도 107의 반도체 장치의 C-C' 단면도이다.
도 111은 도 106의 반도체 장치에 대해 게이트 절연막이 HfO2이고 층간막이 SiN인 경우, Cov1＜Cg를 만족시키기 위한 게이트의 횡단면적(S1) 및 게이트와 반도체 기판의 거리(Tspace1)의 관계를 나타낸 도면이다.
도 112는 도 106의 반도체 장치에 대해 게이트 절연막이 HfO2이고 층간막이 SiN인 경우, Cov2＜Cg를 만족시키기 위한 게이트의 횡단면적(S2) 및 게이트와 제 2 실리콘 기둥의 거리(Tspace2)의 관계를 나타낸 도면이다.
도 113은 종래의 SGT의 일례를 나타낸 단면도이다.
도 114는 종래의 SGT의 일례를 나타낸 사시도와 그 A-A' 단면도이다.
도 115는 종래의 기생 용량을 감소시키는 것을 목적으로 한 SGT의 일례를 나타낸 단면도이다.
도 116은 종래의 기생 용량을 감소시키는 것을 목적으로 한 SGT의 일례를 나타낸 단면도이다.
이하, 본 발명의 반도체 장치를 도면을 참조하여 상세히 설명한다. 다음 표 에 나타낸 바와 같이, 실시형태 1 내지 16은 제 1 실리콘 기둥의 단면 형상, 제 2 절연체(층간막)의 재질, 제 1 절연체(게이트 절연막)의 재질이 서로 다르다.

실시형태		 제 1 실리콘
기둥(810)의
단면		 제 2 절연체
(층간막)
(610, 620)		 제 1 절연체
(게이트 절연막)
(310, 320)
도면
1

임의 형상

 SiO2 SiO2 1∼7
2 SiN SiO2 8∼14
3 SiO2 HfO2 15∼21
4 SiN HfO2 22∼28
5

원기둥

 SiO2 SiO2 29∼35
6 SiN SiO2 36∼42
7 SiO2 HfO2 43∼49
8 SiN HfO2 50∼56
9

정방형

 SiO2 SiO2 57∼63
10 SiN SiO2 64∼70
11 SiO2 HfO2 71∼77
12 SiN HfO2 78∼84
13

장방형

 SiO2 SiO2 85∼91
14 SiN SiO2 92∼98
15 SiO2 HfO2 99∼105
16 SiN HfO2 106∼112
실시형태 1: 반도체 장치
실시형태 1 내지 4는 제 1 실리콘 기둥(810)의 단면이 임의 형상인 경우이다. 도 1은 본 발명의 반도체 장치의 실시형태 1에 있어서의 트랜지스터의 개략적인 사시도이다. 도 2는 도 1의 절단선 A-A'의 개략적인 단면도이고, 도 3은 도 1의 상면도이고, 도 4는 도 2의 절단선 B-B'의 개략적인 단면도이고, 도 5는 도 2의 절단선 C-C'의 개략적인 단면도이다. 실시형태 1의 반도체 장치는, 제 1 도전형의 반도체 기판(100)에 형성된 임의의 횡단면 형상의 제 1 실리콘 기둥(810), 그 표면의 일부를 둘러싼 제 1 절연체(310), 그 절연체(310)를 둘러싼 게이트(210), 및 상기 제 1 실리콘 기둥(810)의 상부에 형성된 제 2 실리콘 기둥(820)을 구비한다. 상기 게이트(210)가 반도체 기판(100)으로부터 제 2 절연체(610)에 의해 분리되어 배치되고, 또, 상기 게이트(210)가 상기 제 2 실리콘 기둥(820)으로부터 제 2 절연체(610)에 의해 분리된다.
반도체 장치는 또한, 제 1 실리콘 기둥(810)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(520), 제 1 실리콘 기둥(810)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(530), 반도체 기판(100)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(510), 및 제 2 실리콘 기둥(820)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(540)을 구비한다. 상기 제 2 도전형의 고농도 불순물 영역(510)의 일부에 형성된 실리사이드 영역(720), 상기 제 2 도전형의 고농도 불순물 영역(540)에 형성된 실리사이드 영역(710), 상기 실리사이드 영역(720) 위에 형성된 콘택(430), 상기 실리사이드 영역(710) 위에 형성된 콘택(420), 상기 게이트(210) 위에 형성된 콘택(410), 및 반도체 기판(100)에 형성된 소자분리(910)를 구비한다.
제 1 실리콘 기둥(810)은 고농도 불순물 영역(520) 및 고농도 불순물 영역(530)을 포함한다. 제 2 실리콘 기둥(820)은 고농도 불순물 영역(540) 및 실리사이드 영역(710)을 포함한다.
제 1 절연체(310)(게이트 절연체)는 SiO2이고, 제 2 절연체(610)(층간막)는 SiO2이다.
본 실시형태에서 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(201)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (1-1)이 바람직하다.
Figure pct00007
(1-1)
구체적으로 게이트(210)의 길이가 20㎚이고 반도체 기판(100)의 주위길이가 31.4㎚, 게이트 절연막(310)의 환산 막두께(Tox)가 1㎚, 층간막이 SiO2라고 한다. 게이트(210)와 반도체 기판(100) 사이의 용량(Cov1), 층간막(610)의 유전율(εx), 게이트(210) 일단부의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 관계는 식 (1-2)가 되고, 식 (1-1)에 대입하면 식 (1-3)이 된다.
Figure pct00008
(1-2)
Figure pct00009
(1-3)
게이트 용량(Cg)은 게이트 절연막(310)의 SiO2 유전율(εox), 게이트(210)의 길이(l), 제 1 실리콘 기둥(810)의 주위길이(w) 및 게이트 절연막(310)의 환산 막두께(Tox)의 식 (1-4)로 표시되므로, 식 (1-4)를 식 (1-3)에 대입하면, 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (1-5)가 얻어진다. 여기서, 게이트 용량이란 게이트(210)와 제 1 실리콘 기둥(810)을 전극으로 하고, 게이트 절연막(310)을 사이에 개재시킨 용량을 말한다.
Figure pct00010
(1-4)
Figure pct00011
(1-5)
상기 조건식 (1-5)를 만족할 때 식 (1-1)을 만족하므로 식 (1-6)이 얻어진다. (식 (1-5), (1-6)의 단위:㎚) (도 6)
Figure pct00012
(1-6)
또, 제 1 실리콘 기둥(810)은 주위길이가 1㎚∼100㎛이고, 게이트 절연막(310)은 SiO2나 고유전율막을 사용하므로 환산 막두께는 0.5㎚∼100㎚이다. 게이트(210)의 길이는 5㎚∼10㎛이고, 층간막의 유전율(εx)은 SiO2나 SiN을 사용하므로 3.8∼7.6이라고 한다. 이들 구조에서 식 (1-1)을 만족하는 조건을 구한다. 제 1 실리콘 기둥(810)은 주위길이가 100㎛이고, 게이트 절연막(310)의 막두께는 0.5㎚이다. 또한, 게이트(220)의 길이는 10㎛이고, 층간막의 유전율(εx)은 3.9이다. 따라서, 게이트 용량(Cg)은 게이트 절연막(310)의 SiO2 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 주위길이(w) 및 게이트 절연막(310)의 환산 막두께(Tox)의 식 (1-8)로 표시되므로, 식 (1-8)을 식 (1-3)에 대입하면, 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (1-9)가 얻어진다.
Figure pct00013
(1-8)
Figure pct00014
(1-9)
여기서, 2e9란 2×109이다.
상기 조건식 (1-9)를 만족할 때 식 (1-1)을 만족하므로 식 (1-10)이 얻어진다. (식 (1-9), (1-10), (1-11)의 단위:㎚)
Figure pct00015
(1-10)
또한, 식 (1-10)으로부터 식 (1-11)이 얻어진다.
Figure pct00016
(1-11)
도 6의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 본 실시형태에서 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (1-12)가 바람직하다.
Figure pct00017
(1-12)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 주위길이가 31.4㎚, 게이트 절연막(310)의 환산 막두께(Tox)가 1㎚, 층간막이 SiO2라고 한다. 게이트(210)와 제 2 실리콘 기둥(820) 사이의 용량(Cov2), 층간막(610)의 유전율(εx), 게이트(210) 타단부의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 관계는 식 (1-13)이 되고, 식 (1-12)에 대입하면 식 (1-14)가 된다.
Figure pct00018
(1-13)
Figure pct00019
(1-14)
게이트 용량(Cg)은 게이트 절연막(310)의 SiO2 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 주위길이(w) 및 게이트 절연막(310)의 환산 막두께(Tox)의 식 (1-15)로 표시되므로, 식 (1-15)를 식 (1-14)에 대입하면, 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (1-16)이 얻어진다. (식 (1-16)의 단위:㎚) (도 7)
Figure pct00020
(1-15)
Figure pct00021
(1-16)
또, 제 1 실리콘 기둥(810)은 주위길이가 1㎚∼100㎛이고, 게이트 절연막(310)은 SiO2나 고유전율막을 사용하므로 환산 막두께는 0.5㎚∼100㎚이다. 게이트(210)의 길이는 5㎚∼10㎛이고, 층간막의 유전율(εx)은 SiO2나 SiN을 사용하므로 3.8∼7.6이라고 한다. 이들 구조에서 식 (1-12)를 만족하는 조건을 구한다. 제 1 실리콘 기둥(810)은 주위길이가 100㎛이고, 게이트 절연막(310)의 막두께는 0.5㎚이다. 또한, 게이트(220)의 길이는 10㎛이고, 층간막의 유전율(εx)은 3.9일 때이다. 따라서, 게이트 용량(Cg)은 게이트 절연막(310)의 SiO2 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 주위길이(w) 및 게이트 절연막(310)의 환산 막두께(Tox)의 식 (1-17)로 표시되므로, 식 (1-17)을 식 (1-14)에 대입하면, 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (1-18)이 얻어진다.
Figure pct00022
(1-17)
Figure pct00023
(1-18)
상기 조건식 (1-18)을 만족할 때 식 (1-12)를 만족하므로 식 (1-19)가 얻어진다. (식 (1-18), (1-19), (1-20)의 단위:㎚)
Figure pct00024
(1-19)
또한, 식 (1-19)로부터 식 (1-20)이 얻어진다.
Figure pct00025
(1-20)
도 7의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 2: 반도체 장치
실시형태 1의 층간막(제 2 절연체)이 SiO2가 아닌 SiN인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 8에 나타낸다. 도 9는 도 8의 절단선 A-A'의 개략적인 단면도이고, 도 10은 도 8의 상면도이고, 도 11은 도 9의 절단선 B-B'의 개략적인 단면도이고, 도 12는 도 9의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 마찬가지로 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (2-1)이 바람직하다.
Figure pct00026
(2-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 주위길이가 31.4㎚, 게이트 절연막(310)의 환산 막두께(Tox)가 1㎚, 층간막이 SiN이라고 한다. 실시형태 1의 식 (1-5)로부터 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (2-2)가 얻어진다. (식 (2-2)의 단위:㎚) (도 13)
Figure pct00027
(2-2)
도 13의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 1의 층간막이 SiO2가 아닌 SiN인 경우에도, 마찬가지로 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (2-3)이 바람직하다.
Figure pct00028
(2-3)
실시형태 1의 식 (1-16)으로부터 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (2-4)가 얻어진다. (식 (2-4)의 단위:㎚) (도 14)
Figure pct00029
(2-4)
도 14의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 3: 반도체 장치
실시형태 1의 층간막이 SiO2이고 게이트 절연막(제 1 절연체)이 HfO2인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 15에 나타낸다. 도 16은 도 15의 절단선 A-A'의 개략적인 단면도이고, 도 17은 도 16의 상면도이고, 도 18은 도 16의 절단선 B-B'의 개략적인 단면도이고, 도 19는 도 16의 절단선 C-C'의 개략적인 단면도이다. 본 발명의 반도체 장치에 대해서도 마찬가지로 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (3-1)이 바람직하다.
Figure pct00030
(3-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 주위길이가 31.4㎚, 게이트 절연막(310)의 환산 막두께(Tox)가 1㎚, 층간막이 SiN이라고 한다. 실시형태 1의 식 (1-5)로부터 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (3-2)가 얻어진다. (식 (3-2)의 단위:㎚) (도 20)
Figure pct00031
(3-2)
도 20의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 1의 층간막이 SiO2이고 게이트 절연막이 HfO2인 경우, 마찬가지로 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (3-3)이 바람직하다.
Figure pct00032
(3-3)
실시형태 1의 식 (1-16)으로부터 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (3-4)가 얻어진다. (식 (3-4)의 단위:㎚) (도 21)
Figure pct00033
(3-4)
도 21의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 4: 반도체 장치
실시형태 1의 층간막이 SiO2가 아닌 SiN이고 게이트 절연막이 HfO2인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 22에 나타낸다. 도 23은 도 22의 절단선 A-A'의 개략적인 단면도이고, 도 24는 도 22의 상면도이고, 도 25는 도 23의 절단선 B-B'의 개략적인 단면도이고, 도 26은 도 23의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 마찬가지로 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (4-1)이 바람직하다.
Figure pct00034
(4-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 주위길이가 31.4㎚, 게이트 절연막(310)의 환산 막두께(Tox)가 1㎚, 층간막이 SiN이라고 한다. 실시형태 1의 식 (1-5)로부터 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (4-2)가 얻어진다. (식 (4-2)의 단위:㎚) (도 27)
Figure pct00035
(4-2)
도 27의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 1의 층간막이 SiO2가 아닌 SiN이고 게이트 절연막이 HfO2인 경우에도, 마찬가지로 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (4-3)이 바람직하다.
Figure pct00036
(4-3)
실시형태 1의 식 (1-16)으로부터 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (4-4)가 얻어진다. (식 (4-4)의 단위:㎚) (도 28)
Figure pct00037
(4-4)
도 28의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 5: 반도체 장치
실시형태 5 내지 8은 제 1 실리콘 기둥(810)의 단면이 원형인 경우이다.
실시형태 5에서는 제 1 절연체(310)(게이트 절연체)가 SiO2이고, 제 2 절연체(610)(층간막)가 SiO2이다.
도 29는 본 발명의 실시형태 5의 반도체 장치에 있어서의 트래지스터의 개략적인 사시도이다. 도 30은 도 29의 절단선 A-A'의 개략적인 단면도이고, 도 31은 도 29의 상면도이고, 도 32는 도 30의 절단선 B-B'의 개략적인 단면도이고, 도 33은 도 30의 절단선 C-C'의 개략적인 단면도이다. 실시형태 5의 반도체 장치는, 제 1 도전형의 반도체 기판(100)에 형성된 임의의 횡단면 형상의 제 1 실리콘 기둥(810), 그 표면의 일부를 둘러싼 제 1 절연체(310), 그 절연체(310)를 둘러싼 게이트(210), 및 상기 제 1 실리콘 기둥(810)의 상부에 형성된 제 2 실리콘 기둥(820)을 구비한다. 상기 게이트(210)가 반도체 기판(100)으로부터 제 2 절연체(610)에 의해 분리되어 배치되고, 또, 상기 게이트(210)가 상기 제 2 실리콘 기둥(820)으로부터 제 2 절연체(610)에 의해 분리된다.
반도체 장치는 또한, 제 1 실리콘 기둥(810)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(520), 제 1 실리콘 기둥(810)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(530), 반도체 기판(100)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(510), 및 제 2 실리콘 기둥(820)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(540)을 구비한다. 상기 제 2 도전형의 고농도 불순물 영역(510)의 일부에 형성된 실리사이드 영역(720), 상기 제 2 도전형의 고농도 불순물 영역(540)에 형성된 실리사이드 영역(710), 상기 실리사이드 영역(720) 위에 형성된 콘택(430), 상기 실리사이드 영역(710) 위에 형성된 콘택(420), 상기 게이트(210) 위에 형성된 콘택(410), 및 반도체 기판(100)에 형성된 소자분리(910)를 구비한다.
본 실시형태도 마찬가지로 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (5-1)이 바람직하다.
Figure pct00038
(5-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 직경이 10㎚, 게이트 절연막(310)의 막두께(Tox)가 1㎚, 층간막이 SiO2라고 한다. 게이트(210)와 반도체 기판(100) 사이의 용량(Cov1), 층간막(610)의 유전율(εx), 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 관계는 식 (5-2)이 되고, 식 (5-1)에 대입하면 식 (5-3)이 된다.
Figure pct00039
(5-2)
Figure pct00040
(5-3)
게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 반경(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (5-4)로 표시되고, 게이트(210)의 횡단면적(S1)은 게이트 일단부의 게이트 막두께(Tgate1), 제 1 실리콘 기둥(810)의 반경(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (5-5)로 표시되므로, 식 (5-4), (5-5)를 식 (5-3)에 대입하면, 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (5-6)이 얻어진다.
Figure pct00041
(5-4)
Figure pct00042
(5-5)
Figure pct00043
(5-6)
상기 조건식 (5-6)을 만족할 때 식 (5-1)을 만족하므로 식 (5-7)이 얻어진다. (식 (5-7)의 단위:㎚) (도 34)
Figure pct00044
(5-7)
또, 제 1 실리콘 기둥(810)은 주위길이가 1㎚∼100㎛까지라고 한다. 게이트 절연막(310)의 막두께는 0.5㎚∼100㎚까지라고 한다. 게이트(210)의 길이는 5㎚∼10㎛라고 한다. 층간막의 유전율(εx)은 3.9∼7.6이라고 한다. 이들 구조에서 식 (5-1)을 만족하는 조건을 구한다. 제 1 실리콘 기둥(810)은 주위길이가 100㎛이고, 게이트 절연막(310)의 막두께는 0.5㎚이고, 게이트(220)의 길이는 10㎛이고, 층간막의 유전율(εx)은 3.9이다. 게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 직경(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (5-8)로 표시되고, 게이트(210)의 횡단면적(S1)은 게이트 막두께(Tgate1), 제 1 실리콘 기둥(810)의 직경(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (5-9)로 표시되므로, 식 (5-8), (5-9)를 식 (5-1)에 대입하면, 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (5-10)이 얻어진다.
Figure pct00045
(5-8)
Figure pct00046
(5-9)
Figure pct00047
(5-10)
상기 조건식 (5-10)을 만족할 때 식 (5-1)을 만족하므로 식 (5-11)이 얻어진다. (식 (5-11), (5-12)의 단위:㎛)
Figure pct00048
(5-11)
또, 식 (5-11)로부터 식 (5-12)가 얻어진다.
Figure pct00049
(5-12)
도 34의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 마찬가지로 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (5-1)이 바람직하다.
Figure pct00050
(5-13)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 직경이 10㎚, 게이트 절연막(310)의 막두께(Tox)가 1㎚, 층간막이 SiO2라고 한다. 게이트(210)와 반도체 기판(100) 사이의 용량(Cov2), 층간막(610)의 유전율(εx), 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 관계는 식 (5-14)가 되고, 식 (5-13)에 대입하면 식 (5-15)가 된다.
Figure pct00051
(5-14)
Figure pct00052
(5-15)
게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 직경(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (5-16)으로 표시되고, 게이트(210)의 횡단면적(S2)은 게이트 타단부의 게이트 막두께(Tgate2), 제 1 실리콘 기둥(810)의 직경(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (5-5)로 표시되므로, 식 (5-16), (5-17)을 식 (5-15)에 대입하면, 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (5-18)이 얻어진다.
Figure pct00053
(5-16)
Figure pct00054
(5-17)
Figure pct00055
(5-18)
상기 조건식 (5-18)을 만족할 때 식 (5-13)을 만족하므로 식 (5-19)가 얻어진다. (식 (5-19)의 단위:㎚) (도 35)
Figure pct00056
(5-19)
또, 제 1 실리콘 기둥(810)은 주위길이가 1㎚∼100㎛까지라고 한다. 게이트 절연막(310)의 막두께는 0.5㎚∼100㎚까지라고 한다. 게이트(210)의 길이는 5㎚∼10㎛라고 한다. 층간막의 유전율(εx)은 3.9∼7.6이라고 한다. 이들 구조에서 식 (5-13)을 만족하는 조건을 구한다. 제 1 실리콘 기둥(810)은 주위길이가 100㎛이고, 게이트 절연막(310)의 막두께는 0.5㎚이고, 게이트(220)의 길이는 10㎛이고, 층간막의 유전율(εx)은 3.9이다. 게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 직경(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (5-20)으로 표시되고, 게이트(210)의 횡단면적(S2)은 게이트 막두께(Tgate2), 제 1 실리콘 기둥(810)의 직경(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (5-21)로 표시되므로, 식 (5-20), (5-21)을 식 (5-13)에 대입하면, 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (5-22)가 얻어진다.
Figure pct00057
(5-20)
Figure pct00058
(5-21)
Figure pct00059
(5-22)
상기 조건식 (5-22)를 만족할 때 식 (5-13)을 만족하므로 식 (5-23)이 얻어진다. (식 (5-23), (5-24)의 단위:㎛)
(5-23)
또한, 식 (5-23)으로부터 식 (5-24)가 얻어진다.
Figure pct00061
(5-24)
도 35의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 6: 반도체 장치
실시형태 5의 층간막이 SiO2가 아닌 SiN인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 36에 나타낸다. 도 37은 도 36의 절단선 A-A'의 개략적인 단면도이고, 도 38은 도 36의 상면도이고, 도 39는 도 37의 절단선 B-B'의 개략적인 단면도이고, 도 40은 도 37의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (6-1)이 바람직하다.
Figure pct00062
(6-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 직경이 10㎚, 게이트 절연막(310)이 SiO2이고 막두께(Tox)가 1.0㎚라고 한다. 실시형태 5의 식 (5-6)으로부터 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (6-2)가 얻어진다. (식 (6-2)의 단위:㎚) (도 41)
Figure pct00063
(6-2)
도 41의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 5의 층간막이 SiO2가 아닌 SiN인 경우, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (6-3)이 바람직하다.
Figure pct00064
(6-3)
실시형태 5의 식 (5-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (6-4)가 얻어진다. (식 (6-4)의 단위:㎚) (도 42)
Figure pct00065
(6-4)
도 42의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 7: 반도체 장치
실시형태 5의 게이트 절연막(310)이 SiO2가 아닌 HfO2인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 43에 나타낸다. 도 44는 도 43의 절단선 A-A'의 개략적인 단면도이고, 도 45는 도 43의 상면도이고, 도 46은 도 44의 절단선 B-B'의 개략적인 단면도이고, 도 47은 도 44의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (7-1)이 바람직하다.
Figure pct00066
(7-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 직경이 10㎚, 게이트 절연막(310)이 HfO2이고 막두께(Tox)가 EOT=1.3㎚라고 한다. 실시형태 5의 식 (5-6)으로부터 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (7-2)가 얻어진다. (식 (7-2)의 단위:㎚) (도 48)
Figure pct00067
(7-2)
도 48의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 5의 게이트 절연막(310)이 SiO2가 아닌 HfO2인 경우에도, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (7-3)이 바람직하다.
Figure pct00068
(7-3)
실시형태 5의 식 (5-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (7-4)가 얻어진다. (식 (7-4)의 단위:㎚) (도 49)
Figure pct00069
(7-4)
도 49의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 8: 반도체 장치
실시형태 5의 층간막이 SiO2가 아닌 SiN이고 게이트 절연막(310)이 SiO2가 아닌 HfO2인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 50에 나타낸다. 도 51은 도 50의 절단선 A-A'의 개략적인 단면도이고, 도 52는 도 50의 상면도이고, 도 53은 도 51의 절단선 B-B'의 개략적인 단면도이고, 도 54는 도 51의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (8-1)이 바람직하다.
Figure pct00070
(8-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 직경이 10㎚, 게이트 절연막(310)이 HfO2이고 막두께(Tox)가 EOT=1.3㎚라고 한다. 실시형태 5의 식 (5-6)으로부터 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (8-2)가 얻어진다. (식 (8-2)의 단위:㎚) (도 55)
Figure pct00071
(8-2)
도 55의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 5의 층간막이 SiO2가 아닌 SiN이고 게이트 절연막(310)이 SiO2가 아닌 HfO2인 경우에도, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (8-3)이 바람직하다.
Figure pct00072
(8-3)
실시형태 5의 식 (5-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (8-4)가 얻어진다. (식 (8-4)의 단위:㎚) (도 56)
Figure pct00073
(8-4)
도 56의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 9: 반도체 장치
실시형태 9 내지 12는 제 1 실리콘 기둥(810)의 단면이 정방형인 경우이다.
실시형태 9에서는 제 1 절연체(310)(게이트 절연체)가 SiO2이고, 제 2 절연체(610)(층간막)가 SiO2이다. 도 57은 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도이다. 도 58은 도 57의 절단선 A-A'의 개략적인 단면도이고, 도 59는 도 57의 상면도이고, 도 60은 도 58의 절단선 B-B'의 개략적인 단면도이고, 도 61은 도 58의 절단선 C-C'의 개략적인 단면도이다. 실시형태 9의 반도체 장치는, 제 1 도전형의 반도체 기판(100)에 형성된 횡단면 형상이 정방형인 사각 제 1 실리콘 기둥(810), 그 표면의 일부를 둘러싼 제 1 절연체(310), 그 절연체(310)를 둘러싼 게이트(210), 및 상기 제 1 실리콘 기둥(810)의 상부에 형성된 제 2 실리콘 기둥(820)을 구비한다. 상기 게이트(210)가 반도체 기판(100)으로부터 제 2 절연체(610)에 의해 분리되어 배치되고, 또, 상기 게이트(210)가 상기 제 2 실리콘 기둥(820)으로부터 제 2 절연체(610)에 의해 분리된다.
반도체 장치는 또한, 제 1 실리콘 기둥(810)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(520), 제 1 실리콘 기둥(810)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(530), 반도체 기판(100)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(510), 및 제 2 실리콘 기둥(820)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(540)을 구비한다. 상기 제 2 도전형의 고농도 불순물 영역(510)의 일부에 형성된 실리사이드 영역(720), 상기 제 2 도전형의 고농도 불순물 영역(540)에 형성된 실리사이드 영역(710), 상기 실리사이드 영역(720) 위에 형성된 콘택(430), 상기 실리사이드 영역(710) 위에 형성된 콘택(420), 상기 게이트(210) 위에 형성된 콘택(410), 및 반도체 기판(100)에 형성된 소자분리(910)를 구비한다.
본 실시형태에서 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (9-1)이 바람직하다.
Figure pct00074
(9-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 게이트 절연막(310)의 막두께(Tox)가 1㎚, 층간막이 SiO2라고 한다. 게이트(210)와 반도체 기판(100) 사이의 용량(Cov1), 층간막(610)의 유전율(εx), 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 관계는 식 (9-2)가 되고, 식 (9-1)에 대입하면 조건식 (9-3)이 얻어진다.
Figure pct00075
(9-2)
Figure pct00076
(9-3)
게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 한 변의 길이(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (9-4)로 표시되고, 게이트(210)의 횡단면적(S1)은 식 (9-5)로 표시되므로, 식 (9-4), (9-5)를 식 (9-1)에 대입하면, 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (9-6)이 얻어진다.
Figure pct00077
(9-4)
Figure pct00078
(9-5)
Figure pct00079
(9-6)
상기 조건식 (9-6)을 만족할 때 식 (9-1)을 만족하므로, 수치를 대입하여 식 (9-7)이 얻어진다. (식 (9-7)의 단위:㎚) (도 62)
Figure pct00080
(9-7)
또, 제 1 실리콘 기둥(810)은 한 변의 길이가 0.25㎚∼25㎛까지라고 한다. 게이트 절연막(310)의 막두께는 0.5㎚∼100㎚까지라고 한다. 게이트(210)의 길이는 5㎚∼10㎛라고 한다. 층간막의 유전율(εx)은 3.9∼7.6이라고 한다. 이들 구조에서 식 (9-1)을 만족하는 조건을 구한다. 제 1 실리콘 기둥(810)의 한 변(R)이 25㎛이고, 게이트 절연막(310)의 막두께는 0.5㎚이고, 게이트(220)의 길이는 10㎛이고, 층간막의 유전율(εx)은 3.9이다. 게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 한 변(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (9-8)로 표시되고, 게이트(210)의 횡단면적(S1)은 식 (9-9)로 표시되므로, 식 (9-8), (9-9)를 식 (9-3)에 대입하면, 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (9-10)이 얻어진다.
Figure pct00081
(9-8)
Figure pct00082
(9-9)
Figure pct00083
(9-10)
상기 조건식 (9-10)을 만족할 때 식 (9-1)을 만족하므로, 수치를 대입하여 식 (9-11)이 얻어진다. (식 (9-11), (9-12)의 단위:㎛)
Figure pct00084
(9-11)
또한, 식 (9-11)로부터 식 (9-12)가 얻어진다.
Figure pct00085
(9-12)
도 62의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
본 실시형태에서 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (9-13)이 바람직하다.
Figure pct00086
(9-13)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 게이트 절연막(310)의 막두께(Tox)가 1㎚, 층간막이 SiO2라고 한다. 게이트(210)와 제 2 실리콘 기둥(820) 사이의 용량(Cov2), 층간막(610)의 유전율(εx), 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 관계는 식 (9-14)가 되고, 식 (9-13)에 대입하면 조건식 (9-15)가 얻어진다.
Figure pct00087
(9-14)
Figure pct00088
(9-15)
게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 주위길이(w) 및 게이트 절연막(310)의 막두께(Tox)의 식 (9-16)으로 표시되고, 게이트(210)의 횡단면적(S2)은 식 (9-17)로 표시되므로, 식 (9-16), (9-17)을 식 (9-13)에 대입하면, 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (9-18)이 얻어진다.
Figure pct00089
(9-16)
Figure pct00090
(9-17)
Figure pct00091
(9-18)
상기 조건식 (9-18)을 만족할 때 식 (9-1)을 만족하므로, 수치를 대입하여 식 (9-19)가 얻어진다. (식 (9-19)의 단위:㎚) (도 63)
Figure pct00092
(9-19)
또, 제 1 실리콘 기둥(810)은 한 변의 길이가 0.25㎚∼25㎛까지라고 한다. 게이트 절연막(310)의 막두께는 0.5㎚∼100㎚까지라고 한다. 게이트(210)의 길이는 5㎚∼10㎛라고 한다. 층간막의 유전율(εx)은 3.9∼7.6이라고 한다. 이들 구조에서 식 (9-1)을 만족하는 조건을 구한다. 제 1 실리콘 기둥(810)은 주위길이가 25㎛이고, 게이트 절연막(310)의 막두께는 0.5㎚이고, 게이트(220)의 길이는 10㎛이고, 층간막의 유전율(εx)은 3.9이다. 게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 주위길이(w) 및 게이트 절연막(310)의 막두께(Tox)의 식 (9-20)으로 표시되고, 게이트(210)의 횡단면적(S2)은 식 (9-21)로 표시되므로, 식 (9-20), (9-21)을 식 (9-13)에 대입하면, 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (9-22)가 얻어진다.
Figure pct00093
(9-20)
Figure pct00094
(9-21)
Figure pct00095
(9-22)
상기 조건식 (9-22)를 만족할 때 식 (9-13)을 만족하므로, 수치를 대입하여 식 (9-23)이 얻어진다. (식 (9-23), (9-24)의 단위:㎛)
Figure pct00096
(9-23)
또한, 식 (9-13)으로부터 식 (9-24)가 얻어진다.
Figure pct00097
(9-24)
도 63의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 10: 반도체 장치
실시형태 9의 층간막(620)이 SiO2가 아닌 SiN인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 64에 나타낸다. 도 65는 도 64의 절단선 A-A'의 개략적인 단면도이고, 도 66은 도 64의 상면도이고, 도 67은 도 65의 절단선 B-B'의 개략적인 단면도이고, 도 68은 도 65의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (10-1)이 바람직하다.
Figure pct00098
(10-1)
구체적으로 게이트(210)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 게이트 절연막(310)의 막두께(Tox)가 EOT=1.0㎚라고 한다. 실시형태 9의 식 (9-6)으로부터 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (10-2)가 얻어진다. (식 (10-2)의 단위:㎚) (도 69)
Figure pct00099
(10-2)
도 69의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 9의 층간막(530)이 SiO2가 아닌 SiN인 경우에도, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (10-3)이 바람직하다.
Figure pct00100
(10-3)
실시형태 9의 식 (9-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (10-4)가 얻어진다. (식 (10-4)의 단위:㎚) (도 70)
Figure pct00101
(10-4)
도 70의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 11: 반도체 장치
실시형태 9의 게이트 절연막(310)이 SiO2가 아닌 HfO2인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 71에 나타낸다. 도 72는 도 71의 절단선 A-A'의 개략적인 단면도이고, 도 73은 도 71의 상면도이고, 도 74는 도 72의 절단선 B-B'의 개략적인 단면도이고, 도 75는 도 72의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (11-1)이 바람직하다.
Figure pct00102
(11-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 게이트 절연막(310)이 HfO2이고 막두께(Tox)가 EOT=1.3㎚라고 한다. 실시형태 9의 식 (9-6)으로부터 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (11-2)가 얻어진다. (식 (11-2)의 단위:㎚) (도 76)
Figure pct00103
(11-2)
도 76의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 9의 게이트 절연막(310)이 SiO2가 아닌 HfO2인 경우에도, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (11-3)이 바람직하다.
Figure pct00104
(11-3)
실시형태 9의 식 (9-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (11-4)가 얻어진다. (식 (11-4)의 단위:㎚) (도 77)
Figure pct00105
(11-4)
도 77의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 12: 반도체 장치
실시형태 9의 게이트 절연막(310)이 SiO2가 아닌 HfO2이고 층간막(620)이 SiO2가 아닌 SiN인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 78에 나타낸다. 도 79는 도 78의 절단선 A-A'의 개략적인 단면도이고, 도 80은 도 78의 상면도이고, 도 81은 도 77의 절단선 B-B'의 개략적인 단면도이고, 도 82는 도 77의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (12-1)이 바람직하다.
Figure pct00106
(12-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 게이트 절연막(310)이 HfO2이고 막두께(Tox)가 EOT=1.3㎚라고 한다. 실시형태 9의 식 (9-6)으로부터 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (12-2)가 얻어진다. (식 (12-2)의 단위:㎚) (도 83)
Figure pct00107
(12-2)
도 83의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 3의 게이트 절연막(310)이 SiO2가 아닌 HfO2이고 층간막(520)이 SiO2가 아닌 SiN인 경우, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (12-3)이 바람직하다.
Figure pct00108
(12-3)
실시형태 9의 식 (9-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (12-4)가 얻어진다. (식 (12-4)의 단위:㎚) (도 84)
Figure pct00109
(12-4)
도 84의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 13: 반도체 장치
실시형태 13 내지 16은 제 1 실리콘 기둥(810)의 단면이 장방형인 경우이다. 실시형태 13에서는 제 1 절연체(310)(게이트 절연체)가 SiO2이고, 제 2 절연체(610)(층간막)가 SiO2이다.
도 85는 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도이다. 도 86은 도 85의 절단선 A-A'의 개략적인 단면도이고, 도 87은 도 85의 상면도이고, 도 88은 도 86의 절단선 B-B'의 개략적인 단면도이고, 도 89는 도 86의 절단선 C-C'의 개략적인 단면도이다. 실시형태 13의 반도체 장치는, 제 1 도전형의 반도체 기판(100)에 형성된 횡단면 형상이 사각형인 제 1 실리콘 기둥(810), 그 표면의 일부를 둘러싼 제 1 절연체(310), 그 절연체(310)를 둘러싼 게이트(210), 및 상기 제 1 실리콘 기둥(810)의 상부에 형성된 제 2 실리콘 기둥(820)을 구비한다. 상기 게이트(210)가 반도체 기판(100)으로부터 제 2 절연체(610)에 의해 분리되어 배치되고, 또, 상기 게이트(210)가 상기 제 2 실리콘 기둥(820)으로부터 제 2 절연체(610)에 의해 분리된다.
반도체 장치는 또한, 제 1 실리콘 기둥(810)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(520), 제 1 실리콘 기둥(810)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(530), 반도체 기판(100)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(510), 및 제 2 실리콘 기둥(820)의 일부에 형성된 제 2 도전형의 고농도 불순물 영역(540)을 구비한다. 상기 제 2 도전형의 고농도 불순물 영역(510)의 일부에 형성된 실리사이드 영역(720), 상기 제 2 도전형의 고농도 불순물 영역(540)에 형성된 실리사이드 영역(710), 상기 실리사이드 영역(720) 위에 형성된 콘택(430), 상기 실리사이드 영역(710) 위에 형성된 콘택(420), 상기 게이트(210) 위에 형성된 콘택(410), 및 반도체 기판(100)에 형성된 소자분리(910)를 구비한다.
본 실시형태에서 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (13-1)이 바람직하다.
Figure pct00110
(13-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 다른 변이 20㎚, 게이트 절연막(310)의 막두께(Tox)가 1㎚, 층간막이 SiO2라고 한다. 게이트(210)와 반도체 기판(100) 사이의 용량(Cov1), 층간막(610)의 유전율(εx), 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 관계는 식 (13-2)가 되고, 식 (13-1)에 대입하면 조건식 (13-3)이 얻어진다.
Figure pct00111
(13-2)
Figure pct00112
(13-3)
게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 한 변(R)과 다른 변(2R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (13-4)로 표시되고, 게이트(210)의 횡단면적(S1)은 식 (13-5)로 표시되므로, 식 (13-4), (13-5)를 식 (13-1)에 대입하면, 게이트(210)의 횡단면적(S1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (13-6)이 얻어진다.
Figure pct00113
(13-4)
Figure pct00114
(13-5)
Figure pct00115
(13-6)
상기 조건식 (13-6)을 만족할 때 식 (13-1)을 만족하므로, 수치를 대입하여 식 (13-7)이 얻어진다. (식 (13-7)의 단위:㎚) (도 90)
Figure pct00116
(13-7)
또, 제 1 실리콘 기둥(810)은 한 변의 길이가 0.25㎚∼25㎛까지라고 한다. 게이트 절연막(310)의 막두께는 0.5㎚∼100㎚까지라고 한다. 게이트(210)의 길이는 5㎚∼10㎛라고 한다. 층간막의 유전율(εx)은 3.9∼7.6이라고 한다. 이들 구조에서 식 (13-1)을 만족하는 조건을 구한다. 제 1 실리콘 기둥(810)의 한 변(R)이 25㎛이고, 게이트 절연막(310)의 막두께는 0.5㎚이고, 게이트(220)의 길이는 10㎛이고, 층간막의 유전율(εx)은 3.9이다. 게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 한 변(R) 및 게이트 절연막(310)의 막두께(Tox)의 식 (13-8)로 표시되고, 게이트(210)의 횡단면적(S1)은 식 (13-9)로 표시되므로, 식 (13-8), (13-9)를 식 (13-3)에 대입하면, 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (13-10)이 얻어진다.
Figure pct00117
(13-8)
Figure pct00118
(13-9)
Figure pct00119
(13-10)
상기 조건식 (13-10)을 만족할 때 식 (13-1)을 만족하므로, 수치를 대입하여 식 (13-11)이 얻어진다. (식 (13-11) (13-12)의 단위:㎛)
Figure pct00120
(13-11)
또한, 식 (13-11)로부터 식 (13-12)가 얻어진다.
Figure pct00121
(13-12)
도 90의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
본 실시형태에서 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (13-13)이 바람직하다.
Figure pct00122
(13-13)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 게이트 절연막(310)의 막두께(Tox)가 1㎚, 층간막이 SiO2라고 한다. 게이트(210)와 제 2 실리콘 기둥(820) 사이의 용량(Cov2), 층간막(610)의 유전율(εx), 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 관계는 식 (13-14)가 되고, 식 (13-13)에 대입하면 조건식 (13-15)가 얻어진다.
Figure pct00123
(13-14)
Figure pct00124
(13-15)
게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 주위길이(w) 및 게이트 절연막(310)의 막두께(Tox)의 식 (13-16)으로 표시되고, 게이트(210)의 횡단면적(S2)은 식 (13-17)로 표시되므로, 식 (13-16), (13-17)을 식 (13-16)에 대입하면, 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (13-18)이 얻어진다.
Figure pct00125
(13-16)
Figure pct00126
(13-17)
Figure pct00127
(13-18)
상기 조건식 (13-18)을 만족할 때 식 (13-13)을 만족하므로, 수치를 대입하여 식 (13-19)가 얻어진다. (식 (13-19)의 단위:㎚) (도 91)
Figure pct00128
(13-19)
또, 제 1 실리콘 기둥(810)은 한 변의 길이가 0.25㎚∼25㎛까지라고 한다. 게이트 절연막(310)의 막두께는 0.5㎚∼100㎚까지라고 한다. 게이트(210)의 길이는 5㎚∼10㎛라고 한다. 층간막의 유전율(εx)은 3.9∼7.6이라고 한다. 이들 구조에서 식 (13-1)을 만족하는 조건을 구한다. 제 1 실리콘 기둥(810)은 주위길이가 25㎛이고, 게이트 절연막(310)의 막두께는 0.5㎚이고, 게이트(220)의 길이는 10㎛이고, 층간막의 유전율(εx)은 3.9이다. 게이트 용량(Cg)은 게이트 절연막(310)의 유전율(εox), 게이트(220)의 길이(l), 제 1 실리콘 기둥(810)의 주위길이(w) 및 게이트 절연막(310)의 막두께(Tox)의 식 (13-20)으로 표시되고, 게이트(210)의 횡단면적(S2)은 식 (13-21)로 표시되므로, 식 (13-20), (13-21)을 식 (13-15)에 대입하면, 게이트(210)의 횡단면적(S2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (13-22)가 얻어진다.
Figure pct00129
(13-20)
Figure pct00130
(13-21)
Figure pct00131
(13-22)
상기 조건식 (13-22)를 만족할 때 식 (13-23)을 만족하므로, 수치를 대입하여 식 (13-24)가 얻어진다. (식 (13-23), (13-24)의 단위:㎛)
Figure pct00132
(13-23)
또한, 식 (13-23)으로부터 식 (13-24)가 얻어진다.
Figure pct00133
(13-24)
도 91의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 14: 반도체 장치
실시형태 13의 층간막(620)이 SiO2가 아닌 SiN인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 92에 나타낸다. 도 93은 도 92의 절단선 A-A'의 개략적인 단면도이고, 도 94는 도 92의 상면도이고, 도 95는 도 93의 절단선 B-B'의 개략적인 단면도이고, 도 96은 도 93의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (14-1)이 바람직하다.
Figure pct00134
(14-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 다른 변이 20㎚인 경우, 게이트 절연막(310)의 막두께(Tox)가 EOT=1.0㎚라고 한다. 실시형태 13의 식 (13-6)으로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace2)의 조건식 (14-2)가 얻어진다. (식 (14-2)의 단위:㎚) (도 97)
Figure pct00135
(14-2)
도 97의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 13의 층간막(530)이 SiO2가 아닌 SiN인 경우에도, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (14-3)이 바람직하다.
Figure pct00136
(14-3)
실시형태 13의 식 (13-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (14-4)가 얻어진다. (식 (14-4)의 단위:㎚) (도 98)
Figure pct00137
(14-4)
도 98의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 15: 반도체 장치
실시형태 13의 게이트 절연막(310)이 SiO2가 아닌 HfO2인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 99에 나타낸다. 도 100은 도 99의 절단선 A-A'의 개략적인 단면도이고, 도 101은 도 99의 상면도이고, 도 102는 도 100의 절단선 B-B'의 개략적인 단면도이고, 도 103은 도 100의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (15-1)이 바람직하다.
Figure pct00138
(15-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 게이트 절연막(310)이 HfO2이고 막두께(Tox)가 EOT=1.3㎚라고 한다. 실시형태 13의 식 (13-6)으로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace2)의 조건식 (15-2)가 얻어진다. (식 (15-2)의 단위:㎚) (도 104)
Figure pct00139
(15-2)
도 104의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다.
또한, 실시형태 13의 게이트 절연막(310)이 SiO2가 아닌 HfO2인 경우에도, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (15-3)이 바람직하다.
Figure pct00140
(15-3)
실시형태 13의 식 (13-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (15-4)가 얻어진다. (식 (15-4)의 단위:㎚) (도 105)
Figure pct00141
(15-4)
도 105의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
실시형태 16: 반도체 장치
실시형태 13의 게이트 절연막(310)이 SiO2가 아닌 HfO2이고 층간막(620)이 SiO2가 아닌 SiN인 경우의 본 발명의 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도를 도 106에 나타낸다. 도 107은 도 106의 절단선 A-A'의 개략적인 단면도이고, 도 108은 도 106의 상면도이고, 도 109는 도 107의 절단선 B-B'의 개략적인 단면도이고, 도 110은 도 107의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태의 반도체 장치에 대해서도 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 반도체 기판(100) 사이의 기생 용량(Cov1)이 작아지는 식 (16-1)이 바람직하다.
Figure pct00142
(16-1)
구체적으로 게이트(220)의 길이가 20㎚이고 제 1 실리콘 기둥(810)의 한 변이 10㎚, 게이트 절연막(310)이 HfO2이고 막두께(Tox)가 EOT=1.3㎚라고 한다. 실시형태 13의 식 (13-6)으로부터 게이트(210)의 막두께(Tgate1) 및 게이트(210)와 반도체 기판(100)의 거리(Tspace1)의 조건식 (16-2)가 얻어진다. (식 (16-2)의 단위:㎚) (도 111)
Figure pct00143
(16-2)
도 111의 화살표 방향으로 감에 따라 Cg보다 Cov1이 더 작아진다
또한, 실시형태 3의 게이트 절연막(310)이 SiO2가 아닌 HfO2이고 층간막(520)이 SiO2가 아닌 SiN인 경우, 기생 용량을 작게 하기 위해 게이트 용량(Cg)보다 게이트(210)와 제 2 실리콘 기둥(820) 사이의 기생 용량(Cov2)이 작아지는 식 (16-3)이 바람직하다.
Figure pct00144
(16-3)
실시형태 13의 식 (13-18)로부터 게이트(210)의 막두께(Tgate2) 및 게이트(210)와 제 2 실리콘 기둥(820)의 거리(Tspace2)의 조건식 (16-4)가 얻어진다. (식 (16-4)의 단위:㎚) (도 112)
Figure pct00145
(16-4)
도 112의 화살표 방향으로 감에 따라 Cg보다 Cov2가 더 작아진다.
따라서, 본 발명에 따르면, 제 1 도전형의 반도체 기판의 일부에 형성된 제 2 도전형의 불순물 영역 위에 형성된 임의의 횡단면 형상의 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 그 절연체를 둘러싼 게이트, 및 제 1 실리콘 기둥의 상부에 형성된 제 2 도전형의 불순물 영역을 포함한 제 2 실리콘 기둥으로 구성되어 있고, 또, 게이트가 반도체 기판으로부터 제 1 절연체에 의해 분리되어 배치되고, 또, 게이트가 제 2 실리콘 기둥으로부터 제 2 절연체에 의해 분리되고, 게이트 용량보다 게이트와 반도체 기판 사이의 용량이 작은 것과, 게이트 용량보다 게이트와 제 2 실리콘 기둥 사이의 용량이 작아지는 것을 특징으로 하는 반도체 장치가 제공된다.
상기 구성의 반도체 장치에 따르면, 반도체 디바이스의 기생 용량을 감소시킬 수 있으므로, 고속이면서 저소비전력인 ULSI(초대규모 집적회로)의 반도체 장치를 제공할 수 있다.
100: 반도체 기판
210: 게이트
310: 게이트 절연막(SiO2)
320: 게이트 절연막(HfO2/SiO2)
410, 420, 430: 콘택
510, 520, 530, 540: 고농도 불순물 확산층
610: 층간 절연막(SiO2)
620: 층간 절연막(SiN)
710, 720: 실리사이드
810, 820: 실리콘 기둥
910: 소자분리 절연막
1010: 고저항 영역
1110: 측벽 산화막
1210: 콘택홀의 식각 정지층
1310: 소스
1410: 드레인
1510: CMP 정지층
1610: 채널 영역
Tspace1: 게이트와 반도체 기판간 거리
Tgate1: 게이트 일단부의 막두께
Tgate2: 게이트 타단부의 막두께
Tspace2: 게이트와 제 2 실리콘 기둥간 거리
S1: 게이트 일단부의 횡단면적
S2: 게이트 타단부의 횡단면적

Claims (22)

  1. 제 1 도전형의 반도체 기판의 일부에 형성된 제 2 도전형의 불순물 영역;
    상기 제 2 도전형의 불순물 영역상에 형성된 임의의 횡단면 형상의 제 1 실리콘 기둥;
    상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체;
    상기 제 1 절연체를 둘러싼 게이트; 및
    상기 제 1 실리콘 기둥 위에 형성된 제 2 도전형의 불순물 영역을 포함한 제 2 실리콘 기둥을 구비하며,
    상기 게이트가 상기 반도체 기판으로부터 상기 제 1 절연체에 의해 분리되어 배치되고, 상기 게이트가 상기 제 2 실리콘 기둥으로부터 제 2 절연체에 의해 분리되어 배치되고,
    게이트 용량보다 상기 게이트와 상기 반도체 기판 사이의 용량이 작은 것과, 상기 게이트 용량보다 상기 게이트와 상기 제 2 실리콘 기둥 사이의 용량이 작은
    반도체 장치.
  2. 제 1 도전형의 반도체 기판의 일부에 형성된 제 2 도전형의 불순물 영역;
    상기 제 2 도전형의 불순물 영역상에 형성된 임의의 횡단면 형상의 제 1 실리콘 기둥;
    상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체;
    상기 제 1 절연체를 둘러싼 게이트; 및
    상기 제 1 실리콘 기둥 위에 형성된 제 2 도전형의 불순물 영역을 포함한 제 2 실리콘 기둥을 구비하며,
    상기 게이트가 상기 반도체 기판으로부터 상기 제 1 절연체에 의해 분리되어 배치되고, 상기 게이트가 상기 제 2 실리콘 기둥으로부터 제 2 절연체에 의해 분리되어 배치되고,
    게이트 용량보다 상기 게이트와 상기 반도체 기판 사이의 용량이 충분히 작은 것과, 상기 게이트 용량보다 상기 게이트와 상기 제 2 실리콘 기둥 사이의 용량이 충분히 작은
    반도체 장치.
  3. 제 1 항에 있어서,
    상기 게이트의 단면적(단위:㎚2)이 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(단위:㎚)에 2×109를 곱한 값보다 작고, 또, 상기 게이트의 단면적(단위:㎚2)이 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(단위:㎚)에 2×109를 곱한 값보다 작은
    반도체 장치.
  4. 제 2 항에 있어서,
    상기 게이트의 단면적(단위:㎚2)이 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(단위:㎚)에 2×109를 곱한 값보다 충분히 작고, 또, 상기 게이트의 단면적(단위:㎚2)이 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(단위:㎚)에 2×109를 곱한 값보다 충분히 작은
    반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 실리콘 기둥이 원기둥의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 원형상으로 이루어지는
    반도체 장치.
  6. 제 5 항에 있어서,
    상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
    Figure pct00146
    이고,
    또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
    Figure pct00147
    인
    반도체 장치.
  7. 제 2 항에 있어서,
    상기 제 1 실리콘 기둥이 원기둥의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 원형상으로 이루어지는
    반도체 장치.
  8. 제 7 항에 있어서,
    상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
    Figure pct00148
    이고,
    또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
    Figure pct00149
    인
    반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 실리콘 기둥이 정방형의 횡단면 형상의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 정방형의 횡단면 형상으로 이루어지는
    반도체 장치.
  10. 제 9 항에 있어서,
    상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
    Figure pct00150
    이고,
    또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
    Figure pct00151
    인
    반도체 장치.
  11. 제 2 항에 있어서,
    상기 제 1 실리콘 기둥이 정방형의 횡단면 형상의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 정방형의 횡단면 형상으로 이루어지는
    반도체 장치.
  12. 제 11 항에 있어서,
    상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
    Figure pct00152
    이고,
    또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
    Figure pct00153
    인
    반도체 장치.
  13. 제 1 항에 있어서,
    상기 제 1 실리콘 기둥이 사각형의 횡단면 형상의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 사각형의 횡단면 형상으로 이루어지는
    반도체 장치.
  14. 제 13 항에 있어서,
    상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
    Figure pct00154
    이고,
    또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
    Figure pct00155
    인
    반도체 장치.
  15. 제 2 항에 있어서,
    상기 제 1 실리콘 기둥이 사각형의 횡단면 형상의 실리콘 기둥으로 이루어지고, 그 표면의 일부를 둘러싼 제 1 절연체와 그 절연체를 둘러싼 게이트도 사각형의 횡단면 형상으로 이루어지는
    반도체 장치.
  16. 제 15 항에 있어서,
    상기 게이트 일단부의 막두께(Tgate1)(단위:㎛) 및 제 2 절연체에 의해 분리된 반도체 기판과 게이트의 거리(Tspace1)(단위:㎛)의 관계식이
    Figure pct00156
    이고,
    또, 상기 게이트 타단부의 막두께(Tgate2)(단위:㎛) 및 제 2 절연체에 의해 분리된 제 2 실리콘 기둥과 게이트의 거리(Tspace2)(단위:㎛)의 관계식이
    Figure pct00157
    인
    반도체 장치.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 2 절연체가 SiO2, SiN 또는 SiO2와 SiN의 층 구조로 이루어지는
    반도체 장치.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 절연체가 SiO2, HfO2 또는 SiON으로 이루어지는
    반도체 장치.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 게이트가 TaN, TiN, NiSi, Ni3Si, Ni2Si, PtSi, Pt3Si, W 재료에서 선택되는
    반도체 장치.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 실리콘 기둥은,
    상기 반도체 기판의 일부에 형성된 제 2 도전형의 불순물 영역에 인접한 제 2 도전형의 고농도 불순물 영역, 및 상기 제 2 실리콘 기둥에 인접한 제 2 도전형의 고농도 불순물 영역을 포함하는
    반도체 장치.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 제 2 실리콘 기둥의 일부에 형성된 제 2 도전형의 고농도 불순물 영역을 포함하는
    반도체 장치.
  22. 제 21 항에 있어서,
    상기 반도체 기판 일부의 제 2 도전형의 불순물 영역의 일부에 형성된 실리사이드 영역, 및 상기 제 2 실리콘 기둥의 제 2 도전형의 고농도 불순물 영역의 일부에 형성된 실리사이드 영역을 포함하는
    반도체 장치.
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