TWI405506B - 埋入式電路板結構及其製作方法 - Google Patents

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TWI405506B TW098132157A TW98132157A TWI405506B TW I405506 B TWI405506 B TW I405506B TW 098132157 A TW098132157 A TW 098132157A TW 98132157 A TW98132157 A TW 98132157A TW I405506 B TWI405506 B TW I405506B
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Description

埋入式電路板結構及其製作方法
本發明係關於一種埋入式電路板結構及其製作方法，特別是一種在電鍍製程中製作大銅面之金屬層時改善鍍上之金屬層不均勻之埋入式電路板結構及其製作方法。
隨著電子產品越來越多功能性及輕薄短小的要求，電子產品中的電路板除了面積及厚度需縮小外，尚且要求在原有的面積及厚度增加更多電子元件。然而在線路尺寸縮小的條件下，依附在電路板上的線路因附著面積變小而使附著力降低，線路變得容易脫落而導致電子產品失效，而使電子產品的可靠度下降。因此，埋入式電路板結構係改善上述問題而因應產生，埋入式電路板結構除可改善附著面積變小而使線路易脫落的問題外，亦可減少電路板之厚度，達到縮小電子產品體積之目的。
但在埋入式電路板結構中欲製作大面積之銅面時，先前技術常出現線路與大面積之銅面電鍍時之鍍層之均勻性差異，此因製作大面積之銅面須要較久之電鍍時間，一般線路僅須較短之電鍍時間，兩者無法在同一時間內完成電鍍製程。圖1及圖2即顯示先前技術於製作大面積之銅面時之鍍層均勻性差異之問題。如圖1所示，先前技術的埋入式電路板結構1a具有介電層11a，介電層11a包括埋入式之線路槽112a及溝槽111a，其中溝槽111a之面積大於線路槽112a之面積。如圖2所示，在對線路槽112a及溝槽111a進行電鍍製程後，線路槽112a已完成電鍍而形成線路層14a時，溝槽111a尚未鍍滿，容易產生溝槽111a中心低且外緣高之不均勻金屬層12a。
因此，有必要提供一種埋入式電路板結構及其製作方法，以改善上述所存在的問題。
本發明之主要目的係在提供一種埋入式電路板結構及其製作方法，使鍍銅於大面積之溝槽時，可快速及均勻地形成銅面。
本發明之埋入式電路板結構包括介電層及金屬層。介電層包括溝槽，溝槽係由複數凹部所形成，且複數凹部係實質上垂直介電層之表面。金屬層係形成於溝槽中。
在本發明之一實施例中，介電層更包括至少一線路槽，各個線路槽中形成線路層，其中金屬層之面積係大於各個線路層之面積。
在本發明之一實施例中，金屬層係銅或銅化物。在本發明之一實施例中，溝槽具有最大徑度，最大徑度係實質上不小於100微米(μm)。在本發明之一實施例中，凹部之頂部寬度係實質上不超過50微米(μm)。在本發明之一實施例中，凹部之深度係實質上不超過50微米(μm)。
本發明之埋入式電路板結構之製作方法包括下列步驟：提供介電層；在介電層中形成溝槽，溝槽係由複數凹部所形成，且複數凹部係實質上垂直介電層之表面；在介電層中形成線路槽；以及於溝槽及線路槽中形成金屬層及線路層。
在本發明之一實施例中，介電層中形成溝槽及其複數凹部之方法係使用雷射成型製程。
為讓本創作之上述和其他目的、特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
以下請一併參考圖3至圖6關於本發明之埋入式電路板結構之一實施例之示意圖。須注意的是，本發明之實施例之示意圖均為簡化後之示意圖，僅以示意方式說明本發明之埋入式電路板結構，其所顯示之元件非為實際實施時之態樣，其實際實施時之元件數目、形狀及尺寸比例為一選擇性之設計，且其元件佈局型態可更為複雜。
如圖3所示，本發明之埋入式電路板結構1包括基板13、介電層11及金屬層12及線路層14。其中介電層11係形成於基板13上，由於介電層11在基板13上形成之方式(譬如將介電層11貼合或壓合於基板13上)係習知之技術，也非本發明之重點，故在此不贅述。在本發明之一實施例中，基板13係可為具圖案化線路之單層、多層印刷電路板或另一埋入式電路板，但本發明不以此為限。須注意的是，基板13並非本發明之必備元件。
在本發明之一實施例中，介電層11之材料係選自ABF(Ajinomoto Build-up Film)、雙順丁二醯酸醯亞胺/三氮阱(Bismaleimide Triazine,BT)、聯二苯環丁二烯(benzocylobutene,BCB)、液晶聚合物(liquid crystal polymer)、聚亞醯胺(polyimide,PI)、聚乙烯醚(poly(phenylene ether))、聚四氟乙烯(poly(tetrafluoroethylene))、芳香尼龍(aramide)、環氧樹脂及玻璃纖維所組成材料組群中之至少一種材料，但本發明不以此為限。
如圖3所示，介電層11包括溝槽111及線路槽112。其中溝槽111係由複數凹部1111所形成，且複數凹部1111係實質上垂直介電層表面115。如圖4所示，圖4係關於凹部1111與介電層表面115之位置關係示意圖，其中介電層表面115係位於X軸與Y軸形成之平面上，凹部1111之形成方向V係實質上沿著Z軸，因此，複數凹部1111係實質上垂直介電層表面115，但本發明不以此為限。惟須注意的是，為簡化說明，圖4僅示意一凹部1111及部分之介電層表面115。
須注意的是，本發明之溝槽111係供形成大面積之金屬層12之位置，金屬層12之面積係大於各個線路層14之面積，即溝槽111之面積係大於各個線路槽112之面積，關於溝槽111之面積範圍在稍後有詳細之說明。
在本發明之一實施例中，介電層11形成溝槽111及其複數凹部1111之方法係雷射成型製程，進一步地來說，即以雷射在介電層11中欲形成大面積之金屬層12之處，燒蝕出複數凹部1111以形成溝槽111，但本發明不以此為限。惟須注意的是，如圖3或圖5所示，其中圖5係本發明之埋入式電路板結構1尚未形成金屬層12之一實施例中之斜視圖，在溝槽111中，其餘未被雷射燒蝕之介電層11，則形成柱狀結構1113。在本發明之一實施例中，介電層11形成線路槽112之方法係習知之圖案化線路製程，但本發明不以此為限。其中圖案化線路製程係包括表面清洗、光阻塗佈、曝光、顯影、蝕刻及剝除光阻等步驟，然圖案化線路製程係習知之技術，也非本發明之重點，因此在此不做贅述。
如圖3所示，在本發明之一實施例中，凹部1111係呈圓弧型，但本發明不以此為限。舉例來說，凹部1111亦可為梯形、錐形、柱型或方形，可視製程之需求以雷射燒蝕出凹部1111所須之尺寸及形狀。
在本發明之一實施例中，溝槽111之最大徑度係實質上不小於100微米(μm)。如圖6所示，圖6係關於本發明之溝槽之另一實施例之上視圖，為簡化對本發明之最大徑度之說明，故在此實施例之上視圖中，省略凹部。最大徑度係根據以下方式決定：自溝槽111b之周圍任取一起始點E，自起始點E不定向地量測至溝槽111b之周圍且非起始點E以外的複數任意點E1 、E2 、E3 、...Ek-1 及Ek ，並取得起始點E與該複數任意點E1 、E2 、E3 、...Ek-1 及Ek 之距離包括L1 、L2 、L3 、...Lk-1 及Lk ，其中Lk >Lk-1 ,並且以無法找到溝槽111b之周圍上其他兩任意點Er1 、Er2 的距離Lk+1 大於Lk 時,則Lk 為溝槽111的最大徑度。須注意的是，本發明之最大徑度之決定方式並不以圖6之圖形為限，任何形狀或是不規則形狀皆可適用。
如圖3所示，在本發明之一實施例中，凹部1111之頂部寬度W係實質上不超過50微米(μm)；凹部1111之深度D係實質上不超過50微米(μm)；凹部1111自介電層表面115往下之四分之三之深度D處之底部寬度W`係實質上不超過50微米(μm)；且各個凹部1111間之間距(pitch)P係實質上介於底部寬度W`之八分之一至六分之九。而在一較佳之實施例中，凹部1111之頂部寬度W係實質上不超過30微米(μm)；凹部1111之深度D係實質上不超過30微米(μm)；凹部1111自介電層表面115往下之四分之三之深度D處之底部寬度W`係實質上不超過30微米(μm)；且各個凹部1111間之間距P係實質上介於底部寬度W`之七分之一至七分之九。
本發明之金屬層12係形成於溝槽111之複數凹部1111中，在本發明之一實施例中，金屬層12及線路層14係銅或銅化物，但本發明不以此為限。在本發明之一實施例中，金屬層12及線路層14在溝槽111及線路槽112中形成的方式分別可為電鍍製程或化學鍍製程，但本發明不以此為限。須注意的是，如圖3所示，金屬層12之厚度H係實質上大於凹部1111之深度D，使金屬層12在溝槽111上形成平面，以作為電路或其他電子元件電性連接之用。
須注意的是，由於金屬層12只須鍍在溝槽111中之複數凹部1111即可，因此在金屬層12形成之時，金屬層12可迅速且均勻地在溝槽111中形成。藉此，可解決先前技術中同時製作大面積之金屬層及較小面積之線路層產生均勻性差異之問題。在本發明之一實施例中，金屬層12之厚度H與各個凹部1111之間距P具有下列關係：厚度H會隨著間距P增大而減小。
接著請參考圖7至圖10關於本發明之埋入式電路板結構之製作方法之一實施例之步驟流程圖。
如圖7所示，本發明首先進行步驟S71：提供介電層。
如圖8所示，在本發明之一實施例中，介電層11之材料係選自ABF(Ajinomoto Build-up Film)、雙順丁二醯酸醯亞胺/三氮阱(Bismaleimide Tfiazine,BT)、聯二苯環丁二烯(benzocylobutene,BCB)、液晶聚合物(liquid crystal polymer)、聚亞醯胺(polyimide,PI)、聚乙烯醚(poly(phenylene ether))、聚四氟乙烯(poly(tetrafluoroethylene))、芳香尼龍(aramide)、環氧樹脂及玻璃纖維所組成材料組群中之至少一種材料，但本發明不以此為限。
接著進行步驟S72：在介電層中形成溝槽，溝槽係由複數凹部所形成。
如圖9所示，在本發明之一實施例中，介電層11中形成溝槽111及其複數凹部1111之方法係雷射成型製程，進一步地來說，即以雷射在介電層11中欲形成大面積金屬層之處，燒蝕出複數凹部1111以形成溝槽111，但本發明不以此為限。須注意的是，溝槽111係用以供形成大面積金屬層之處。在溝槽111中，其餘未被雷射燒蝕之介電層11，則形成柱狀結構1113。
其中，溝槽111之最大徑度及凹部1111之形狀與尺寸則如前所述，在此不再贅述。
接著進行步驟S73：在介電層中形成線路槽。
如圖9所示，在本發明之一實施例中，介電層11形成線路槽112之方法係習知之圖案化線路製程，但本發明不以此為限。其中圖案化線路製程係包括表面清洗、光阻塗佈、曝光、顯影、蝕刻及剝除光阻等步驟，然圖案化線路製程係習知之技術，也非本發明之重點，因此在此不做贅述。
最後進行步驟S74：於溝槽及線路槽中形成金屬層及線路層。
如圖10所示，在本發明之一實施例中，金屬層12及線路層14係銅或銅化物，但本發明不以此為限。在本發明之一實施例中，金屬層12及線路層14在溝槽111及線路槽112中形成的方式分別可為電鍍製程或化學鍍製程，但本發明不以此為限。
惟須注意的是，本發明所屬技術領域中具有通常知識者當能了解本發明上述步驟係可調換次序或同時執行，如此仍能達成本發明之功效。
綜上所陳，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，懇請　貴審查委員明察，早日賜准專利，俾嘉惠社會，實感德便。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
1、1a．．．埋入式電路板結構
11、11a．．．介電層
111、111a、111b．．．溝槽
112、112a．．．線路槽
1111．．．凹部
115．．．介電層表面
1113．．．柱狀結構
12、12a．．．金屬層
13．．．基板
14、14a．．．線路層
D．．．深度
E．．．起始點
E1 、E2 、E3 、...Ek-1 、Ek 、Er1 、Er2 ．．．任意點
H．．．厚度
L1 、L2 、L3 、...Lk-1 、Lk 、Lk+1 ．．．距離
P．．．間距
V．．．形成方向
W．．．頂部寬度
W`．．．底部寬度
圖1係關於先前技術之埋入式電路板結構之示意圖。
圖2係關於先前技術之埋入式電路板結構在電鍍製程後產生金屬層不均勻之示意圖。
圖3係本發明之埋入式電路板結構之一實施例之剖面示意圖。
圖4係關於本發明之凹部與介電層表面之位置關係示意圖。
圖5係本發明之埋入式電路板結構尚未形成金屬層之一實施例之斜視圖。
圖6係本發明之溝槽之另一實施例之上視圖。
圖7係本發明之埋入式電路板結構之製作方法之一實施例之步驟流程圖。
圖8至圖10係本發明之埋入式電路板結構之製作方法之一實施例之示意圖。
1．．．埋入式電路板結構
11．．．介電層
111．．．溝槽
1111．．．凹部
1113．．．柱狀結構
112．．．線路槽
115．．．介電層表面
12．．．金屬層
13．．．基板
14．．．線路層
D．．．深度
H．．．厚度
P．．．間距
W．．．頂部寬度
W` ．．．底部寬度

Claims (22)

  1. 一種埋入式電路板結構，包括：一介電層，包括：一溝槽，該溝槽係由複數凹部所形成，且該複數凹部係實質上垂直該介電層之一介電層表面；以及一金屬層，係形成於該溝槽中，其中，該金屬層之一厚度會隨著與各個凹部之一間距變化，該厚度係隨該間距增大而減小。
  2. 如申請專利範圍第1項所述之埋入式電路板結構，其中該介電層更包括：至少一線路槽，各個線路槽中形成一線路層，其中該金屬層之面積係大於各個線路層之面積。
  3. 如申請專利範圍第2項所述之埋入式電路板結構，其中各個線路層係一銅或一銅化物。
  4. 如申請專利範圍第2項所述之埋入式電路板結構，其中該金屬層係一銅或一銅化物。
  5. 如申請專利範圍第2項所述之埋入式電路板結構，其中該溝槽具有一最大徑度，該最大徑度係實質上不小於100微米(μm)。
  6. 如申請專利範圍第5項所述之埋入式電路板結構，其中該最大徑度係根據以下方式決定：自該溝槽之周圍任取一起始點，自該起始點不定向地量測至該溝槽之周圍且非該起始點以外的複數任意點，並取得該起始點與該複數任意點之距離包括L1 、L2 、L3 、...Lk-1 及Lk ，其中Lk > Lk-1 ，並且以無法找到該溝槽之周圍上任兩點的距離Lk+1 大於Lk 時，則Lk 為該溝槽的最大徑度。
  7. 如申請專利範圍第2項所述之埋入式電路板結構，其中該凹部之一頂部寬度係實質上不超過50微米(μm)。
  8. 如申請專利範圍第2項所述之埋入式電路板結構，其中該凹部之一深度係實質上不超過50微米(μm)。
  9. 如申請專利範圍第8項所述之埋入式電路板結構，其中該凹部自溝槽與該介電層之一表面連接處往下之四分之三之該深度處之一底部寬度係實質上不超過50微米(μm)。
  10. 如申請專利範圍第9項所述之埋入式電路板結構，其中各個凹部間之一間距係實質上介於該底部寬度之八分之一至六分之九。
  11. 如申請專利範圍第8項所述之埋入式電路板結構，其中該金屬層之該厚度係實質上大於該深度。
  12. 如申請專利範圍第1項所述之埋入式電路板結構，其中該凹部係一梯形、一圓弧形、一錐形、一柱型或一方形。
  13. 如申請專利範圍第1項所述之埋入式電路板結構，該埋入式電路板結構更包括一基板，其中該介電層係形成於該基板上。
  14. 如申請專利範圍第14項所述之埋入式電路板結構，其中該基板係一具圖案化線路之單層、一多層印刷電路板或一埋入式電路板。
  15. 如申請專利範圍第1項所述之埋入式電路板結構，其中該介電層之材料係選自ABF(Ajinomoto Build-up Film)、雙順丁二醯酸醯亞胺/三氮阱(Bismaleimide Triazine,BT)、聯二苯環丁二烯(benzocylobutene,BCB)、液晶聚合物(liquid crystal polymer)、聚亞醯胺(polyimide,PI)、聚乙烯醚(poly(phenylene ether))、聚四氟乙烯(poly(tetrafluoroethylene))、芳香尼龍(aramide)、環氧樹脂及玻璃纖維所組成材料組群中之至少一種材料。
  16. 一種埋入式電路板結構之製作方法，包括下列步驟：提供一介電層；在該介電層中形成一溝槽，該溝槽係由複數凹部所形成，且該複數凹部係實質上垂直該介電層之一表面；以及於該溝槽中形成一金屬層，其中，該金屬層之一厚度會隨著與各個凹部之一間距變化，該厚度係隨該間距增大而減小。
  17. 如申請專利範圍第16項所述之埋入式電路板結構之製作方法，更包括下列步驟：在該介電層中形成一線路槽；以及於該線路槽中形成一線路層。
  18. 如申請專利範圍第17項所述之埋入式電路板結構之製作方法，其中在該介電層中形成該溝槽及其複數凹部之方法係一雷射成型製程。
  19. 如申請專利範圍第17項所述之埋入式電路板結構之製作方法，其中該金屬層係一銅或一銅化物。
  20. 如申請專利範圍第17項所述之埋入式電路板結構之製作方法，其中該線路層係一銅或一銅化物。
  21. 如申請專利範圍第17項所述之埋入式電路板結構之製作方法，其中於該溝槽中形成該金屬層之方法係一電鍍製程或一化學鍍製程。
  22. 如申請專利範圍第17項所述之埋入式電路板結構之製作方法，其中該金屬層之該厚度係實質上大於該凹部之一深度。
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