TWI402842B - 半導體記憶體裝置之資料選通時脈緩衝器，其控制方法，及具有資料選通時脈緩衝器的半導體裝置 - Google Patents

半導體記憶體裝置之資料選通時脈緩衝器，其控制方法，及具有資料選通時脈緩衝器的半導體裝置 Download PDF

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Description

半導體記憶體裝置之資料選通時脈緩衝器，其控制方法，及具有資料選通時脈緩衝器的半導體裝置
此處所述之具體實施例係關於一種半導體裝置，尤指一種半導體記憶體裝置之一資料選通時脈緩衝器，及其控制方法。
概言之，一半導體記憶體裝置包括複數個資料輸入緩衝器及複數個資料選通時脈緩衝器，其可接收資料信號及資料選通時脈信號來執行一資料輸入作業。該等資料選通時脈信號係以一時脈信號配對的形式輸入，而在該等半導體憶體裝置之資料選通時脈緩衝器會緩衝該等外部資料選通時脈信號以產生內部資料輸入選通時脈信號。該半導體記憶體裝置，例如一雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM,“DOuble data rate synchronous dynamic random access memory”)，其係使用由該資料選通時脈緩衝器產生的內部資料輸入選通時脈信號來執行產生一上升資料輸入選通時脈信號及一下降資料輸入選通時脈信號的作業，藉此選通資料到該外部時脈的一上升邊緣及一下降邊緣。
該等資料選通時脈緩衝器回應緩衝器致能信號來作業。例如，該資料選通時脈緩衝器於該緩衝器致能信號被致能的時段期間執行前述的緩衝作業，並在當該等緩衝器致能信號被除能時停止該緩衝器作業。該等緩衝器致能信號係使用半導體記憶體裝置中時脈信號所產生的信號。因此，該半導體記憶體裝置使用該等內部時脈信號來產生該等緩衝器致能信號，並使用所產生的緩衝器致能信號定義該等資料選通時脈緩衝器的作業間隔。
然而，當該半導體記憶體裝置的作業速度增加時，該半導體記憶體裝置對於該等外部資料選通時脈信號及該等外部時脈信號之小型抖動組件的敏感性反應即會增加。例如，當該等外部資料選通時脈信號之切換時序很快或該等外部時脈信號之切換時序很緩慢時，該緩衝器致能信號之致能間隔的結束時間被延遲，且該資料選通時脈緩衝器由於提供不想要資料的輸出而發生故障。這種故障造成一電路區域接收到非正確辨識的非資料作為真實資料的後續資料，而惡化了該資料輸入作業的穩定性。
該故障係由緩衝器致能信號之產生所造成，而未考慮到該等外部資料選通時脈信號及該等外部時脈信號具有不同的時脈領域。例如，定義該等致能時間間隔及緩衝化該等外部資料選通信號的作業係使用具有不同時脈領域之時脈信號來執行。然而，該等緩衝器時脈信號由於不利的影響(例如環境及噪音)而未具有正確的致能時間間隔。因此，該半導體記憶體裝置無法穩定地產生該等上升資料輸入選通時脈信號及該等下降資料輸入選通時脈信號，因此容易造成資料輸入錯誤。
此處描述一種在一半導體記憶體裝置中一資料選通時脈緩衝器，及其控制方法，其能夠支援一穩定的資料輸入作業，而不會受到環境及外部抖動的影響。
在一種態樣中，在一半導體記憶體裝置中一資料選通時脈緩衝器包括：一緩衝化方塊，其配置成回應一緩衝器致能信號緩衝一外部資料選通時脈信號來產生一內部資料選通時脈信號；一時序區別時脈，其配置成回應一突波開始信號及一突波長度信號而區別該內部資料選通時脈信號的切換時序以產生一時序區別信號；及一致能控制方塊，其配置成回應該時序區別信號產生該緩衝器致能信號。
在另一種態樣中，一種控制一半導體記憶體裝置之一資料選通時脈緩衝器的方法包括：致能一緩衝器致能信號；由緩衝一外部資料選通信號配對來產生一內部選通時脈信號；藉由根據輸入到該半導體記憶體裝置之資料突波長度區別該內部資料選通時脈信號的切換時序來除能該緩衝器致能信號；並停止該外部資料選通時脈信號配對之緩衝作業。
在又另一種態樣中，一半導體裝置包括：一半導體記憶體裝置；一緩衝方塊，其連接至該半導體記憶體裝置來緩衝一外部資料選通時脈信號且回應一緩衝器致能信號而產生一內部資料選通時脈信號；一時序區別方塊，其區別該內部資料選通時脈信號的切換時序，並回應輸入到該半導體記憶體裝置資料之一突波開始信號及一突波長度信號而產生一時序區別信號；及一致能控制方塊，其回應該時序區別信號而產生該緩衝器致能信號。
根據本發明之半導體記憶體裝置中的資料選通時脈緩衝器及其控制方法僅使用該資料選通時脈信號來定義該緩衝作業間隔，而非使用該外部時脈信號，以統一該等時脈領域，使其有可能當該內部資料輸入選通時脈信號在不想要的時間被切換時防止故障。
再者，根據本發明之半導體記憶體裝置中的資料選通時脈緩衝器及其控制方法，當由於環境而發生雜訊或外部抖動時皆使用一時脈領域作業，使其有可能穩定地產生該內部資料選通時脈信號來支援該資料輸入作業。
這些及其它特徵、態樣及具體實施例皆在以下的章節「實施方式」當中說明。
第一圖為根據一具體實施例中一半導體記憶體裝置的示例性資料選通時脈緩衝器的架構方塊圖。請參照第一圖，在一半導體記憶體裝置中一資料選通時脈緩衝器1可經配置成包括一緩衝化方塊10、一時序區別方塊20及一致能控制方塊30。
緩衝化方塊10可以回應一緩衝器致能信號「bufen」緩衝一外部資料選通時脈信號「edqs,/edqs」以產生一內部資料選通時脈信號「idqs」。時序區別方塊20回應一突波開始信號「bststa」及一突波長度信號「bst1」區別內部資料選通時脈信號「idqs」之一切換時序間隔來產生一第一時序區別信號「tim_dtg1」及一第二時序區別信號「tim_dtg2」。致能控制方塊30回應第一時序區別信號「tim_dtg1」及第二時序區別信號「tim_dtg2」而產生緩衝器致能信號「bufen」。
緩衝化方塊10可在緩衝器致能信號「bufen」的一致能時段期間緩衝外部資料選通時脈信號配對「edqs,/edqs」以產生內部資料選通時脈信號「idqs」。緩衝器致能信號「bufen」在當該半導體記憶體裝置之寫入作業被起始時以一致能狀態來例示。
突波開始信號「bststa」可為一致能時序信號，其在當該半導體記憶體裝置之寫入作業被起始時接著有一寫入遲滯。突波開始信號「bststa」可具有對應內部資料選通時脈信號「idqs」之至少一周期的一致能時段。例如，突波長度信號「bst1」為表示成輸入到該半導體記憶體裝置資料之突波長度信號，其可執行區別該突波長度為4或8的功能。對於一示例性作業，突波長度信號「bst1」可在致能時表示該突波長度為4，而在除能時表示該突波長度為8。
如果突波開始信號「bststa」在當突波長度信號「bst1」被致能的狀態下被致能，時序區別方塊20即可在內部資料選通時脈信號「idqs」之第二上升邊緣時間處致能第一時序區別信號「tim_dtg1」。相反地，如果突波開始信號「bststa」在當除能突波長度信號「bst1」時被致能，時序區別方塊20即可在內部資料選通時脈信號「idqs」之第四上升邊緣時間處致能第一時序區別信號「tim_dtg1」。
再者，時序區別方塊20可以使用內部資料選通時脈信號「idqs」來產生第二時序區別信號「tim_dtg2」。因此，第二時序區別信號「tim_dtg2」可實施成與內部資料選通時脈信號「idqs」具有相同的周期且脈衝寬度窄於內部資料選通時脈信號「idqs」的信號。
然後，如果第二時序區別信號「tim_dtg2」在當第一時序區別信號「tim_dtg1」被致能的狀態下被切換時，致能控制方塊30即可除能緩衝器致能信號「bufen」。致能控制方塊30可配置成在該寫入作業開始時致能緩衝器致能信號「bufen」，並回應於第一時序區別信號「tim_dig1」及該二時序區別信號「tim_dig2」而定義緩衝器致能信號「bufen」之除能開始時間，如上所述。
根據一具體實施例，該半導體記憶體裝置之資料選通時脈緩衝器不會受到該外部時脈信號之顯著影響，並可偵測由緩衝化外部資料選通時脈信號配對「edqs,/edqs」所產生的內部資料選通時脈信號「idqs」被切換多少次來僅根據該偵測結果來決定該作業時間間隔。因此，因為控制該資料選通時脈緩衝器之作業的時脈信號領域可被統一，該資料選通時脈緩衝器即使在環境及外部造成抖動的不利影響之下亦可顯示出相同的反應，藉此利用一改善的穩定方法來執行上升/下降資料輸入選通時脈信號的產生。
第二圖為根據一具體實施例中第一圖的一示例性時序區別方塊的架構圖。請參照第二圖，時序區別方塊20可配置成包括一第一信號產生單元210及一第二信號產生單元220。
第一信號產生單元210回應突波開始信號「bststa」、突波長度信號「bst1」及內部資料選通時脈信號「idqs」產生第一時序區別信號「tim_dtg1」。第一信號產生單元210可配置成包括一兩周期時間延遲區段212、一四周期時間延遲區段214及一信號組合區段216。
如果突波開始信號「bststa」被致能，則兩周期時間延遲區段212可以產生一兩周期時間延遲信號「dly_prd2」，其中一位準在內部資料選通時脈信號「idqs」的兩個時間周期之後被改變。兩周期時間延遲區段212可包括一第一反向器IV1、一第二反向器IV2、一第三反向器IV3、一第四反向器IV4、一第一通過閘極PG1、一第二通過閘極PG2、一第三通過閘極PG3、一第四通過閘極PG4、一第一時間延遲裝置DLY1、一第二時間延遲裝置DLY2、一第三時間延遲裝置DLY3及一第四時間延遲裝置DLY4。
第一反向器IV1可接收內部資料選通時脈信號「idqs」。第一通過閘極PG1可回應內部資料選通時脈信號「idqs」及第一反向器IV1之輸出信號而通過該突波開始信號「batsta」。第一時間延遲裝置DLY1可延遲第一通過閘極PG1之輸出信號。第二反向器IV2可接收內部資料選通時脈信號「idqs」。第二通過閘極PG2回應第二反向器IV2之輸出信號及內部資料選通時脈信號「idqs」而通過該第一時間延遲裝置DLY1之輸出信號。第二時間延遲裝置DLY2可延遲第二通過閘極PG2之輸出信號。第三反向器IV3可接收內部資料選通時脈信號「idqs」。第三通過閘極PG3回應內部資料選通時脈信號「idqs」及第三反向器IV3的輸出信號而通過該第二時間延遲裝置DLY2之輸出信號。第三時間延遲裝置DLY3可延遲第三通過閘極PG3之輸出信號。第四反向器IV4接收內部資料選通時脈信號「idqs」。第四通過閘極PG4回應第四反向器IV4之輸出信號及內部資料選通時脈信號「idqs」而通過該第三時間延遲裝置DLY3之輸出信號。第四時間延遲裝置DLY4可延遲第四通過閘極PG4之輸出信號來輸出兩周期時間延遲信號「dly_prd2」。
四周期延遲單元214可以延遲兩周期時間延遲信號「dly_prd2」內部資料選通時脈信號「idqs」的兩個時間周期來產生四周期時間延遲信號「dly_prd4」。四周期延遲區段214可配置成包括一第五一反向器IV5、一第六二反向器IV6、一第七反向器IV7、一第八反向器IV8、一第五通過閘極PG5、一第六通過閘極PG6、一第七通過閘極PG7、一第八通過閘極PG8、一第五時間延遲裝置DLY5、一第六時間延遲裝置DLY6、一第七時間延遲裝置DLY7及一第八時間延遲裝置DLY8。
第五反向器IV5可接收內部資料選通時脈信號「idqs」。第五通過閘極PG5可回應內部資料選通時脈信號「idqs」及第五反向器IV5之輸出信號而通過兩周期時間延遲信號「dly_prd2」。第五時間延遲裝置DLY5可延遲第五通過閘極PG5之輸出信號。第六反向器IV6可接收內部資料選通時脈信號「idqs」。第六通過閘極PG6回應於第六反向器IV6之輸出信號及內部資料選通時脈信號「idqs」而通過該第五時間延遲裝置DLY5之輸出信號。第六時間延遲裝置DLY6可延遲第六通過閘極PG6之輸出信號。第七反向器IV7可接收內部資料選通時脈信號「idqs」。第七通過閘極PG7回應內部資料選通時脈信號「idqs」及第七反向器IV7的輸出信號而通過該第六時間延遲裝置DLY6之輸出信號。第七延遲器DLY7可延遲第七通過閘極PG7之輸出信號。第八反向器IV8可接收內部資料選通時脈信號「idqs」。第八通過閘極PG8回應第八反向器IV8之輸出信號及內部資料選通時脈信號「idqs」而通過該第七時間延遲裝置DLY7之輸出信號。第八時間延遲裝置DLY8可延遲第八通過閘極PG8之輸出信號來輸出四周期時間延遲信號「dly_prd4」。
信號組合區段216可以回應突波長度信號「bst1」而組合兩周期時間延遲信號「dly_prd2」與四周期時間延遲信號「dly_prd4」以產生第一時序區別信號「tim_dtg1」。該信號組合區段216可配置成包括一第一NAND閘極ND1、一第二NAND閘極ND2、一第三NAND閘極ND3、一第九反向器IV9、一第十反向器IV10及一第十一反向器IV11。
第一NAND閘極ND1可接收突波長度信號「bstl」及兩周期時間延遲信號「dly_prd2」。第九反向器IV9可接收突波長度信號「bst1」。第二NAND閘極ND2可接收第九反向器IV9之輸出信號及四周期時間延遲信號「dly_prd4」。第三NAND閘極ND3可接收第一NAND閘極ND1之輸出信號及第二NAND閘極ND2之輸出信號。第十反向器IV10可接收第三NAND閘極ND3之輸出信號。第十一反向器IV11可接收第十反向器IV10之輸出信號來輸出第一時序區別信號「tim_dtg1」。
第二信號產生單元220回應內部資料選通時脈信號「idqs」可以產生第二時序區別信號「tim_dtg2」。第二信號產生單元220可包括一反向時間延遲裝置IDLY及一NOR閘極NR。
反向時間延遲裝置IDLY可反向及延遲內部資料選通時脈信號「idqs」。NOR閘極NR可接收內部資料選通時脈信號「idqs」及反向時間延遲裝置IDLY之輸出信號來輸出第二時序區別信號「tim_dtg2」。
因此，兩周期時間延遲信號「dly_prd2」在當突波開始信號「bststa」同步於內部資料選通時脈信號「idqs」之第二上升邊緣時間而被致能時即可產生。類似地，四周期時間延遲信號「dly_prd4」在當突波開始信號「bststa」同步於內部資料選通時脈信號「idqs」之第四上升邊緣時間而被致能時即可產生。
信號組合區段216在當突波長度信號「bst1」被致能時輸出兩周期時間延遲信號「dly_prd2」做為第一時序區別信號「tim_dtg1」，即該突波長度為8。該信號組合區段216在當突波長度信號「bst1」被除能時輸出四周期時間延遲信號「dly_prd4」作為第一時序區別信號「tim_dtg1」，即該突波長度為4。
如上所述，藉由使用第二信號產生單元220，第二時 序區別信號「tim_dtg2」可產生為與內部資料選通時脈信號「idqs」具有相同的周期且脈衝寬度窄於內部資料選通時脈信號「idqs」的信號。第二時序區別信號「tim_dtg2」可被切換，而具有該上升邊緣時間位在內部資料選通時脈信號「idqs」之下降邊緣時間。
第三圖為根據一具體實施例中第一圖的一示例性致能控制方塊的架構圖。請參照第三圖，致能控制方塊30可配置成包括一第一節點N1、一位準控制單元310及一閂鎖單元320。位準控制單元310可回應第一時序區別信號「tim_dtg1」及第二時序區別信號「tim_dtg2」控制第一節點N1的電壓位準。
位準控制單元310可配置成包括一第一電晶體TR1、一第二電晶體TR2及一第三電晶體TR3。第一電晶體TR1可包括：一閘極輸入，其接收第一時序區別信號「tim_dtg1」；具有一外部電源供應電壓VDD之一源極輸入；及連接至第一節點N1之一汲極輸入。第二電晶體TR2可包括；一閘極輸入，其接收第一時序區別信號「tim_dtg1」；及連接至第一節點N1之一汲極輸入。第三電晶體TR3可包括：一閘極輸入，其接收第二時序區別信號「tim_dtg2」；連接至第二電晶體TR2源極終端之汲極輸入；及連接至接地之源極輸入。
閂鎖單元320可閂鎖及驅動第一節點N1的電壓，並可包括：一第十二反向器IV12、一第十三反向器IV13及一第十四反向器IV14。第十二反向器IV12可被供應與施加於第一節點N1相同的電壓。第十三反向器IV13連同第十二反向器IV12可形成一閂鎖結構。第十四反向器IV14可接收第十二反向器IV12的輸出信號來輸出緩衝器致能信號「bufen」。
於該資料選通時脈緩衝器之起始作業時，其中第一時序區別信號「tim_dtg1」可維持一低位準，第一節點N1則可具有一高位準電壓。因此，緩衝器致能信號「bufen」即可被致能。
第一時序區別信號「tim_dtg1」可根據該突波長度改變該致能時序，並可具有該致能時間周期為內部資料選通時脈信號「idqs」之一個時間周期。第二時序區別信號「tim_dtg2」可定期地同步於內部資料選通時脈信號「idqs」之下降邊緣時間而切換。致能控制方塊30在如果第二時序區別信號「tim_dtg2」於當第一時序區別信號「tim_dtg1」被致能的狀態下由一低位準改變到一高位準時即降低第一節點N1的電壓到一低位準。因此，緩衝器致能信號「bufen」可被除能到一低位準，而緩衝器致能信號「bufen」之除能狀態可被維持在第一時序區別信號「tim_dtg1」之下降邊緣時間。
因此，致能控制方塊30可執行一作業來設定關聯於內部資料選通時脈信號「idqs」之切換時序的緩衝器致能信號「bufen」的致能時間間隔。因此，緩衝器方塊10即使當該等抖動成分被包括在外部資料選通時脈信號配對「edqs,/edqs」中時亦可具有一穩定的緩衝化作業時間間隔。然後，緩衝器方塊10即使在當外部資料選通時脈信號配對「edqs,/edqs」之波形被改變時亦可清楚地定義內部資料選通時脈信號「idqs」之輸出時間間隔。因此，緩衝化方塊10在當內部資料選通時脈信號「idqs」於不想要的時間被切換且當輸入不想要的資料時可以防止故障。
第四圖為根據一具體實施例中一半導體記憶體裝置的資料選通時脈緩衝器的示例性作業的時序圖。在第四圖中，所示為當該突波長度為4時，外部資料選通時脈信號配對「edqs,/edqs」、內部資料選通時脈信號「idqs」、突波開始信號「bststa」、第一時序區別信號「tim_dtg1」、第二時序區別信號「tim_dtg2」及緩衝器致能信號「bufen」之波形。
請參照第四圖，內部資料選通時脈信號「idqs」可為由緩衝化外部資料選通時脈信號配對「edqs,/edqs」所產生的時脈。如果突波開始信號「bststa」被致能時，第一時序區別信號「tim_dtg1」於內部資料選通時脈信號「idqs」之第二上升邊緣時間處被致能。第二時序區別信號「tim_dtg2」可將該上升邊緣時間位在內部資料選通時脈信號「idqs」之下降邊緣時間。因此，如果第二時序區別信號「tim_dtg2」於當第一時序區別信號「tim_dtg1」位於高位準的狀態下時被切換，則緩衝器致能信號「bufen」可被除能。因為緩衝器致能信號「bufen」使用該外部時脈產生，緩衝器致能信號「bufen」之致能時間間隔不能夠正確地設定，藉此當內部資料選通時脈信號「idqs」於一不想要的時間時被切換時造成故障，例如第四圖之虛線所示。相反地，根據一具體實施例之半導體記憶體裝置的資料選通時脈緩衝器藉由設定產生內部資料選通時脈信號「idqs」的作業時段而更可穩定地執行該作業，而不會受到該外部時脈的影響。
如上所述，根據該個具體實施例之半導體記憶體裝置的資料選通時脈緩衝器可以緩衝化外部資料選通時脈信號配對「edqs,/edqs」以產生該內部資料選通時脈信號，並使用所產生的內部資料選通時脈信號決定該緩衝器致能信號的致能時間間隔。因此，該緩衝器致能信號可由該統一的時脈領域所影響。因此，該緩衝化作業位準可僅使用一個時脈領域來定義，使得一半導體記憶體裝置的資料選通時脈緩衝器可以降低故障造成的影響，例如由於環境或外部抖動造成的鈴響現象。因此，即可防止在一不想要的時間間隔期間切換該內部資料選通時脈信號，藉此其有可能提供一種穩定的資料輸入作業。
於上述已經說明某些具體實施例之後，其將可瞭解到所述的該等具體實施例僅做為範例。因此，此處所述的裝置及方法並不受限於所述的該等具體實施例。而是此處所述的該等裝置及方法必須僅受限於配合以上說明及附屬圖面所依據的該等申請專利範圍。
1．．．資料選通時脈緩衝器
10．．．緩衝化方塊
20．．．時序區別方塊
30．．．致能控制方塊
210．．．第一信號產生單元
212．．．兩周期時間延遲區段
214．．．四周期時間延遲區段
216．．．信號組合區段
220．．．第二信號產生單元
310．．．位準控制單元
320．．．閂鎖單元
特徵、態樣及具體實施例係配合附屬圖面進行說明，其中：
第一圖為根據一具體實施例中一半導體記憶體裝置的示例性資料選通時脈緩衝器的架構方塊圖；
第二圖為根據一具體實施例中第一圖的一示例性時序區別方塊的架構圖；
第三圖為根據一具體實施例中第一圖的一示例性致能控制方塊的架構圖；及
第四圖為根據一具體實施例中一半導體記憶體裝置的資料選通時脈緩衝器的示例性作業的時序圖。
1．．．資料選通時脈緩衝器
10．．．緩衝化方塊
20．．．時序區別方塊
30．．．致能控制方塊

Claims (19)

  1. 一種半導體記憶體裝置中的資料選通時脈緩衝器，其包含：一緩衝化方塊，其配置成回應一緩衝器致能信號而緩衝一外部資料選通時脈信號以產生一內部資料選通時脈信號；一時序區別方塊，其配置成回應一突波開始信號及一突波長度信號而區別該內部資料選通時脈信號之切換時間以產生一時序區別信號；及一致能控制方塊，其配置成回應該時序區別信號以產生該緩衝器致能信號。
  2. 如申請專利範圍第1項之資料選通時脈緩衝器，其中該時序區別信號包括一第一時序區別信號及一第二時序區別信號。
  3. 如申請專利範圍第2項之資料選通時脈緩衝器，其中該時序區別方塊根據該突波長度信號是否被致能及該內部資料選通時脈信號被切換次數，來使該第一時序區別信號有對應的不同輸出，並產生與該內部資料選通資料時脈信號相同的周期且其脈衝寬度窄於該內部資料選通時脈信號之第二時序區別信號。
  4. 如申請專利範圍第3項之資料選通時脈緩衝器，其中該時序區別方塊同步於該內部資料選通時脈信號之下降邊緣而切換該第二時序區別信號。
  5. 如申請專利範圍第4項之資料選通時脈緩衝器，其中該時序區別方塊包含：一第一信號產生單元，其配置成回應該突波開始信號、該突波長度信號及該內部資料選通時脈信號以產生該第一 時序區別信號；及一第二信號產生單元，其配置成回應該內部資料選通時脈信號以產生該第二時序區別信號。
  6. 如申請專利範圍第5項之資料選通時脈緩衝器，其中該第一信號產生單元包含：一兩周期時間延遲區段，其配置成產生一兩周期時間延遲信號，其中該位準在如果該突波開始信號被致能時該內部資料選通時脈信號的兩個時間周期之後被改變；一個四周期時間延遲區段，其配置成延遲該兩周期時間延遲信號來產生一四周期時間延遲信號，其中延遲該兩周期時間延遲信號的延遲量為該內部資料選通時脈信號的兩個時間周期；及一信號組合區段，其配置成回應於該突波長度信號組合該兩周期時間延遲信號與該四周期時間延遲信號以產生該第一時序區別信號。
  7. 如申請專利範圍第2項之資料選通時脈緩衝器，其中該致能控制方塊配置成在一緩衝作業開始時致能該緩衝器致能信號。
  8. 如申請專利範圍第7項之資料選通時脈緩衝器，其中該致能控制方塊配置成如果該第二時序區別信號被切換在該第一時序區別信號被致能的狀態下除能該緩衝器致能信號。
  9. 如申請專利範圍第8項之資料選通時脈緩衝器，其中該致能控制方塊包含：一第一節點； 一位準控制單元，其配置成回應該第一時序區別信號及該第二時序區別信號以控制該第一節點的一電壓位準；及一閂鎖單元，其配置成閂鎖及驅動該第一節點的電壓。
  10. 一種控制一半導體記憶體裝置中的資料選通時脈緩衝器之方法，其包含：致能一緩衝器致能信號；藉由緩衝一外部資料選通時脈信號配對產生一內部選通時脈信號；根據輸入到該半導體記憶體裝置資料之一突波長度以藉由區別該內部資料選通時脈信號之切換時序來除能該緩衝器致能信號；及停止該外部資料選通時脈信號配對之緩衝作業。
  11. 如申請專利範圍第10項之方法，其中該除能該緩衝器致能信號包含：回應一突波開始信號及一突波長度信號而藉由區別該內部資料選通時脈信號的切換時序以產生一時序區別信號；及回應該時序區別信號而除能該緩衝器致能信號。
  12. 如申請專利範圍第11項之方法，其中該時序區別信號包括一第一時序區別信號及一第二時序區別信號。
  13. 如申請專利範圍第12項之方法，其中該時序區別信號之產生根據該突波長度信號是否被致能及該內部資料選通時脈信號被切換次數，來使該第一時序區別信號有對應的不同輸出。
  14. 如申請專利範圍第13項之方法，其中該時序區別信號之產生另包含產生與該內部資料選通時脈信號具有相同周期且脈衝寬度窄於該內部資料選通時脈信號之該第二時序區別信號。
  15. 如申請專利範圍第13項之方法，其中回應該時序區別信號而除能該緩衝器致能信號在當該第二時序區別信號在當該第一時序區別信號被致能的狀態下被切換時除能該緩衝器致能信號。
  16. 一種半導體裝置，其包含：一半導體記憶體裝置；一緩衝方塊，其連接至該半導體記憶體裝置，其回應一緩衝器致能信號而緩衝一外部資料選通時脈信號且產生一內部資料選通時脈信號；一時序區別方塊，其回應輸入到該半導體記憶體裝置資料之一突波開始信號及一突波長度信號而區別該內部資料選通時脈信號且產生一時序區別信號；及一致能控制方塊，其回應該時序區別信號以產生該緩衝器致能信號。
  17. 如申請專利範圍第16項之半導體裝置，其中該時序區別時脈包含：一第一信號產生單元，其回應該突波開始信號、該突波長度信號及該內部資料選通時脈信號以產生該第一時序區別信號；及一第二信號產生單元，其回應該內部資料選通時脈信號 以產生一第二時序區別信號。
  18. 如申請專利範圍第17項之半導體裝置，其中該時序區別方塊根據該突波長度信號是否被致能及該內部資料選通時脈信號被切換次數，來使該第一時序區別信號有對應的不同輸出，並產生與該內部資料選通資料時脈信號具有實質上相同的周期且其脈衝寬度窄於該內部資料選通時脈信號之該第二時序區別信號。
  19. 如申請專利範圍第18項之半導體裝置，其中該時序區別方塊同步於該內部資料選通邊緣而切換該第二時序區別信號。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911201B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법
US8427899B2 (en) * 2010-10-29 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Self-adaptive sensing design
JP5853649B2 (ja) 2011-11-30 2016-02-09 富士通株式会社 ストレージ装置，制御装置及びプログラム
KR102130171B1 (ko) * 2014-01-13 2020-07-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN108431785B (zh) * 2016-01-25 2021-12-10 爱信艾达株式会社 存储器控制器
US10522206B2 (en) * 2017-04-06 2019-12-31 SK Hynix Inc. Semiconductor device and system
CN109788214B (zh) * 2018-12-13 2020-04-03 中国科学院西安光学精密机械研究所 一种基于fpga的多路视频无缝切换系统和方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200608207A (en) * 2004-08-31 2006-03-01 Via Tech Inc A method for detecting the capture range of the data strobe
US7143258B2 (en) * 2003-07-15 2006-11-28 Hynix Semiconductor Inc. Method and device for masking ringing in a DDR SDRAM
TW200736917A (en) * 2006-03-21 2007-10-01 Mediatek Inc Memory controller and device with data strobe calibration
TW200814081A (en) * 2006-09-06 2008-03-16 Nanya Technology Corp Memory control circuit and method
US20110019489A1 (en) * 2009-07-27 2011-01-27 Sunplus Technology Co., Ltd. Apparatus and method for data strobe and timing variation detection of an SDRAM interface
US20110043264A1 (en) * 2006-03-13 2011-02-24 Nxp B.V. Double data rate interface

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3986578B2 (ja) * 1996-01-17 2007-10-03 三菱電機株式会社 同期型半導体記憶装置
US6240042B1 (en) * 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
US6205084B1 (en) * 1999-12-20 2001-03-20 Fujitsu Limited Burst mode flash memory
KR100532956B1 (ko) 2003-06-28 2005-12-01 주식회사 하이닉스반도체 Ｄｄｒ ｓｄｒａｍ에서의 링잉 현상 방지 방법
DE102004021694B4 (de) 2004-04-30 2010-03-11 Qimonda Ag Verfahren und Schaltungsanordnung zum Steuern eines Schreibzugriffs auf einen Halbleiterspeicher
US7102937B2 (en) 2004-07-07 2006-09-05 Micron Technology, Inc. Solution to DQS postamble ringing problem in memory chips
KR100668829B1 (ko) * 2004-10-12 2007-01-16 주식회사 하이닉스반도체 메모리 장치용 데이타 출력 제어 회로
TWI326084B (en) * 2005-09-13 2010-06-11 Hynix Semiconductor Inc Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory
KR100825015B1 (ko) * 2007-03-29 2008-04-24 주식회사 하이닉스반도체 반도체 플래시 메모리 장치 및 그 구동방법
KR100911201B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7143258B2 (en) * 2003-07-15 2006-11-28 Hynix Semiconductor Inc. Method and device for masking ringing in a DDR SDRAM
TW200608207A (en) * 2004-08-31 2006-03-01 Via Tech Inc A method for detecting the capture range of the data strobe
US20110043264A1 (en) * 2006-03-13 2011-02-24 Nxp B.V. Double data rate interface
TW200736917A (en) * 2006-03-21 2007-10-01 Mediatek Inc Memory controller and device with data strobe calibration
TW200814081A (en) * 2006-09-06 2008-03-16 Nanya Technology Corp Memory control circuit and method
US20110019489A1 (en) * 2009-07-27 2011-01-27 Sunplus Technology Co., Ltd. Apparatus and method for data strobe and timing variation detection of an SDRAM interface

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Publication number Publication date
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TW200935417A (en) 2009-08-16
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