TWI397829B

TWI397829B - 防止壅塞配置裝置及方法

Info

Publication number: TWI397829B
Application number: TW098140308A
Authority: TW
Inventors: Chen Hsing Lo; Chien Pang Lu
Original assignee: Mstar Semiconductor Inc
Priority date: 2009-11-26
Filing date: 2009-11-26
Publication date: 2013-06-01
Also published as: US8250512B2; US20110126166A1; TW201118624A

Description

防止壅塞配置裝置及方法

本發明係與電路佈局有關，特別地，關於一種防止壅塞配置裝置及方法，透過設置虛擬阻擋單元之方式於電路佈局中預留後續重新配置電子元件之空間，以避免電路佈局中產生難以繞線之壅塞區域。

隨著電子科技不斷地發展，各式各樣的電子產品之體積愈來愈輕薄短小，但其具備的功能亦愈來愈多。因此，在面積相當小的晶片中必須設置有數目非常龐大的各種電子元件，才足以應付電子產品之實際需求。

然而，於某些電路佈局中，由於某一區域內之電子元件太多，亦即該區域之電子元件密度過大，使得該區域之某些電子元件間的繞線(routing)難以進行，因而無法通過設計規則檢查(design rule checking)，導致該電路佈局無法正常運作。

譆參照圖一，圖一係繪示以自動佈局繞線法(Automatic Placement and Routing,APR)實現合成後的電路佈局1之結果。如圖二所示，很明顯地，於壅塞區域10中，由於有相當多的組合邏輯元件(combinational logic device，例如反及邏輯閘及或邏輯閘)c擠在一起，因而產生相當嚴重的壅塞(congestion)現象。此一過高的電子元件密度將會導致壅塞區域10中之各電子元件間的繞線變得相當困難，這將會使得電路佈局1難以通過設計規則檢查。

請參照圖二(A)及(B)，圖二(A)及(B)係繪示電路佈局中之垂直方向繞線壅塞狀態的示意圖。如圖二(A)所示，電路佈局中標示x處即為未通過設計規則檢查的點，很明顯地，這些點大致呈現一垂直方向的排列。因此，圖二(B)所示之壅塞狀態指標V₁ 及V₂ (箭號處)即用以代表電路佈局中之垂直方向的壅塞狀態。

同理，請參照圖二(C)及(D)，圖二(C)及(D)係繪示電路佈局中之水平方向繞線壅塞狀態的示意圖。如圖二(C)所示，未通過設計規則檢查的點大致呈現一水平方向的排列。因此，圖二(D)所示之壅塞狀態指標H₁ 及H₂ (箭號處)即用以代表電路佈局中之水平方向的壅塞狀態。

請參照圖三(A)及(B)，圖三(A)及(B)係繪示類似的電路佈局配置情形導致類似的繞線壅塞狀態之示意圖。由圖三(A)及(B)可知，由於圖三(A)中之電路佈局30相對於其周遭的硬核(hard macro)元件31~34的配置情形與圖三(B)中之電路佈局30'相對於其周遭的硬核元件31'~34'的配置情形類似，因此，圖三(A)中之電路佈局30與圖三(B)中之電路佈局30'的繞線壅塞狀態亦相當類似。實際上，硬核元件31'~34'可以是記憶體或其他電子裝置，並無一定之限制。

隨著科技之進展，由於電路佈局所包含之電子元件的種類及數目不斷增加，電路佈局內所產生之壅塞現象勢必更為嚴重。因此，本發明之主要範疇在於提供一種防止壅塞配置裝置及防止壅塞方法，以解決上述問題。

根據本發明之第一具體實施例為一種防止壅塞配置裝置。於此實施例中，該防止壅塞配置裝置係應用於一電路佈局，並且該電路佈局包含複數個電子元件。該防止壅塞配置裝置包含一分析模組、一預留模組及一佈局模組。

該分析模組係耦接至該電路佈局，並係用以對該電路佈局進行一繞線壅塞狀態分析以產生一繞線壅塞狀態分析結果。該預留模組係耦接至該分析模組及該電路佈局，並係用以根據該繞線壅塞狀態分析結果於該電路佈局內相對應地配置至少一阻擋單元，使得該電路佈局內形成由該至少一阻擋單元構成之一第一空間，以及一第二空間。該佈局模組係耦接至該預留模組及該電路佈局，並係用以於該第二空間佈局該等電子元件，然後自該第一空間移去該至少一阻擋單元，並根據一重新配置規則於該第一空間與該第二空間重新配置該等電子元件。

於實際應用中，該第二空間未配置有該至少一阻擋單元。該至少一阻擋單元之數目以及該第一空間之大小可相關於該電路佈局內出現繞線壅塞狀態之次數。該重新配置規則可以是將該第一空間平均分配給任兩個相鄰的電子元件或是依照一加權權重將該第一空間分配給任兩個相鄰的電子元件。

根據本發明之第二具體實施例為一種防止壅塞配置方法。於此實施例中，該防止壅塞配置方法係應用於一電路佈局中，並且該邏輯電路佈局包含複數個電子元件。

該方法包含下列步驟：首先，對該電路佈局進行一繞線壅塞狀態分析以產生一繞線壅塞狀態分析結果；接著，根據該繞線壅塞狀態分析結果於該電路佈局內相對應地配置至少一阻擋單元，使得該電路佈局內形成由該至少一阻擋單元構成之一第一空間，以及一第二空間；之後，於該第二空間佈局該等電子元件，並自該第一空間移去該至少一阻擋單元；最後，根據一重新配置規則於該第一空間與該第二空間重新配置該等電子元件。

相較於先前技術，根據本發明之防止壅塞配置裝置及防止壅塞方法係先對電路佈局進行繞線壅塞狀態分析，並根據分析結果於電路佈局之邊緣處設置虛擬的阻擋單元以預留重新配置電路佈局中之電子元件的預留空間，接著再將虛擬的阻擋單元除去後，透過自動佈局繞線法實現合成後的電路佈局。藉此，於最後所得到的自動佈局繞線結果中，該邏輯電路佈局中難以繞線之壅塞區域將會大幅減少。

因此，根據本發明之防止壅塞配置裝置及防止壅塞方法除了僅需利用其邊緣處的一小部分空間即可有效避免先前技術中邏輯電路佈局無法通過設計規則檢查之情形發生，當電路佈局中之各電子元件進行重新配置後，還可維持各電子元件彼此之間的相對應關係。

關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

本發明之主要目的在於提出一種防止壅塞配置裝置及防止壅塞方法。透過本發明之防止壅塞配置裝置及防止壅塞方法係透過設置虛擬的阻擋單元之方式於電路佈局之邊緣處預留空間，以供電路佈局中之電子元件重新配置之用，藉以確保透過自動佈局繞線法所實現的電路佈局結果中，電路佈局內難以繞線之壅塞區域將會大幅減少，使得該電路佈局能夠通過時間限制(time constraint)等設計規則檢查，還可維持各電子元件彼此之間的相對應關係。

根據本發明之第一具體實施例為一種防止壅塞配置裝置。於此實施例中，該防止壅塞配置裝置係應用於一電路佈局，該電路佈局包含複數個電子元件，至於該等電子元件的種類與數目以及各電子元件彼此間的耦接關係並無一定之限制，端視實際需求而定。

請參照圖四，圖四係繪示應用於該電路佈局之防止壅塞配置裝置的功能方塊圖。如圖四所示，防止壅塞配置裝置4包含分析模組40、預留模組42及佈局模組44。其中，分析模組40係耦接至預留模組42；預留模組42係耦接至佈局模組44；分析模組40、預留模組42及佈局模組44均耦接至該電路佈局(圖未示)。接下來，將分別就防止壅塞配置裝置4所包含之各模組及其具有之功能進行詳細之介紹。

於此實施例中，防止壅塞配置裝置4之分析模組40係用以對該電路佈局進行一繞線壅塞狀態分析以產生一繞線壅塞狀態分析結果。實際上，分析模組40係先將該電路佈局分成複數個分析區域後，再分別針對配置於該等分析區域內之電子元件的密度是否過高進行判斷，藉以產生對應於該等分析區域之繞線壅塞狀態的繞線壅塞狀態分析結果，但不以此為限。

舉例而言，分析模組40可將每一個分析區域內出現繞線壅塞狀態之次數呈現於該繞線壅塞狀態分析結果中，藉以達到量化繞線壅塞狀態之效果。

此外，分析模組40亦可分別以水平方向及垂直方向對該電路佈局進行繞線壅塞狀態分析，藉以分別產生對應於該電路佈局之垂直方向繞線壅塞狀態及水平方向繞線壅塞狀態的繞線壅塞狀態分析結果，但並不以此為限。當然，分析模組40亦可透過不同型式的路徑及順序對該電路佈局進行繞線壅塞狀態分析。

請參照圖五A，圖五A係繪示分析模組40以水平方向對電路佈局50進行繞線壅塞狀態分析後所得到之對應於電路佈局50之垂直方向繞線壅塞狀態的繞線壅塞狀態分析結果。如圖五A所示，分析模組40分別根據電路佈局50由上至下每一橫列中出現壅塞狀態指標(亦即箭號)之次數得到X₁ ~X₁₀ 的數值分別為1、3、2、1、4、4、3、1、1及1。

接著，防止壅塞配置裝置4之預留模組42將會根據分析模組40所得到之繞線壅塞狀態分析結果分別於該電路佈局中之該等分析區域內配置阻擋單元，使得該電路佈局內形成由阻擋單元構成之第一空間以及未配置有阻擋單元之第二空間。

實際上，預留模組42於任一個分析區域所配置之阻擋單元的數目係對應於該分析區域之繞線壅塞狀態，亦即該分析區域出現壅塞狀態指標之次數。如圖五B所示，預留模組42係根據分析模組40所得到之X₁ ~X₁₀ 分別於電路佈局50由上至下之每一橫列的左側邊緣處配置對應於X₁ ~X₁₀ 之數目的阻擋單元，亦即於預留模組42於電路佈局50由上至下之每一橫列分別配置1、3、2、1、4、4、3、1、1及1個阻擋單元(如圖中之斜線方塊所示)，使得電路佈局50內形成配置有阻擋單元之第一空間501及未配置有阻擋單元之第二空間502。值得注意的是，預留模組42亦可於電路佈局50之每一橫列的右側邊緣處配置阻擋單元，並無一定之限制。

然後，佈局模組44即會於未配置有阻擋單元之第二空間502繞線佈局電路佈局50所包含的該等電子元件，如圖五C所示。也就是說，由於第一空間501內已經完全被阻擋單元所佔據，因此，佈局模組44佈局該等電子元件時，僅能將該等電子元件佈局於第二空間502，而無法將該等電子元件佈局於第一空間501，藉以實現透過虛擬的阻擋單元之設置將第一空間501給預留下來，以供後續重新佈局該等電子元件之用。

值得注意的是，如圖五C所示，由於電路佈局50僅是在其邊緣處設置一些阻擋單元，因此，佈局模組44於第二空間502內繞線佈局該等電子元件之佈局結果將會與圖五A所示之佈局結果類似。

接下來，佈局模組44即會移除設置於第一空間501內的阻擋單元，如圖五D所示。此時，由於第一空間501已無阻擋單元之阻擋，佈局模組44即可根據一重新配置規則於第一空間501與第二空間502內重新配置該等電子元件，如圖五E所示。比較圖五D及圖五E可知，原本於第二空間502所出現之壅塞狀態指標的數目將會大幅減少，甚至完全消除，藉以實現防止壅塞配置之目的。

於實際應用中，該重新配置規則並無一定之限制，端視實際需求而定。舉例而言，該重新配置規則可以是將該第一空間平均分配給任兩個相鄰的電子元件。請參照圖六A，圖六A係繪示電路佈局中之某一橫列尚未進行重新配置時之示意圖。

如圖六A所示，該橫列由左至右依序包含有預留空間S₀ 、第一元件、S₁ 、第二元件、S₂ 、第三元件、S₃ 、第四元件、S₄ 及第五元件，其中S₁ 為第一元件與第二元件之間的原始間隔；S₂ 為第二元件與第三元件之間的原始間隔；S₃ 為第三元件與第四元件之間的原始間隔；S₄ 為第四元件與第五元件之間的原始間隔。

假設預留空間S₀ =20μm且原始間隔S₁ =10μm、S₂ =6μm、S₃ =4μm及S₄ =2μm，於此實施例中，由於佈局模組44重新配置該等電子元件之重新配置規則為：將預留空間平均分配至每一個元件之間的間隔，亦即，預留空間S₀ =20μm將除以5(包括S₀ 本身及S₁ ~S₄ 共五個間距)而得到一預留空間平均值4μm，而再將此預留空間平均值4μm分別加至S₀ 及S₁ ~S₄ 。因此，佈局模組44重新配置該等電子元件之結果如同圖六B所示，重新配置後的S₀ '、S₁ '、S₂ '、S₃ '及S₄ '將會分別變為4μm、14μm、10μm、8μm及6μm。此時，由於電路佈局中之該等電子元件彼此間之間隔拉大，故電路佈局中形成繞線壅塞狀態之可能性將會因此大幅降低。值得注意的是，視實際需求而定，預留空間亦可只平均分配至每一個元件之間的間隔，而不需在第一元件左側留下空間。亦即，S₀ =20μm亦可除以4(S₁ ~S₄ 共四個間距)，再將所得之預留空間平均值分別加至S₁ ~S₄ ，則第一元件左側此時不存在任何預留空間。

此外，該重新配置規則亦可以是依照一加權權重將該第一空間分配給任兩個相鄰的電子元件，並且該加權權重係相關於該任兩個相鄰的電子元件之間的原始間隔大小。如圖七A所示，假設電路佈局中之某一橫列由左至右依序包含有預留空間S₀ 、第一元件、S₁ 、第二元件、S₂ 、第三元件、S₃ 及第四元件；預留空間S₀ =20μm且原始間隔S₁ =10μm、S₂ =6μm及S₃ =4μm；加權權重則為正比於任兩個相鄰的電子元件之間的原始間隔大小。

因此，預留空間S₀ 分給原始間隔S₁ 的部分為20μm*[10μm/(10μm+6μm+4μm)]=10μm，故重新配置後的S₁ '變為10μm+10μm=20μm；預留空間S₀ 分給原始間隔S₂ 的部分為20μm*[6μm/(10μm+6μm+4μm)]=6μm，故重新配置後的S₂ '變為6μm+6μm=12μm；預留空間S₀ 分給原始間隔S₃ 的部分為20μm*[4μm/(10μm+6μm+4μm)]=4μm，故重新配置後的S₃ '變為4μm+4μm=8μm，如圖七B所示。此時，由於電路佈局中之該等電子元件彼此間之間隔拉大，故電路佈局中形成繞線壅塞狀態之可能性將會因此大幅降低。值得注意的是，視實際需求而定，預留空間S₀ 亦可視為一元件之間的間隔，而第一元件左側則可保有一預留空間。亦即，S₀ =20μm亦可依S₀ 及S₁ ~S₄ 各個權重分配至S₀ 及S₁ ~S₄ ，則第一元件左側此時可存在一依S₀ 權重所分配之預留空間S₀ '(未示於圖七B)。

根據本發明之第二具體實施例為一種防止壅塞配置方法。於此實施例中，該防止壅塞配置方法係應用於一電路佈局中。該電路佈局包含複數個電子元件。請參照圖八，圖八係繪示該防止壅塞配置方法之流程圖。

如圖八所示，首先，該方法執行步驟S10，對該電路佈局進行一繞線壅塞狀態分析，以產生一繞線壅塞狀態分析結果。於實際應用中，該繞線壅塞狀態分析結果係相關於配置於該電路佈局內之電子元件的密度。此外，當該方法執行步驟S10時，可分別以水平方向及垂直方向對該電路佈局進行繞線壅塞狀態分析，藉以分別產生對應於該電路佈局之垂直方向繞線壅塞狀態及水平方向繞線壅塞狀態的繞線壅塞狀態分析結果。

實際上，當該方法執行步驟S10時，可先將該電路佈局分成複數個分析區域後，再分別對該等分析區域進行繞線壅塞狀態分析，藉以產生對應於該等分析區域之繞線壅塞狀態的繞線壅塞狀態分析結果。並且，該等分析區域中之任一個分析區域的繞線壅塞狀態係相關於該分析區域內出現繞線壅塞狀態之次數。

接著，該方法執行步驟S11，根據該繞線壅塞狀態分析結果相對應地於該電路佈局之第一空間內配置至少一阻擋單元。藉此，該電路佈局之整個繞線區域可分成由阻擋單元構成之第一空間以及未配置有阻擋單元之第二空間。也就是說，第一空間實質上係被預留作為後續重新配置電子元件之用的預留空間。於此實施例中，該至少一阻擋單元係配置於該電路佈局之邊緣區域以構成該第一空間，但不以此為限。

然後，該方法執行步驟S12，於未配置有阻擋單元之該第二空間佈局該等電子元件。接著，該方法執行步驟S13，自該第一空間移去該至少一阻擋單元。最後，該方法執行步驟S14，根據一重新配置規則於該第一空間與該第二空間重新配置該等電子元件。

於實際應用中，該重新配置規則可以是將該第一空間平均分配給任兩個相鄰的電子元件，或是依照一加權權重將該第一空間分配給任兩個相鄰的電子元件。該加權權重可相關於該任兩個相鄰的電子元件之間的原始間隔大小，但不以此為限。至於防止壅塞配置方法之詳細運作情形可參照前述第一具體實施例之相關說明及圖示，在此不另行贅述。

綜上所述，根據本發明之防止壅塞配置裝置及防止壅塞方法係先對電路佈局進行繞線壅塞狀態分析，並根據分析結果於電路佈局之邊緣處設置虛擬的阻擋單元以預留重新配置電路佈局中之電子元件的預留空間，接著再將虛擬的阻擋單元除去後，透過自動佈局繞線法實現合成後的電路佈局。藉此，於最後所得到的自動佈局繞線結果中，該邏輯電路佈局中難以繞線之壅塞區域將會大幅減少。

因此，根據本發明之防止壅塞配置裝置及防止壅塞方法除了僅需利用其邊緣的極少空間即可有效避免先前技術中邏輯電路佈局無法通過設計規則檢查之情形發生，當電路佈局中之各電子元件進行重新配置後，還可維持各電子元件之間的相對應關係。

藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。

S10~S14．．．流程步驟

4．．．防止壅塞配置裝置

1、30、30'、50．．．電路佈局

10．．．壅塞區域

V₁ 、V₂ ．．．垂直壅塞狀態指標

H₁ 、H₂ ．．．水平壅塞狀態指標

31~34、31'~34'．．．硬核(hard macro)元件

40．．．分析模組

42．．．預留模組

44．．．佈局模組

501．．．第一空間

502．．．第二空間

S₀ 、S₀ '．．．預留空間

S₁ ~S₄ ．．．元件間之原始間隔

c．．．組合邏輯元件

S₀ '~S₄ '．．．元件間之調整後間隔

X₁ ~X₁₀ ．．．各分析區域出現繞線壅塞狀態之次數

圖一係繪示以自動佈局繞線法實現合成後的電路佈局之結果。

圖二(A)及(B)係繪示垂直方向之繞線壅塞狀態的示意圖；圖二(C)及(D)係繪示水平方向之繞線壅塞狀態的示意圖。

圖三(A)及(B)係繪示類似的電路佈局配置情形導致類似繞線壅塞狀態之示意圖。

圖四係繪示根據本發明之第一具體實施例之防止壅塞配置裝置的功能方塊圖。

圖五(A)至(E)係繪示防止壅塞配置裝置消除垂直方向之繞線壅塞狀態的示意圖。

圖六(A)及(B)係繪示防止壅塞配置裝置平均分配預留空間之示意圖。

圖七(A)及(B)係繪示防止壅塞配置裝置依照加權權重分配預留空間之示意圖。

圖八係繪示根據本發明之第二具體實施例之防止壅塞配置方法的流程圖。

S10~S14．．．流程步驟

Claims

一種防止壅塞配置裝置，應用於一電路佈局，該電路佈局包含複數個電子元件，該防止壅塞配置裝置包含：一分析模組，用以對該電路佈局進行一繞線壅塞狀態分析以產生一繞線壅塞狀態分析結果；一預留模組，耦接至該分析模組，用以根據該繞線壅塞狀態分析結果於該電路佈局內相對應地配置至少一阻擋單元，使得該電路佈局內形成由該至少一阻擋單元構成之一第一空間，以及一第二空間；以及一佈局模組，耦接至該預留模組，用以於該第二空間佈局該等電子元件，然後自該第一空間移去該至少一阻擋單元，並根據一重新配置規則於該第一空間與該第二空間重新配置該等電子元件。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該預留模組係將該至少一阻擋單元配置於該電路佈局之邊緣區域以構成該第一空間。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該第二空間未配置有該至少一阻擋單元。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該至少一阻擋單元之數目以及該第一空間之大小係相關於該電路佈局內出現繞線壅塞狀態之次數。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該繞線壅塞狀態分析結果係相關於配置於該電路佈局內之電子元件的密度。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該分析模組係以水平方向對該電路佈局進行該繞線壅塞狀態分析，藉以產生對應於該電路佈局之垂直方向繞線壅塞狀態的該繞線壅塞狀態分析結果。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該分析模組係以垂直方向對該電路佈局進行該繞線壅塞狀態分析，藉以產生對應於該電路佈局之水平方向繞線壅塞狀態的該繞線壅塞狀態分析結果。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該分析模組係先將該電路佈局分成複數個分析區域後，再分別對該等分析區域進行該繞線壅塞狀態分析，藉以產生對應於該等分析區域之繞線壅塞狀態的該繞線壅塞狀態分析結果。
如申請專利範圍第8項所述之防止壅塞配置裝置，其中該等分析區域中之一分析區域的繞線壅塞狀態係相關於該分析區域內出現繞線壅塞狀態之次數。
如申請專利範圍第9項所述之防止壅塞配置裝置，其中該預留模組係根據該分析區域內出現繞線壅塞狀態之次數配置相對應數目之阻擋單元以形成一預留空間。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該重新配置規則係將該第一空間平均分配給任兩個相鄰的電子元件。
如申請專利範圍第1項所述之防止壅塞配置裝置，其中該重新配置規則係依照一加權權重將該第一空間分配給任兩個相鄰的電子元件，且該加權權重係相關於該任兩個相鄰的電子元件之間的原始間隔大小。
一種防止壅塞配置方法，應用於一電路佈局，該電路佈局包含複數個電子元件，該方法包含下列步驟：對該電路佈局進行一繞線壅塞狀態分析(routing congestion analysis)，以產生一繞線壅塞狀態分析結果；根據該繞線壅塞狀態分析結果於該電路佈局內配置至少一阻擋單元，使得該電路佈局內形成由該至少一阻擋單元構成之一第一空間，以及一第二空間；於該第二空間佈局該等電子元件；自該第一空間移去該至少一阻擋單元；以及根據一重新配置規則於該第一空間與該第二空間重新配置該等電子元件。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該至少一阻擋單元係配置於該電路佈局之邊緣區域以構成該第一空間。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該第二空間未配置有該至少一阻擋單元。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該至少一阻擋單元之數目以及該第一空間之大小係相關於該電路佈局內出現繞線壅塞狀態之次數。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該繞線壅塞狀態分析結果係相關於配置於該電路佈局內之電子元件的密度。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該繞線壅塞狀態分析係以水平方向對該電路佈局進行，藉以產生對應於該電路佈局之垂直方向繞線壅塞狀態的該繞線壅塞狀態分析結果。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該繞線壅塞狀態分析係以垂直方向對該電路佈局進行，藉以產生對應於該電路佈局之水平方向繞線壅塞狀態的該繞線壅塞狀態分析結果。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該電路佈局係先分成複數個分析區域後，該等分析區域再分別進行該繞線壅塞狀態分析，以產生對應於該等分析區域之繞線壅塞狀態的該繞線壅塞狀態分析結果。
如申請專利範圍第20項所述之防止壅塞配置方法，其中該等分析區域中之一分析區域的繞線壅塞狀態係相關於該分析區域內出現繞線壅塞狀態之次數。
如申請專利範圍第20項所述之防止壅塞配置方法，其中該第一空間實質上為一預留空間，該預留空間係根據該分析區域內出現繞線壅塞狀態之次數配置相對應數目之阻擋單元而形成。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該重新配置規則係將該第一空間平均分配給任兩個相鄰的電子元件。
如申請專利範圍第13項所述之防止壅塞配置方法，其中該重新配置規則係依照一加權權重將該第一空間分配給任兩個相鄰的電子元件，且該加權權重係相關於該任兩個相鄰的電子元件之間的原始間隔大小。