TWI395396B - 放電電磁干擾濾波器之啟動電路用於電源供應器之省電 - Google Patents

放電電磁干擾濾波器之啟動電路用於電源供應器之省電 Download PDF

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Description

放電電磁干擾濾波器之啟動電路用於電源供應器之省電
本發明係有關於一種電源供應器,其係尤指一種用於放電電磁干擾濾波器的啟動電路,以節省電源供應器之電能。
按,切換式電源供應器已被廣泛地應用於提供經調整之電源至電腦、家電裝置、通訊裝置等。近年來,對於切換式電源供應器之省電問題已受到相當關注。基於環境污染的限制,電腦與其他設備產品已努力朝向符合電源管理與節約能源的需求。
請參閱第一圖,其為習知技術用於過濾電磁干擾(EMI)與提供一直流電壓的電路圖。如圖所示,一電磁干擾濾波器(EMI Filter)位於一電源VAC 與一橋式整流器10之間,電磁干擾濾波器包含一抗流圈(choke)L1 、X電容(X-Capacitor)C1 與C2 。X電容C1 跨接於電源VAC ,抗流圈L1 耦接於電源VAC 與橋式整流器10之間,X電容C2 耦接於抗流圈L1 與橋式整流器10之一輸入端之間。一輸入大電容CIN (Bulk Capacitor)連接於橋式整流器10之一輸出端與一接地端之間,以穩定橋式整流器10之輸出端的直流電壓VBUS 。為了符合美國與歐洲之安全規範,一般跨接一洩放電阻RD 於電磁干擾濾波器之X電容C1 與C2 ,洩放電阻RD 將釋放X電容C1 與C2 的儲存能量,以在使用者關閉電源VAC 時,避免使用者發生電擊的危險。實際上,只要X電容C1 與C2 有儲存電壓時,洩放電阻RD 即會有固定功率損失。此外,針對高電源,當電源供應器運作於無載時,洩放電阻RD 會消耗很多待機電源。因此,習知技術之缺點係在輕載或無載時無法達到低省電效能。由於X電容C1 與C2 的存在,如何減少待機電源的消耗為現今主要課題。
本發明之主要目的,在於提供一種放電電磁干擾濾波器之啟動電路,而用於電源供應器之省電,其藉由一重置訊號將電磁干擾濾波器之一儲存電壓進行放電,而不需要設置習用之洩放電阻,如此可降低電源供應器之能源消耗,以達到省電之目的。
本發明之放電電磁干擾濾波器的啟動電路係用於電源供應器之省電,其包含一偵測電路而偵測一電源,以產生一取樣訊號;一取樣電路耦接偵測電路,以依據取樣訊號產生一重置訊號,重置訊號用以將電磁干擾濾波器之一儲存電壓進行放電。
再者,啟動電路更包含一延遲電路,其耦接取樣電路以依據重置訊號產生一放電訊號。當取樣訊號持續大於一參考訊號超過一週期,放電訊號則驅使偵測電路將電磁干擾濾波器之一X電容的儲存電壓進行放電。
茲為使 貴審查委員對本發明之結構特徵及所達成之功效有更進一步之瞭解與認識,謹佐以較佳之實施例及配合詳細之說明,說明如後:請參閱第二圖,其係本發明之一較佳實施例之一啟動電路的電路圖。如圖所示,本發明之啟動電路係用以放電電磁干擾濾波器,而用於電源供應器之省電。電磁干擾濾波器包含抗流圈(choke)L1 、X電容C1 與C2 、輸入大電容CIN 與橋式整流器10,以過濾電磁干擾與提供直流電壓VBUS 。啟動電路包含一整流器、一串聯電阻R1 、一偵測電路20、一取樣電路30與一延遲電路40。本發明之一實施例的整流器可為一全波整流器,其具有一第一二極體D1 與一第二二極體D2 。第一二極體D1 與第二二極體D2 之正極分別耦接電源VAC 的二端。第一二極體D1 與第二二極體D2 之負極耦接在一起至串聯電阻R1 之一端,串聯電阻R1 之另一端經第一二極體D1 與第二二極體D2 之全波整流產生一高電壓訊號VHV 。因此,整流器耦接電源VAC 而整流電源VAC 以產生高電壓訊號VHV
復參閱第二圖,偵測電路20耦接串聯電阻R1 ,以偵測高電壓訊號VHV 以產生一取樣訊號VSP 與一供應電壓VDD ,因此,偵測電路20經偵測高電壓訊號VHV 而偵測電源VAC 以產生取樣訊號VSP ,取樣訊號VSP 相關於高電壓訊號VHV 。取樣電路30耦接偵測電路20,以依據一時脈訊號VCLK 與取樣訊號VSP 而產生一重置訊號VRESET 。延遲電路40耦接取樣電路30,以依據一脈波訊號VPULSE 與重置訊號VRESET 而產生一放電訊號VDIS 與一導通訊號VON 。偵測電路20耦接電磁干擾濾波器之X電容C1 與C2 ,並接收放電訊號VDIS ,用以將供應電壓VDD 拉到低準位並將電磁干擾濾波器之X電容C1 與C2 的儲存電壓進行放電。導通訊號VON 用以啟動一脈波寬度調變(PWM)電路,以調整電源供應器之輸出。由於脈波寬度調變電路為一般習知技術,所以在此不再加以贊述。
復參閱第二圖,偵測電路20包含一高電壓開關J1 、一第一電晶體M1 、具有一第二電晶體M2 與一第三電晶體M3 之一切換電路、一第四電晶體M4 、一放電電阻R2 與一磁滯比較器210。高電壓開關J1 為一接面場效電晶體(JFET),其具有一汲極並耦接串聯電阻R1 以接收高電壓訊號VHV ,高電壓開關J1 之汲極經串聯電阻R1 、第一二極體D1 與第二二極體D2 更耦接X電容C1 與C2 。第一電晶體M1 具有一汲極並耦接高電壓開關J1 之一源極,第一電晶體M1 之一間極耦接高電壓開關J1 之一閘極。取樣訊號VSP 係產生於高電壓開關J1 之源極與第一電晶體M1 之汲極。一觸發訊號VGJ1 係產生於高電壓開關J1 之閘極與第一電晶體M1 之閘極。第二電晶體M2 具有一汲極並耦接高電壓開關J1 之閘極與第一電晶體M1 之閘極,第二電晶體M2 之一源極耦接高電壓開關J1 之源極與第一電晶體M1 之汲極,以接收取樣訊號VSP 。第三電晶體M3 具有一汲極並耦接第二電晶體M2 之汲極,以接收觸發訊號VGJ1 ,第三電晶體M3 之一源極耦接一接地端,第三電晶體M3 之一閘極耦接第二電晶體M2 之一閘極。
第四電晶體M4 之具有一汲極並耦接第一電晶體M1 之一源極,第四電晶體M4 之一源極耦接放電電阻R2 之一端,放電電阻R2 之另一端耦接於接地端。磁滯比較器210之一正輸入端耦接第一電晶體M1 之源極與第四電晶體M4 之汲極,以接收供應電壓VDD 。磁滯比較器210之一負輸入端接收一門檻訊號VTH ,磁滯比較器210之一輸出端產生一切換訊號VSW ,切換訊號VSW 耦接第二電晶體M2 之閘極與第三電晶體M3 之閘極。磁滯比較器210係比較供應電壓VDD 與門檻訊號VTH 而產生切換訊號VSW ,以控制第二電晶體M2 與第三電晶體M3 之導通/截止狀態。磁滯比較器210僅為本發明之一實施例,本發明並不侷限於使用磁滯比較器210。一旦供應電壓VDD 大於門檻訊號VTH 之一上限值(upper-limit)時,切換訊號VSW 則處於一高準位。反之,一旦供應電壓VDD 小於門檻訊號VTH 之一下限值(lower-limit)時,切換訊號VSW 則處於一低準位。門檻訊號VTH 之下限值可以稱為低電壓拴鎖(Under Voltage Lockout,UVLO)。因為磁滯比較器210的磁滯特性,使得上限值與下限值之間的差值會經常保持在一固定電壓範圍。
復參閱第二圖,取樣電路30包含一第五電晶體M5 、一下拉電阻R3 、一電壓比較器310與一反及閘320。第五電晶體M5 具有一汲極並耦接偵測電路20,以接收取樣訊號VSP 。第五電晶體M5 之一源極耦接下拉電阻R3 之一端,以產生一輸入訊號VINAC ,下拉電阻R3 之另一端耦接於接地端。電壓比較器310之一正輸入端接收一參考訊號VREF ,電壓比較器310之一負輸入端耦接第五電晶體M5 之源極,以接收輸入訊號VINAC 。一旦高電壓開關J1 與第五電晶體M5 導通時,輸入訊號VINAC 與高電壓訊號VHV 成比例,並相關於取樣訊號VSP 。反及閘320之一第一輸入端耦接第五電晶體M5 之一閘極而接收時脈訊號VCLK ,時脈訊號VCLK 之一週期為T1 。反及閘320之一第二輸入端耦接電壓比較器310之一輸出端而接收一第一訊號V1 ,第一訊號V1 係經由比較輸入訊號VINAC 與參考訊號VREF 所產生。反及閘320之輸出端產生重置訊號VRESET 。基於上述,電壓比較器310用以依據取樣訊號VSP 與參考訊號VREF 而產生重置訊號VRESET
復參閱第二圖,延遲電路40包含一第一正反器410與一第二正反器420。第一正反器410具有一輸入端D以接收供應電壓VDD ,第一正反器410之一時脈輸入端CK接收脈波訊號VPULSE ,第一正反器410之一重置輸入端R接收重置訊號VRESET 。脈波訊號VPULSE 之一週期為T2 ,週期T2 大於週期T1 20倍。第二正反器420具有一輸入端D以接收供應電壓VDD ,第二正反器420之一時脈輸入端CK耦接第一正反器410之一輸出端Q,第二正反器420之一重置輸入端R接收重置訊號VRESET ,第二正反器420之一輸出端Q產生放電訊號VDIS ,放電訊號VDIS 耦接第四電晶體M4 之一閘極。第二正反器420之一輸出端QN產生導通訊號VON ,導通訊號VON 耦接脈波寬度調變電路,以導通脈波寬度調變電路而調整電源供應器之輸出。
請參閱第三圖,係本發明之一較佳實施例之電源VAC 與高電壓訊號VHV 的波形圖。如圖所示,若輸入供應頻率為50赫茲(Hz),電源VAC 之週期則為20毫秒(ms)。高電壓訊號VHV 係經由第一二極體D1與第二二極體D2之全波整流所產生。時脈訊號VCLK 用以在每一週期T1 取樣高電壓訊號VHV 。若電源關機於電源VAC 之負半波的峰值時,高電壓訊號VHV 之振幅將持續一高直流電壓於一段很長的時間。依據本發明,當取樣訊號VSP 之振幅持續大於參考訊號VREF 超過週期T3 時,延遲電路40會進行計數至週期T3 並截止脈波寬度調變電路。也就是說,高電壓訊號VHV 持續大於參考訊號VREF 超過週期T3 時,延遲電路40將截止脈波寬度調變電路。在此期間,電磁干擾濾波器之X電容C1 與C2 會進行放電,且該供應電壓VDD 會被下拉至低電壓拴鎖(UVLO)。週期T3 等於週期T2 或高於週期T2
請復參閱第二圖之偵測電路20。當電源VAC 供電時,高電壓開關J1 之汲極接收高電壓訊號VHV 而立即被導通。當供應電壓VDD 還未被建立之前,切換訊號VSW 位於一低準位。此時,第三電晶體M3 截止而第二電晶體M2 導通。取樣訊號VSP 是關於第二電晶體M2 之一門檻電壓,並產生於高電壓開關J1 之源極與第一電晶體M1 之汲極。因為第二電晶體M2 導通,所以觸發訊號VGJ1 相同於取樣訊號VSP ,且產生於高電壓開關J1 之閘極與第一電晶體M1 之閘極。於此期間,第一電晶體M1 導通,且高電壓訊號VHV 對供應電壓VDD 充電。第一電晶體M1 用於作為一充電電晶體,以對供應電壓VDD 充電。當供應電壓VDD 到達門檻訊號VTH 之上限值時,切換訊號VSW 則位於一高準位。此時,第三電晶體M3 導通而第二電晶體M2 截止,且因為觸發訊號VGJ1 被下拉至接地端,所以第一電晶體M1 將截止,且高電壓開關J1 之閘極位於一低準位,於此短暫週期,高電壓開關J1 之源-閘極電壓將大於一門檻值,且高電壓開關J1 將截止。
請參閱第二圖之取樣電路30。一旦時脈訊號VCLK 為一高準位時,第五電晶體M5 截止,且因為下拉電阻R3 之電壓降,高電壓開關J1 之源-閘極電壓將小於門檻值以及高電壓開關J1 導通。另一方面,一旦時脈訊號VCLK 為一低準位時,高電壓開關J1 則截止。本發明之一實施例之時脈訊號VCLK 的週期T1 為0.6毫秒(ms)。當電源VAC 正常運作並第五電晶體M5 導通時,具有120赫茲(Hz)正弦之輸入訊號VINAC 與高電壓訊號VHV 成比例。第一訊號V1 係經由比較輸入訊號VINAC 與參考訊號VREF 所產生,一旦輸入訊號VINAC 小於參考訊號VREF ,則第一訊號V1 為一高準位並產生重置訊號VRESET 。此時,不論脈波訊號VPULSE 為一高準位或一低準位,第二正反器420之輸出端Q的放電訊號VDIS 為一低準位,且第四電晶體M4 截止。
承接上述,第二正反器420之輸出端QN的導通訊號VON 為一高準位,以導通脈波寬度調變電路。反之,一旦輸入訊號VINAC 大於參考訊號VREF ,第一訊號V1 為一低準位,且重置訊號VRESET 為一高準位而不進行重置。當重置訊號VRESET 與脈波訊號VPULSE 皆為高準位時,延遲電路40則開始計數。電源VAC 正常運作且時脈訊號VCLK 取樣高電壓訊號VHV 時,輸入訊號VINAC 將再次小於參考訊號VREF 。放電訊號VDIS 為低準位以截止第四電晶體M4 ,而導通訊號VON 為高準位以導通脈波寬度調變電路。
承接上述,當電源VAC 關機時,高電壓訊號VHV 將不為頻率120Hz的正弦訊號,並將維持為高直流電壓。在電源VAC 關機期間,因為高電壓訊號VHV 仍為高直流電壓,所以供應電壓VDD 保持為一固定電壓,且切換訊號VSW 為高準位。此時,取樣高電壓訊號VHV ,而取樣訊號VSP 仍大於參考訊號VREF 。因此,輸入訊號VINAC 總是大於參考訊號VREF ,延遲電路40將經由脈波訊號VPULSE 進行計數週期T3 。本發明之一實施例之脈波訊號VPULSE 的週期T2 為12毫秒(ms),而週期T3 為24毫秒(ms)。在週期T3 之後,第二正反器420之輸出端QN的導通訊號VON 為一低準位,以截止脈波寬度調變電路。
於週期T3 之後,第二正反器420之輸出端Q的放電訊號VDIS 將為一高準位,以導通第四電晶體M4 。因為放電電阻R2 之電壓降,所以供應電壓VDD 將低於門檻訊號VTH 之下限值。因此,延遲電路40將截止脈波寬度調變電路,並下拉供應電壓VDD 至低電壓拴鎖。供應電壓VDD 小於門檻訊號VTH 之下限值之後,切換訊號VSW 為低準位訊號且截止第三電晶體M3 。此時,第一電晶體M1 與第二電晶體M2 導通,高電壓開關J1 依據高電壓開關J1 之源極與閘極間的差異為一低準位電壓而導通。電磁干擾濾波器之X電容C1 與C2 的儲存電壓將會經由高電壓開關J1 、第一電晶體M1 與第四電晶體M4 的導通狀態,而放電至串聯電阻R1 與放電電阻R2 。如此,一旦供應電壓VDD 小於門檻訊號VTH 之下限值時,本發明將提供一放電路徑以解決上述之問題。
基於上述,當取樣訊號VSP 持續大於參考訊號VREF 超過週期T3 時,放電訊號VDIS 會依據重置訊號VRESET 為高準位,以驅動偵測電路20。放電訊號VDIS 驅動偵測電路20以放電電磁干擾濾波器之X電容C1 與C2 的儲存電壓,並下拉供應電壓VDD 至低電壓拴鎖。因此,當取樣訊號VSP 持續大於參考訊號VREF 而超過週期T3 時,重置訊號VRESET 用以放電電磁干擾濾波器之X電容C1 與C2 的儲存電壓,並下拉供應電壓VDD 至低電壓拴鎖。由於X電容C1 與C2 的儲存電壓經由第四電晶體M4 而放電,所以偵測電路20之第四電晶體M4 用於作為一放電電晶體。
綜上所述,本發明係實為一具有新穎性、進步性及可供產業利用者,應符合我國專利法所規定之專利申請要件無疑,爰依法提出發明專利申請,祈 鈞局早日賜准專利,至感為禱。
惟以上所述者,僅為本發明之一較佳實施例而已,並非用來限定本發明實施之範圍,舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾,均應包括於本發明之申請專利範圍內。
10...橋式整流器
20...偵測電路
210...磁滯比較器
30...取樣電路
310...電壓比較器
320...反及閘
41...延遲電路
410...第一正反器
J1 ...高電壓開關
L1 ...抗流圈
M1 ...第一電晶體
M2 ...第二電晶體
M3 ...第三電晶體
M4 ...第四電晶體
M5 ...第五電晶體
Q...輸出端
QN...輸出端
R...重置輸入端
R1 ...串聯電阻
R2 ...放電電阻
R3 ...下拉電阻
T1 ...週期
T2 ...週期
T3 ...週期
420...第二正反器
C1 ...X電容
C2 ...X電容
CIN ...輸入大電容
CK...時脈輸入端
D...輸入端
D1 ...第一二極體
D2 ...第二二極體
VAC ...電源
VBUS ...直流電壓
VCLK ...時脈訊號
VDD ...供應電壓
VDIS ...放電訊號
VGJ1 ...觸發訊號
VHV ...高電壓訊號
VINAC ...輸入訊號
VON ...導通訊號
VPULSE ...脈波訊號
VREF ...參考訊號
VRESET ...重置訊號
VSP ...取樣訊號
VSW ...切換訊號
VTH ...門檻訊號
第一圖係習知電磁干擾濾波器的電路圖;
第二圖係本發明之一較佳實施例之一啟動電路的電路圖;以及
第三圖係本發明之一較佳實施例之電源與高電壓訊號的波形圖。
10‧‧‧橋式整流器
20‧‧‧偵測電路
210‧‧‧磁滯比較器
30‧‧‧取樣電路
310‧‧‧電壓比較器
320‧‧‧反及閘
40‧‧‧延遲電路
410‧‧‧第一正反器
420‧‧‧第二正反器
C1 ‧‧‧X電容
C2 ‧‧‧X電容
CIN ‧‧‧輸入大電容
D1 ‧‧‧第一二極體
D2 ‧‧‧第二二極體
J1 ‧‧‧高電壓開關
L1 ‧‧‧抗流圈
VINAC ‧‧‧輸入訊號
VON ‧‧‧導通訊號
VPULSE ‧‧‧脈波訊號
VREF ‧‧‧參考訊號
M1 ‧‧‧第一電晶體
M2 ‧‧‧第二電晶體
M3 ‧‧‧第三電晶體
M4 ‧‧‧第四電晶體
M5 ‧‧‧第五電晶體
R‧‧‧重置輸入端
R1 ‧‧‧串聯電阻
R2 ‧‧‧放電電阻
R3 ‧‧‧下拉電阻
VAC ‧‧‧電源
VBUS ‧‧‧直流電壓
VCLK ‧‧‧時脈訊號
VDD ‧‧‧供應電壓
VDIS ‧‧‧放電訊號
VGJ1 ‧‧‧觸發訊號
VHV ‧‧‧高電壓訊號
VRESET ‧‧‧重置訊號
Vsp ‧‧‧取樣訊號
VSW ‧‧‧切換訊號
VTH ‧‧‧門檻訊號

Claims (20)

  1. 一種放電電磁干擾濾波器之啟動電路,用於電源供應器之省電,其包含:一偵測電路,偵測一電源,而產生一取樣訊號;一取樣電路,耦接該偵測電路,而依據該取樣訊號產生一重置訊號;以及一延遲電路,耦接該取樣電路,而依據該重置訊號產生一放電訊號;其中,該放電訊號用以放電該電磁干擾濾波器之一儲存電壓。
  2. 如申請專利範圍第1項所述之啟動電路,其中該偵測電路耦接該電磁干擾濾波器之一X電容,當該取樣訊號持續大於一參考訊號超過一週期時,該放電訊號驅使該偵測電路放電該X電容之該儲存電壓。
  3. 如申請專利範圍第1項所述之啟動電路,其更包含一全波整流器,其耦接該電源以整流該電源而產生一高電壓訊號,該高電壓訊號耦接該偵測電路,而產生該取樣訊號。
  4. 如申請專利範圍第3項所述之啟動電路,其中該偵測電路包含:一高電壓開關,耦接該高電壓訊號,而產生該取樣訊號,並耦接該儲存電壓;以及一放電電晶體,耦接該高電壓開關,而依據該放電訊號放電該儲存電壓。
  5. 如申請專利範圍第4項所述之啟動電路,其中該偵測電路更包含:一充電電晶體,耦接該高電壓開關,而充電一供應電壓;一比較器,比較該供應電壓與一門檻訊號,而產生一切換訊號;以及一切換電路,耦接該充電電晶體,而依據該切換訊號切換該充電電晶體;其中,該供應電壓耦接該放電電晶體,該放電電晶體依據該放電訊號下拉該供應電壓至低電壓拴鎖。
  6. 如申請專利範圍第1項所述之啟動電路,其中該取樣電路包含一電壓比較器,其依據該取樣訊號與一參考訊號產生該重置訊號。
  7. 如申請專利範圍第6項所述之啟動電路,其中該取樣電路更包含一電晶體,其接收該取樣訊號,而產生一輸入訊號,該電壓比較器比較該輸入訊號與該參考訊號,而產生該重置訊號。
  8. 如申請專利範圍第1項所述之啟動電路,其中該延遲電路包含至少一正反器,其接收一脈波訊號與該重置訊號,而產生該放電訊號。
  9. 如申請專利範圍第1項所述之啟動電路,其中該延遲電路更依據該重置訊號產生一導通訊號,而導通一脈波寬度調變電路。
  10. 一種放電電磁干擾濾波器之啟動電路,用於電源供應器之省電,其包含:一偵測電路,偵測一電源,而產生一取樣訊號;以及一取樣電路,耦接該偵測電路,而依據該取樣訊號產生一重置訊號;其中,該重置訊號用以放電該電磁干擾濾波器之一儲存電壓。
  11. 如申請專利範圍第10項所述之啟動電路,其中該偵測電路耦接該電磁干擾濾波器之一X電容,當該取樣訊號持續大於一參考訊號超過一週期時,該重置訊號驅使該偵測電路放電該X電容之該儲存電壓。
  12. 如申請專利範圍第10項所述之啟動電路,其更包含一全波整流器,其耦接該電源以整流該電源而產生一高電壓訊號,該高電壓訊號耦接該偵測電路,而產生該取樣訊號。
  13. 如申請專利範圍第12項所述之啟動電路,其中該偵測電路包含:一高電壓開關,耦接該高電壓訊號,而產生該取樣訊號,並耦接該儲存電壓;以及一放電電晶體,耦接該高電壓開關,而依據該重置訊號放電該儲存電壓。
  14. 如申請專利範圍第13項所述之啟動電路,其中該偵測電路更包含:一充電電晶體,耦接該高電壓開關,而充電一供應電壓;一比較器,比較該供應電壓與一門檻訊號,而產生一切換訊號;以及一切換電路,耦接該充電電晶體,而依據該切換訊號切換該充電電晶體;其中,該供應電壓耦接該放電電晶體,該放電電晶體依據該重置訊號下拉該供應電壓至低電壓拴鎖。
  15. 如申請專利範圍第10項所述之啟動電路,其中該取樣電路包含一電壓比較器,其依據該取樣訊號與一參考訊號產生該重置訊號。
  16. 如申請專利範圍第15項所述之啟動電路,其中該取樣電路更包含一電晶體,其接收該取樣訊號,而產生一輸入訊號,該電壓比較器比較該輸入訊號與該參考訊號,而產生該重置訊號。
  17. 如申請專利範圍第10項所述之啟動電路,其更包含一延遲電路,其耦接該取樣電路而接收該重置訊號,而在該取樣訊號持續大於一參考訊號超過一週期時,放電該電磁干擾濾波器之該儲存電壓。
  18. 如申請專利範圍第17項所述之啟動電路,其中該延遲電路依據該重置訊號產生一放電訊號,當該取樣訊號持續大於該參考訊號超過一週期時,該放電訊號驅使該偵測電路放電該電磁干擾濾波器之一X電容的該儲存電壓。
  19. 如申請專利範圍第18項所述之啟動電路,其中該延遲電路包含至少一正反器,其接收一脈波訊號與該重置訊號,而產生該放電訊號。
  20. 如申請專利範圍第17項所述之啟動電路,其中該延遲電路更依據該重置訊號產生一導通訊號,而導通一脈波寬度調變電路。
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