TWI394173B - 具分裂電源開關的記憶體裝置及相關方法 - Google Patents

具分裂電源開關的記憶體裝置及相關方法 Download PDF

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Description

具分裂電源開關的記憶體裝置及相關方法 相關申請案之交互參照
本申請案主張序號為60/888,006的美國臨時專利申請案(於2007年2月2日提出申請且名稱為"Split Power Switch for Memory Cells")、序號為11/932,555的美國專利申請案(於2007年10月31日提出申請且名稱為"Memory Device with Split Power Switch")以及序號為11/932,643的美國專利申請案(於2007年10月31日提出申請且名稱為"Method of Selectively Powering Memory Device")之利益。此等申請案之全部內容以參照方式被併入此處。
本發明係有關於具分裂電源開關的記憶體裝置及相關方法。
 發明背景
眾所周知，靜態隨機存取記憶體(SRAM)胞元可利用交叉耦接邏輯閘實施以維持對應各個相關資料值的邏輯狀態。有關此方面，一般期望SRAM胞元保持其等被儲存的邏輯狀態，儘管電壓、溫度或其他操作條件可能變化。也期望SRAM胞元根據寫入操作允許其等邏輯狀態改變。不幸地是，現存的SRAM胞元設計一般無法提供高度的穩定性及寫入性。
例如，在一種用以改良穩定性及寫入性的方法中，一SRAM胞元之最小及最大操作電壓可能被限制。然而，由於 環境或其他操作條件引起電壓之可能的變化，此等實施態樣可能是不實際的。
在一種用以改良穩定性的方法中，一SRAM胞元可被實施具有可對外部干擾彈性反應之強健的交叉耦接邏輯閘。然而，若該SRAM胞元太強健，則該SRAM胞元難以切換到一新寫入的邏輯狀態。例如，若該SRAM胞元之PMOS電晶體太強，則它們可能阻止該SRAM胞元之內部節點中的一者被降低到對應一新寫入邏輯狀態的一適合的電壓。這可能對該SRAM胞元之寫入性產生負面影響。
在一種用以改良寫入性的方法中，一SRAM胞元之交叉耦接邏輯閘可被弱化。然而，被該被弱化的SRAM胞元儲存的邏輯狀態可能隨著操作狀態之變化隨意改變，從而使穩定性受損。若該SRAM胞元不能夠在其交叉耦接邏輯閘之間重新產生新寫入的邏輯狀態，則此一被弱化的SRAM胞元也可能損害寫入性。例如，若該SRAM胞元之PMOS電晶體太弱，則它們可能不能夠根據一新寫入的邏輯狀態將該SRAM胞元之內部節點中的一者上升到一合適的電壓。
在用以改良寫入性的另一方法中，單個電源開關可連接一行SRAM胞元以在寫入操作期間根據寫入致能信號及行選擇信號減少被提供給該等SRAM胞元之所有交叉耦接部分的電壓。雖然此方法可允許一SRAM胞元之一節點之電壓容易降低，但是這兩個交叉耦接邏輯閘上被減小的電壓可能禁止該SRAM胞元有利地使該SRAM胞元之一第二節點之電壓上升以在其交叉耦接邏輯閘之間重新產生新寫入 的邏輯狀態之能力。
用以改良寫入性之其他努力，例如增加連接到字線的外部電路元件之尺寸或強度，降低SRAM胞元之電晶體的臨界電壓、增加字線電壓或者弱化連接到該等字線的存取電晶體也可能負面影響穩定性。而且，當SRAM操作電壓被減少時，操作條件及SRAM元件之變化可能較易影響SRAM胞元之操作，這可能對穩定性及寫入性具有一相應較大的影響。
 發明概要
一種分裂電源開關及操作方法之各個實施態樣被提供，其等可被用以改良如SRAM胞元此類的記憶體胞元之寫入特性，而不會不利地危及它們的穩定性。在一實施態樣中，一記憶體裝置包括一第一電源供應線、一第二電源供應線、一第一靜態隨機存取記憶體(SRAM)胞元及一分裂電源開關電路。該SRAM胞元包括第一及第二交叉耦接邏輯閘。該第一電源供應線與該第一交叉耦接邏輯閘連接，且該第二電源供應線與該第一及第二交叉耦接邏輯閘中的一者連接。該分裂電源開關電路包括一第一開關，該第一開關適用於選擇性地提供一第一電源位準給該第一電源供應線以維持該SRAM胞元內的一第一邏輯狀態。該第一開關也適用於選擇性地提供一第二電源位準給該第一電源供應線以將該第一邏輯狀態寫入該SRAM胞元。
在另一實施態樣中，一種用以操作一靜態隨機存取記憶體(SRAM)胞元的方法被提供。該SRAM胞元包括第一及 第二交叉耦接邏輯閘。一第一電源供應線與該第一交叉耦接邏輯閘連接，且一第二電源供應線與該第二交叉耦接邏輯閘連接。該方法包括在一第一讀取操作期間將該第一電源供應線維持在一第一電源位準。該方法也包括在用以將一第一邏輯狀態儲存到該SRAM胞元的一第一寫入操作期間允許該第一電源供應線從該第一電源位準轉換到一第二電源位準。該方法進一步包括在該第一讀取操作期間將該第二電源供應線維持在該第一電源位準。除此之外，該方法包括在該第一寫入操作期間將該第二電源供應線維持在該第一電源位準。
各種分裂電源開關電路、SRAM胞元及其他實施例的額外實施態樣在本文被進一步闡述。從以下結合附圖闡述的該等實施例之詳細描述，本發明之此等及其他特徵及優點將較顯而易見。
 圖式簡單說明
第1圖描述了依據本發明之一實施例的與一分裂電源開關連接的多個SRAM胞元之一概念方塊圖；第2圖描述了依據本發明之一實施例的用以實施一SRAM胞元的一電路；第3-6圖描述了依據本發明之實施例的用以實施各種分裂電源開關的電路；第7圖描述了依據本發明之一實施例的用以提供一寫入恢復信號給一分裂電源開關的一電路；第8圖描述了依據本發明之一實施例的包括一SRAM 胞元的一記憶體裝置之一例子；第9圖描述了依據本發明之一實施例的用以實施一SRAM胞元的另一電路；以及第10圖描述了依據本發明之一實施例的用以實施一分裂電源開關的另一電路。
較佳實施例之詳細說明
依據此處進一步描述的各個實施例，一分裂電源開關被提供以改良如SRAM胞元此類的記憶體胞元之寫入特性，而不會不利地折損其等穩定性。特別地，此處描述的各個分裂電源開關電路允許與一SRAM胞元之一側連接的一電源供應線之電壓或電流在寫入操作期間下降。此下降弱化了該SRAM胞元之一側且減少了該SRAM胞元之電晶體與外部寫入電路之間的驅動鬥爭。因此，用於將新邏輯狀態寫入該SRAM胞元的最小電壓被減少以允許整體降低該SRAM胞元及相關電路的操作電壓。藉由繼續維持該SRAM胞元之一第二側在該參考電壓或電流，該SRAM胞元可成功地轉換到一新寫入的邏輯狀態。
現在參照圖式，其中顯示只是為了說明本發明之實施例之目的且不是為了限制之目的，第1圖描述了與依據本發明之至少一實施例的作為一記憶體裝置100之一部分的一分裂電源開關140(在第1圖中以方塊圖形式被概念性地描述)連接的多個SRAM胞元110(也在第1圖中以方塊圖形式被概念性地描述)之一概念方塊圖。依據本發明之各個實施 例的分裂電源開關140之幾個可能的電路實施態樣在第3-6圖及第10圖中被描述，如本文進一步描述的。
如第1圖所示，SRAM胞元110與電源供應線125及135連接。在一實施態樣中，每個SRAM胞元110可被實施具有一對交叉耦接邏輯閘，例如反相器。雖然三個SRAM胞元110在第1圖中被描述，但是任何期望數目的SRAM胞元110可被實施用於本文所揭露的各個實施例。出於示例之目的，SRAM胞元110在第1圖中被描述為連接到單個分裂電源開關140的單一行記憶體胞元。然而，其他定位可被使用，可能如特定實施態樣所期望的。有關此方面，額外組的SRAM胞元110、電源供應線125及135以及分裂電源開關140可被用以提供以多行排列的一記憶體胞元陣列。例如，在一實施例中，SRAM胞元110之每一行可被實施具有如第1圖中所示的相連接的電源供應線125及135及單個分裂電源開關140。在另一實施例中，SRAM胞元110之多行或次行可被實施以共用相連接的電源供應線125及135及一單個分裂電源開關140。
在又一實施例中，多個分裂電源開關140可被單一行的SRAM胞元110使用。例如，該行之第一組SRAM胞元110可共用一第一分裂電源開關140及一第一組電源供應線125及135，且該行之第二組SRAM胞元110可共用一第二分裂電源開關140及一第二組的電源供應線125及135。在此實施例中，該行之所有SRAM胞元110可取捨地被實施以共用附加的電路，例如，位元線、資料線及/或本文進一步描述的其 他讀取或寫入電路。以此方式的多個分裂電源開關140之使用可允許透過電源供應線125及135較快速地調整提供給每組SRAM胞元110的電源位準。
在第1圖中所示的實施例中，每個電源供應線125及135與每個SRAM胞元110之交叉耦接邏輯閘中的一者連接。也如第1圖中所示的，電源供應線125及135與也和一參考電壓120(被標示為Vdd)連接的分裂電源開關140連接，該參考電壓120在此實施例中可以是一正電壓。在各個實施例中，其他電源(如不同的參考電壓或參考電流)可被用於替換參考電壓120。
也如第1圖中所示的，位元線270及280與每個SRAM胞元110-1至110-N連接。有關此方面，SRAM胞元110-1至110-N可共用位元線270及280。然而，在其他實施例中，位元線可能無法被所有SRAM胞元110-1至110-N共用。例如，在一實施例中，一第一組的位元線可被提供給SRAM胞元110-1至110-2，以及一第二組的位元線可被提供給SRAM胞元110-N。在此一實施例中，SRAM胞元110-1至110-2可使用與SRAM胞元110-N使用的位元線分開的位元線。在其他實施例中，共用位元線及/或未共用位元線之任何期望的組合可被使用。
在依據本文進一步描述的各個實施例中，分裂電源開關140根據一或多個控制信號150選擇性地調整被提供給電源供應線125及135的電壓(從而調整由電源供應線125及135提供給所有SRAM胞元110的電壓)。特別地，分裂電源 開關140可被組配以在使用SRAM胞元110執行的讀取操作期間提供參考電壓120或一參考電流給每個電源供應線125及135。分裂電源開關140可被進一步實施以在SRAM胞元110執行的適合的寫入操作期間允許被提供給電源供應線125或135中的一者之電壓或電流下降，同時仍維持一電壓或電流近似等於電源供應線125或135中的另一者上的參考電壓120或一參考電流。
在一實施例中，記憶體裝置100藉由首先選擇一裝置尺寸給SRAM胞元110之交叉耦接邏輯閘，同時將電源供應線125及135直接連接到參考電壓120之一期望的最大值而被設計。接著，電源供應線125及135透過分裂電源開關140連接到參考電壓120。接著，分裂電源開關140被調整大小以提供一期望的被減少的電壓給電源供應線125及135。
第2圖描述了依據本發明之一實施例的用以實施一SRAM胞元(例如第1圖中的任何SRAM胞元110)的一電路200。有關此方面，電路200透過電源供應線125及135與分裂電源開關140連接。
如第2圖所示，電路200包括分別由電晶體210/220及230/240實施的一對交叉耦接反相器225及245。電晶體210與電源供應線135連接。類似地，電晶體230與電源供應線125連接。每個電晶體220及240與一參考電壓295(被標示為VSS )連接，該參考電壓295可對應(例如)地端。第2圖進一步描述了電路200之電晶體的n-井電壓205及p-井電壓215(被分別標示為vnw及vpw)不需要與參考電壓120(先前在第1圖 中被描述的)或參考電壓295連接。
存取電晶體250及260分別與字線290以及位元線270及280以及節點255及265連接。因此，字線290分別透過存取電晶體250及260選擇性地將位元線270及280與節點255及265連接。
當電路200正在儲存一給定的邏輯狀態時，分裂電源開關140維持每個電源供應線125及135之電壓近似等於參考電壓120。例如，若電路200正在儲存一第一邏輯狀態(例如，對應0之資料值)，則節點255可被設定至一邏輯低電壓，同時節點265被設定至一邏輯高電壓。因此，電晶體220及230將被導通，且電晶體210及240將被截止。在此情況下，因為電源供應線125之電壓近似等於參考電壓120，所以電晶體230使節點265之電壓上升以維持該第一邏輯狀態。
類似地，若電路200正在儲存一第二邏輯狀態(例如，對應1之資料值)，則節點265可被設定至一邏輯低電壓，同時節點255被設定至一邏輯高電壓。因此，電晶體210及240導通，且電晶體220及230截止。在此第二情況下，因為電源供應線135之電壓也近似等於參考電壓120，所以電晶體210使節點255之電壓上升以維持該第二邏輯狀態。
在讀取操作期間，分裂電源開關140繼續維持每個電源供應線125及135之電壓近似等於參考電壓120。例如，在一讀取操作期間，位元線270及280可被預充電且字線290可被設定至一邏輯高電壓以導通存取電晶體250及260。因此，反相器225及245利用對應電路200儲存的邏輯狀態之適合 的電壓驅動位元線270及280。
對於電路200正在儲存一第一邏輯狀態的讀取操作，電晶體220及230導通，且電晶體210及240截止。因此，電晶體220使位元線270之電壓降低，且電晶體230使位元線280之電壓上升。因為電源供應線125之電壓近似等於參考電壓120，所以電晶體230以足以使節點265之電壓上升的電流操作，以驅動位元線280。
類似地，對於電路200正在儲存一第二邏輯狀態的讀取操作，電晶體210及240導通且電晶體220及230截止。因此，電晶體240將使位元線280之電壓降低，且電晶體210將使位元線270之電壓上升。同樣，因為電源供應線135之電壓近似等於參考電壓120，所以電晶體210以足以使節點255之電壓上升的電流操作，以驅動位元線270。
然而，在將電路200從一第一邏輯狀態轉換到一第二邏輯狀態的一寫入操作期間，分裂電源開關140允許電源供應線125之電壓降低至低於參考電壓120，同時繼續維持電源供應線135之電壓近似等於參考電壓120。在此例中，節點255及265首先分別被設定至邏輯低電壓及高電壓，且當電路200開始儲存該第一邏輯狀態時，電晶體220及230導通，電晶體210及240截止。在用以將該第二邏輯狀態儲存到電路200的寫入操作期間，位元線270及280分別透過適合的寫入電路(圖未示)被驅動為高及低，且字線290被驅動為高以導通存取電晶體250及260。因此，位元線280使節點265從一邏輯高電壓降低至一邏輯低電壓。如以上所描述的，因 為電晶體230被導通，所以其繼續嘗試使節點265之電壓上升。然而，藉由允許電源供應線125之電壓在寫入操作期間降低至低於參考電壓120，電晶體230以較少的電流操作，從而改良了位元線280克服電晶體230且使節點265之電壓降低之能力。
當節點265被降低至低於電晶體210之臨界電壓時，電晶體210導通且使節點255之電壓上升。藉由在寫入操作期間維持電源供應線135之電壓近似等於參考電壓120，電晶體210以足以使節點255之電壓上升的電流操作，以將電路200改變到第二邏輯狀態。
在將電路200從第二邏輯狀態轉換到第一邏輯狀態的一第二寫入操作期間，分裂電源開關140允許電源供應線135之電壓降低至低於參考電壓120，同時繼續維持電源供應線125之電壓近似等於參考電壓120。在此情況下，電晶體210以較少的電流操作，從而改良位元線270克服電晶體210且使節點255之電壓下降之能力。藉由在該第二寫入操作期間維持電源供應線125之電壓近似等於參考電壓120，電晶體230以足以使節點265之電壓上升的電流操作，以將電路200改變回到第一邏輯狀態。
有利地，藉由在寫入操作期間選擇性地減少被提供給電源供應線125或135的電源，反相器225及245之轉換點沒有被降低。在一寫入操作期間被寫入的SRAM胞元之一側的電晶體210或230繼續以一線性模式操作(例如，類似於一電阻器操作)，同時電源被減少至其相關的電源供應線125或 135。然而，因為被提供給該SRAM胞元之另一側的電源在寫入操作期間沒有被減少，所以另一側上的反相器之轉換點沒有被降低。因此，足夠的寫入電流透過存取電晶體250或260被提供，以使電晶體210或230上的電壓降足以降低節點255或265之電壓至低於反相器之轉換點，以透過電路200正確地重新產生一新寫入的邏輯狀態。
第3圖描述了用以實施依據本發明之一實施例的第1圖之分裂電源開關140的電路300。如第3圖所示，電路300可透過電源供應線125及135與一或多個SRAM胞元110(例如，可由一或多個電路200實施)連接。
電路300被實施以接收多個信號，包括一寫入恢復信號305(被標示為write_delay)、寫入資料信號310A-B(被標示為write_data及write_data_bar)、一行選擇信號320(被標示為col_sel)以及一寫入致能信號325(被標示為write_enable)。信號305、310A-B、320及325可被用以選擇性地調整被提供給電源供應線125及135的電壓，如本文進一步描述的。
電路300包括可被實施(例如)具有NAND閘330A-B及反相器340A-B的邏輯390。NAND閘330A-B與信號310A-B、320及325連接。反相器340A-B與NAND閘330A-B之輸出以及主開關電晶體370A-B之閘極連接。有關此方面，主開關電晶體370A-B之操作由邏輯390根據信號310A-B、320及325決定。特別地，當反相器340A-B提供邏輯低輸出值時，主開關電晶體370A-B導通，當反相器340A-B提供邏輯高輸出值時，主開關電晶體370A-B截止。
主開關電晶體370A及370B分別與電源供應線125及135連接以及與參考電壓120連接。因此，每個主開關電晶體370A及370B分別根據信號310A-B、320及325選擇性地提供參考電壓120給電源供應線125和135。
在第3圖中所示的特定實施態樣中，反相器340A在除了當寫入資料信號310A、行選擇信號320及寫入致能信號325都表現邏輯高值時之外的所有時間提供一邏輯低輸出。類似地，反相器340B在除了當寫入資料信號310B、行選擇信號320及寫入致能信號325都表現邏輯高值時之外的所有時間提供一邏輯低輸出值。因此，藉由調整信號號310A-B、320及325，主開關電晶體370A-B中的一者或兩者根據信號310A-B、320及325而導通。然而，因為寫入資料信號310A-B被實施以提供差動資料輸入值，主開關電晶體370A-B中的至少一者被導通。
電路300也包括箝位電晶體(clamper transistors)350A-C。箝位電晶體350A-B之閘極及汲極與參考電壓120連接。因此，箝位電晶體350A保持導通且維持電源供應線125上的一最小電壓近似等於參考電壓120減去箝位電晶體350A之臨界電壓。類似地，箝位電晶體350B保持導通且維持電源供應線135上的一最小電壓近似等於參考電壓120減去箝位電晶體350B之臨界電壓。箝位電晶體350C包括與參考電壓120連接的一閘極、與電源供應線125連接的一源極以及與電源供應線135連接的一汲極。因此，箝位電晶體350C保持導通且維持電源供應線125與135之間 的一電壓差值不大於箝位電晶體350C之臨界電壓。
因此，在主開關電晶體370A或370B中的一者截止之情況下，箝位電晶體350A-C維持電源供應線125及135上的最小電壓。此外，雖然三個箝位電晶體350A-C在第3圖中被描述，但是可考量箝位電晶體350C或箝位電晶體350A-B二者可在其他實施例中被省略。
電路300也包括弱保持電晶體(weak keeper transistors)360A-C，弱保持電晶體360A-C中的每個包括與參考電壓295連接的一閘極，該參考電壓295在此例中接地。因此，弱保持電晶體360A及360B保持導通以提供分別使電源供應線125及135之電壓上升的弱電流供應。弱保持電晶體360C也保持導通以提供電源供應線125與135之間的一弱電流。因此，弱保持電晶體360A-C根據電路200之漏電流調整電源供應線125及135之電壓。雖然三個弱保持電晶體360A-C在第3圖中被描述，但是可考量弱保持電晶體360C或弱保持電晶體360A-B二者可在其他實施例中被省略。
電路300也包括具有與信號305連接的閘極之寫入恢復電晶體380A-C。因此，寫入恢復電晶體380A-C根據信號305選擇性地被導通及截止。在第3圖之實施例中，信號305一般提供一邏輯高值且在一寫入操作之後只被設定至一邏輯低值，如本文進一步描述的。
電路300之操作現在參照第2及3圖被描述。如以上所識別的，主開關電晶體370A-B之操作由邏輯390根據信號310A-B、320及325決定。有關此方面，行選擇信號320在電 路200上執行的讀取及寫入操作期間提供一邏輯高值，且在所有其他時間提供一邏輯低值。寫入致能信號325只在電路200上執行的寫入操作期間被設定至一邏輯高值。寫入資料信號310A-B提供需被寫入電路200的差動資料輸入值。例如，若一第一邏輯狀態需被寫入電路200，則資料信號310A被設定至一邏輯高值，且資料信號310B被設定至一邏輯低值。類似地，若一第二邏輯狀態需被寫入，則資料信號310A被設定至一邏輯低值，且資料信號310B被設定至一邏輯高值。
如先前關於分裂電源開關140所描述的，電路300可被組配以維持每個電源供應線125及135之電壓在除了寫入操作期間之外的所有時間近似等於參考電壓120。有關此方面，主開關電晶體370A在除了資料信號310A提供一邏輯高值的寫入操作期間之外的所有時間保持導通。類似地，主開關電晶體370B在除了資料信號310B提供一邏輯高值的寫入操作期間之外的所有時間保持導通。因此，當資料值被SRAM胞元110維持或者自SRAM胞元110讀取時，電路300之主開關電晶體370A-B保持導通。因此，主開關電晶體370A-B保持每個電源供應線125及135近似等於參考電壓120。
然而，在一寫入操作期間，行選擇信號320及寫入致能信號325提供邏輯高值。若該寫入操作要求一第一邏輯狀態被寫入SRAM胞元110，則寫入資料信號310A提供一邏輯高值且寫入資料信號310B提供一邏輯低值。因此，反相器340A提供一邏輯高值給主開關電晶體370A之閘極，從而截止主開關電晶體370A。然而，因為寫入資料信號310B保持 低，反相器340B繼續提供一邏輯低值給主開關電晶體370B之閘極，從而保持主開關電晶體370B導通。
當電晶體370A被截止時，電源供應線125之電壓被允許降低。在此期間，箝位電晶體350A及350C維持電源供應線125上的一最小電壓近似等於參考電壓120減去它們相關的臨界電壓。如先前關於第2圖所描述的，此電壓之下降改良了位元線280在寫入操作期間克服電晶體230且使節點265之電壓降低之能力。除此之外，藉由維持電源供應線135之電壓在寫入操作期間近似等於參考電壓120，電晶體210以足以使節點255之電壓上升的電流操作，以將電路200改變到期望的邏輯狀態。
在要求一第二邏輯狀態被寫入電路200的一第二寫入操作期間，電源供應線135之電壓可被類似地調整。在此情況下，寫入資料信號310B被設定至一邏輯高值且寫入資料信號310A被設定至一邏輯低值。此時，電晶體370B截止且電源供應線135之電壓降低至由箝位電晶體350B-C維持的電源供應線125上的一最小電壓。也如先前關於第2圖所描述的，此電壓之下降改良了位元線270在該第二寫入操作期間克服電晶體210且使節點255之電壓下降之能力。除此之外，藉由在該第二寫入操作期間維持電源供應線125之電壓近似等於參考電壓120，電晶體230以足以使節點265之電壓上升的電流操作，以將電路200改變到期望的邏輯狀態。
如先前所描述的，信號305一般提供一邏輯高值。然而，在一寫入操作之後，信號310A-B、320及325使主開關 電晶體370A-B中的一者被截止之情況下，信號305可在一預定時間期間(例如，對應該寫入操作之期間)之後被轉換到一邏輯低值以使電源供應線125或135之電壓上升回到參考電壓120。例如，在一實施例中，在一寫入操作完成之後(即，在電路200已改變邏輯狀態之後)，信號305可被設定至一邏輯低值。在各個實施例中，信號305可由自字線290接收信號的一延遲線實施，或者由在寫入操作期間模仿電路200之預期操作的適合的邏輯實施。
第4圖描述了依據本發明之另一實施例的用以實施第1圖之分裂電源開關140的一電路400A。如第4A圖所示，電路400A可透過電源供應線125及135與一或多個SRAM胞元110(例如，可由一或多個電路200實施)連接。
電路400A被實施以接收多個信號，包括寫入恢復信號410及440(被標示為ym及yse)以及主開關信號420及430(被標示為bl及blb)。信號410、420、430及440可被用以選擇性地調整被提供給電源供應線125及135的電壓，如本文進一步描述的。
電路400A包括分別與電源供應線125及135連接以及與參考電壓120連接的主開關電晶體470A及470B。除此之外，主開關電晶體470A及470B之閘極分別與信號420及430連接。因此，主開關電晶體470A及470B中的每個分別根據信號420及430選擇性地提供參考電壓120給電源供應線125及135。
信號420及430可透過適合的控制電路(圖未示)以類似 於第3圖之邏輯390之方式操作，以在除了信號420或430中只有一者提供一邏輯高值的寫入操作期間之外的所有時間提供邏輯低值。因此，主開關電晶體470A及470B二者在除了寫入操作期間之外的所有時間保持導通，在寫入操作期間一者截止以允許電源供應線125或135中的一者之電壓下降。
電路400A也包括類似於先前以上所描述的電路300之箝位電晶體350A-B的箝位電晶體450A-B。如第4A圖中所示，箝位電晶體450A-B之閘極及汲極與參考電壓120連接。因此，箝位電晶體450A保持導通且維持電源供應線125上的一最小電壓近似等於參考電壓120減去箝位電晶體450A之臨界電壓。類似地，箝位電晶體450B也保持導通且維持電源供應線135上的一最小電壓近似等於參考電壓120減去箝位電晶體450B之臨界電壓。因此，在主開關電晶體470A或470B中的一者根據信號420或430截止之情況下，箝位電晶體450A-B維持電源供應線125及135上的最小電壓。
電路400A也包括具有與參考電壓295連接的閘極之弱保持電晶體460，參考電壓295在此實施例中接地。因此，弱保持電晶體460也保持導通以在電源供應線125與135之間提供一弱電流，類似於先前以上所描述的電路300之弱保持電晶體360C。因此，弱保持電晶體460根據電路200之漏電流調整電源供應線125及135之電壓。
電路400A也包括具有分別與信號410及440連接的閘極之寫入恢復電晶體480A-B及480C-D。信號410及440可以類似於第3圖之電路300的信號305之方式被操作及/或實施。 有關此方面，信號410及440一般提供邏輯高值且在一寫入操作之後被設定至邏輯低值，如本文進一步描述的。
現在參照第2及4A圖描述電路400A之操作。如以上所識別的，主開關電晶體470A-B之操作分別由信號420及430決定。有關此方面，信號420保持主開關電晶體470A在除了用以將一第一邏輯狀態儲存到電路200的寫入操作期間之外的所有時間被導通。類似地，信號430保持主開關電晶體470B在除了用以將一第二邏輯狀態儲存到電路200的寫入操作期間之外的所有時間被導通。因此，當一資料值被電路200維持或者自電路200讀取時，主開關電晶體470A-B被導通以維持每個電源供應線125及135近似等於參考電壓120。然而，在寫入操作期間，主開關電晶體470A-B中的一者截止。
若在一第一寫入操作期間電晶體470A被信號420截止時，則電源供應線125之電壓被允許降低。在此期間，箝位電晶體450A維持電源供應線125上的一最小電壓近似等於參考電壓120減去其相關的臨界電壓。如先前關於第2圖所描述的，此電壓之降低可改良位元線280在寫入操作期間克服電晶體230且使節點265之電壓降低之能力。除此之外，藉由在寫入操作期間維持電源供應線135之電壓近似等於參考電壓120，電晶體210以足以使節點255之電壓上升的電流操作，以將電路200改變至期望的邏輯狀態。
另一方面，若在一第二寫入操作期間電晶體470B被信號430截止，則電源供應線135之電壓下降至一由箝位電晶 體450B維持的電源供應線135上的一最小電壓。也如先前關於第2圖所描述的，此電壓之降低改良了位元線270在該第二寫入操作期間克服電晶體210且使節點255之電壓下降之能力。除此之外，藉由在該第二寫入操作期間維持電源供應線125之電壓近似等於參考電壓120，電晶體230以足以使節點265之電壓上升的電流操作，以將電路200改變至期望的邏輯狀態。
在一寫入操作之後，信號410及440被設定至邏輯低值以導通寫入恢復電晶體480A-D，在信號420或430使主開關電晶體470A-B中的一者在寫入操作之後被截止之情況下，該等寫入恢復電晶體480A-D被用以使電源供應線125或135之電壓上升回到參考電壓120。
第4B圖描述了依據本發明之另一實施例的用以實施第1圖之分裂電源開關140的一電路400B。如第4B圖所示，電路400B可透過電源供應線125及135與一或多個SRAM胞元110(例如，可由一或多個電路200實施)連接。
也如第4B圖所示，電路400B包括電路400A之各個元件，該等元件在電路400B內以與先前本文所描述的方式操作。然而，在電路400B中，電晶體495A被用於替換電路400A之主開關電晶體470A、寫入恢復電晶體480A以及寫入恢復電晶體480C。而且在電路400B中，電晶體495B被用以替換電路400A之主開關電晶體470B、寫入恢復電晶體480B以及寫入恢復電晶體480D。
電路400B被實施以接收多個信號，包括寫入資料信號 410A-B(被標示為blb及b)以及一寫入致能信號425(被標示為wyb)。信號410A-B及425被用以選擇性地調整被提供給電源供應線125及135之電壓，如本文進一步描述的。
電路400B包括可被實施(例如)具有NOR閘430A-B的邏輯490。NOR閘430A-B與信號410A-B及425以及電晶體495A-B之閘極連接。有關此方面，電晶體495A-B之操作由邏輯490根據信號410A-B及425決定。特別地，當NOR閘430A-B提供邏輯低輸出值時電晶體495A-B導通，且當NOR閘430A-B提供邏輯高輸出值時電晶體495A-B截止。
電晶體495A及495B分別與電源供應線125及135以及參考電壓120連接。因此，每個電晶體495A及495B分別根據信號410A-B及425選擇性地提供參考電壓120給電源供應線125及135。
在第4B圖中所示的特定實施態樣中，NOR閘430A在除了寫入資料信號410A及寫入致能信號425都表現邏輯低值之外的所有時間提供一邏輯低輸出。類似地，NOR閘430B在除了寫入資料信號410B及寫入致能信號425都表現邏輯低值之外的所有時間提供一邏輯低輸出。因此，藉由調整信號410A-B及425，電晶體495A-B中的一者或兩者根據信號410A-B及425而導通。然而，因為寫入資料信號410A-B被實施以提供差動資料值，所以電晶體495A-B中的至少一者保持導通。因此，電晶體495A及495B二者在除了寫入操作期間之外的所有時間都被導通，在寫入操作期間電晶體495A及495B中的一者截止以允許電源供應線125或135中 的一者之電壓下降。
現在將參照第2及4B圖描述電路400B之操作。如以上所識別的，電晶體495A-B之操作由邏輯490根據信號410A-B及425決定。有關此方面，寫入致能信號425在電路200上執行的寫入操作期間提供一邏輯低值。寫入資料信號410A-B提供需被寫入電路200的差動資料輸入值。例如，若一第一邏輯狀態需被寫入電路200，則資料信號410A被設定至一邏輯低值且資料信號410B被設定至一邏輯高值。類似地，若一第二邏輯狀態需被寫入，則資料信號410A被設定至一邏輯高值且資料信號410B被設定至一邏輯低值。
電晶體495A在除了寫入致能信號425和資料信號410A提供邏輯低值的寫入操作期間之外的所有時間保持導通。類似地，電晶體495B在除了寫入致能信號425和資料信號410B提供一邏輯低值的寫入操作期間之外的所有時間保持導通。因此，當資料值被SRAM胞元110維持或自SRAM胞元110讀取時，電路400之電晶體495A-B保持導通。因此，電晶體495A-B提供參考電壓120或一參考電流給每個電源供應線125及135。
若在一第一寫入操作期間電晶體495A由邏輯490根據信號410A及425被截止，則電源供應線125之電壓被允許降低。在此期間，弱保持電晶體460被導通以提供電源供應線125與135之間的一弱電流。而且在此期間，箝位電晶體450A維持電源供應線125上的一最小電壓近似等於參考電壓120減去其相關的臨界電壓。如先前關於第2圖所描述的，此電 壓之下降可改良位元線280在寫入操作期間克服電晶體230以及使節點265之電壓下降之能力。除此之外，藉由在該寫入操作期間維持電源供應線135之電壓近似等於參考電壓120，電晶體210以足以使節點255之電壓上升之電流操作，以將電路200改變至期望的邏輯狀態。
另一方面，若在一第二寫入操作期間電晶體495B由邏輯490根據信號410B及425被截止，則電源供應線135之電壓降低至由箝位電晶體450B維持的電源供應線135上的一最小電壓，且弱保持電晶體460被導通以提供電源供應線125與135之間的一弱電流。而且也如先前關於第2圖所描述的，此電壓之下降改良了位元線270在該第二寫入操作期間克服電晶體210且使節點255之電壓下降之能力。除此之外，藉由在該第二寫入操作期間維持電源供應線125之電壓近似等於參考電壓120，電晶體230以足以使節點265之電壓上升之電流操作，以將電路200改變至期望的邏輯狀態。
第4C圖描述了依據本發明之另一實施例的用以實施第1圖之分裂電源開關140的一電路400C。如第4C圖所示，電路400C可透過電源供應線125及135與一或多個SRAM胞元110(例如，可由一或多個電路200實施)連接。
也如第4C圖所示，電路400C包括電路400B之各個元件，該等元件在電路400C中以先前本文所描述的方式操作。然而，在電路400C中，箝位電晶體450C被用以替換箝位電晶體450A-B。如第4C圖中所示，箝位電晶體450C與參考電壓120、電源供應線125及電源供應線135連接。因此， 箝位電晶體450C保持導通且在電晶體495A-B中的一者被截止的寫入操作期間阻止電源供應線125與135之間電壓差值超過對應箝位電晶體450C之臨界電壓的一最小電壓。
第5圖描述了依據本發明之一實施例的用以實施第1圖之分裂電源開關140的電路500。如第5圖所示，電路500可透過電源供應線125及135與一或多個SRAM胞元110(例如，可由一或多個電路200實施)連接。
電路500被實施以接收多個信號，包括寫入資料信號510A-B(被標示為blb及b)以及一寫入致能信號525(被標示為wyb)。信號510A-B及525被用以選擇性地調整被提供給電源供應線125及135的電壓，如本文進一步描述的。
電路500包括可被實施(例如)具有NOR閘530A-B的邏輯590。NOR閘530A-B與信號510A-B及525以及主開關電晶體570A-B之閘極連接。有關此方面，主開關電晶體570A-B之操作由邏輯590根據信號510A-B及525決定。特別地，當NOR閘530A-B提供邏輯低輸出值時主開關電晶體570A-B導通，以及當NOR閘530A-B提供邏輯高輸出值時主開關電晶體570A-B截止。
主開關電晶體570A及570B分別與電源供應線125及135連接以及與參考電壓120連接。因此，每個主開關電晶體570A及570B分別根據信號510A-B及525選擇性地提供參考電壓120給電源供應線125及135。
在第5圖中所示的特定實施態樣中，NOR閘530A在除了寫入資料信號510A及寫入致能信號525都表現邏輯低值 之外的所有時間提供一邏輯低輸出。類似地，NOR閘530B在除了寫入資料信號510B及寫入致能信號525都表現邏輯低值之外的所有時間提供一邏輯低輸出值。因此，藉由調整信號510A-B及525，主開關電晶體570A-B中的一者或二者根據信號510A-B及525被導通。然而，因為寫入資料信號510A-B被實施以提供差動資料值，所以主開關電晶體570A-B中的至少一者保持導通。
電路500也包括弱保持電晶體560A-B，弱保持電晶體560A-B中的每個包括與參考電壓295連接的一閘極，參考電壓295在此實施例中接地。因此，弱保持電晶體560A及560B被導通以提供電源供應線125與135之間的一弱電流。因此，弱保持電晶體560A-B調整被提供給電源供應線125及135的電流，且在主開關電晶體570A或570B分別被截止之情況下使電源供應線125或135之電壓稍微上升。雖然兩個弱保持電晶體560A-B在第5圖中被描述，但是可考量較大或較少數目的弱保持電晶體可被提供在其他實施例中。在一實施例中，弱保持電晶體560A-B中的每個被調整大小以近似對應電路200之各個PMOS電晶體之大小。
現在參照第2及5圖描述電路500之操作。如以上所識別的，主開關電晶體570A-B之操作由邏輯590根據信號510A-B及525決定。有關此方面，寫入致能信號525在電路200上執行的寫入操作期間提供一邏輯低值。寫入資料信號510A-B提供需被寫入電路200的差動資料輸入值。例如，若一第一邏輯狀態需被寫入電路200，則資料信號510A被設定 至一邏輯低值且資料信號510B被設定至一邏輯高值。類似地，若一第二邏輯狀態需被寫入，則資料信號510A被設定至一邏輯高值且資料信號510B設定至一邏輯低值。
主開關電晶體570A在除了寫入致能信號525和資料信號510A提供邏輯低值的寫入操作期間之外的所有時間保持導通。類似地，主開關電晶體570B在除了寫入致能信號525和資料信號510B提供邏輯低值的寫入操作期間之外的所有時間保持導通。因此，當資料被SRAM胞元110維持或者自SRAM胞元110讀取時，電路500之主開關電晶體570A-B保持導通。因此，主開關電晶體570A-B提供參考電壓120或一參考電流給每個電源供應線125及135。
然而，在一寫入操作期間，寫入致能信號525提供一邏輯低值。若該寫入操作要求一第一邏輯狀態被寫入SRAM胞元110，則寫入資料信號510A提供一邏輯低值且寫入資料信號510B提供一邏輯高值。因此，NOR閘530A提供一邏輯高值給主開關電晶體570A之閘極，從而使主開關電晶體570A截止。然而，因為寫入資料信號510B為高，所以NOR閘530B繼續提供一邏輯低值給主開關電晶體570B之閘極，從而保持主開關電晶體570B導通。
當電晶體570A被截止時，被提供給電源供應線125的電流被減少至由弱保持電晶體560A-B提供的一最小電流。此電流之減少改良了位元線280在電路200上執行的寫入操作期間克服電晶體230且使節點265之電壓降低之能力。除此之外，藉由在該寫入操作期間繼續提供一較大的電流給電 源供應線135，電晶體210以足以使節點255之電壓上升之電流操作，以將電路200改變至期望的邏輯狀態。
在要求一第二邏輯狀態被寫入電路200的一第二寫入操作期間，被提供給電源供應線135的電流可被類似地調整。在此情況下，寫入致能信號525及寫入資料信號510B被設定至一邏輯低值，且寫入資料信號510A被設定至一邏輯高值。此時，電晶體570B截止且被提供給電源供應線135的電流下降至由弱保持電晶體560A-B提供的最小電流。在該第二寫入操作期間，此電流之降低改良了位元線270克服電晶體210且使節點255之電壓下降之能力。除此之外，藉由在該第二寫入操作期間繼續提供較大的電流給電源供應線125，電晶體230以足以使節點265之電壓上升的電流操作，以將電路200改變至期望的邏輯狀態。
第6圖描述了依據本發明之一實施例的用以實施第1圖之分裂電源開關140的電路600。如第6圖所示，電路600可透過電源供應線125及135與一或多個SRAM胞元110(例如，可由一或多個電路200實施)連接。電路600包括寫入資料信號610A-B(被標示為blb及b)、一寫入致能信號625(被標示為wyb)、邏輯690、NOR閘630A-B以及主開關電晶體670A-B，實施方式如同先前關於第5圖之電路500的對應部分所描述。信號610A-B及625可被用以選擇性地調整被提供給電源供應線125及135的電壓，如本文進一步描述的。
電路600也包括箝位電晶體650，箝位電晶體650具有與參考電壓120連接的一閘極、與電源供應線125連接的一源 極以及與電源供應線135連接的一汲極。因此，箝位電晶體650保持導通，且維持電源供應線125與135之間的一電壓差值不大於箝位電晶體650之臨界電壓。因此，在主開關電晶體670A或670B中的一者被截止之情況下，箝位電晶體650維持電源供應線125及135上的最小電壓。考量其他數目的箝位元電晶體可被提供在其他實施例中。
電路600也包括弱保持電晶體660A-D，弱保持電晶體660A-D中的每個包括與參考電壓295連接的一閘極，參考電壓295在此實施例中接地。如所示，弱保持電晶體660A-B與參考電壓120連接，且弱保持電晶體660C-D與電源供應線125及135連接。因此，弱保持電晶體660A-D保持導通，以分別根據電路200之漏電流提供使電源供應線125及135之電壓上升的弱電流供應。考量其他數目的弱保持電晶體可被提供在其他實施例中。在一實施例中，每個弱保持電晶體660A-D被調整大小，以近似對應電路200之各個PMOS電晶體之大小。
現在參照第2及6圖描述電路600之操作。主開關電晶體670A-B之操作由邏輯690根據信號610A-B及625決定，如以上關於第5圖之電路500類似描述的。因此，電路600可被組配以維持每個電源供應線125及135之電壓在除了寫入操作之外的所有時間近似等於參考電壓120。在一寫入操作期間，寫入致能信號625提供一邏輯低值。若該寫入操作要求一第一邏輯狀態被寫入SRAM胞元110，則寫入資料信號610A提供一邏輯低值且寫入資料信號610B提供一邏輯高 值。因此，NOR閘630A提供一邏輯高值給主開關電晶體670A之閘極，從而使主開關電晶體670A截止。然而，因為寫入資料信號610B保持高，所以NOR閘630B繼續提供一邏輯低值給主開關電晶體670B之閘極，從而保持主開關電晶體670B導通。
當電晶體670A被截止時，電源供應線125之電壓被允許降低。在此期間，箝位電晶體650維持電源供應線125上的一最小電壓近似等於參考電壓120減去箝位電晶體650之臨界電壓。此電壓之降低改良了位元線280在寫入操作期間克服電晶體230且使節點265之電壓降低之能力。除此之外，藉由在該寫入操作期間維持電源供應線135之電壓近似等於參考電壓120，電晶體210以足以使節點255之電壓上升的電流操作，以將電路200改變至期望的邏輯狀態。
在要求一第二邏輯狀態被寫入電路200的一第二寫入操作期間，電源供應線135之電壓可被類似地調整。在此情況下，寫入致能信號625及寫入資料信號610B被設定至邏輯低值，且寫入資料信號610A被設定至一邏輯高值。此時，電晶體670B截止且電源供應線135之電壓被允許降低至由箝位電晶體650維持的電源供應線125上的一最小電壓。此電壓之降低改良了位元線270在該第二寫入操作期間克服電晶體210以及使節點255之電壓降低之能力。除此之外，藉由在該第二寫入操作期間維持電源供應線125之電壓近似等於參考電壓120，電晶體230以足以使節點265之電壓上升的電流操作，以將電路200改變至期望的邏輯狀態。
第7圖描述了依據本發明之一實施例的用以提供一寫入恢復信號給一分裂電源開關的電路700。電路700包括一延遲元件方塊720，用適合電路實施以延遲一輸入信號來提供一被延遲的信號。電路700也包括在被描述的實施例中由一反相器740及一NAND閘750實施的邏輯730。
延遲元件方塊720及NAND閘750各自接收一輸入信號710(被標示為write_enable_bar該輸入信號710可被實施為(例如)本文所描述的寫入致能信號325之一被反相的版本。延遲元件方塊720延遲輸入信號710以提供一被延遲的信號770。被延遲的信號770被反相器740反相，以提供一被反相的延遲信號780給NAND閘750。因此，被反相的延遲信號780對應(例如)寫入致能信號325之一被延遲的版本。NAND閘對信號710及780操作以提供一寫入恢復信號760(被標示為vdd_gater_on)，該寫入恢復信號760可被用以實施本文所描述的寫入恢復信號305、410或440中的任何。
包含本文所揭露的各個特徵的實施例可以嵌入式或獨立SRAM記憶體裝置、快取記憶體、暫存檔案、多埠記憶體、解釋後援緩衝器(TLBS)、內容可定址記憶體(CAMS)、三重CAMS(TCAMS)或其他適合的裝置來實施，以操作於比傳統的六電晶體SRAM胞元更低的電壓。此等特徵可能特別有利於可移動、可攜式或超低電壓裝置，其中較低的供應電壓可有利地允許較長的電池壽命及/或使用時間。
例如，第8圖描述了一記憶體裝置之一例子，可被實施具有本文所揭露的各個SRAM胞元電路中的一者或多者。有 關此方面，描述了包括以方塊形式的一SRAM胞元810及一匹配比較器860之一CAM記憶體裝置800。例如，在一實施例中，SRAM胞元810可由第2圖之電路200實施。如所示，SRAM胞元810包括由適合的讀取及寫入電路所實施的一讀取/寫入埠820。例如，在一實施例中，讀取/寫入埠820由電路200之存取電晶體250及260實施。被SRAM胞元810儲存的邏輯狀態透過可(例如)分別與電路200之位元線270及280連接的互補資料輸出線840及850被提供給匹配比較器860。
匹配比較器860被實施具有該項領域內所知的適合電路，以比較在一輸入埠880(被標示為match_data)上接收的一資料值與自資料輸出線840及/或850接收的邏輯狀態。匹配比較器860透過輸出埠870(被標示為match)提供一適合的資料信號，以指出在輸入埠880接收的資料值與SRAM胞元810儲存的邏輯狀態之間的匹配或非匹配之存在。依據本文所描述的各個實施例的SRAM胞元電路之其他實施態樣及應用也被考量。
第9圖描述了依據本發明之一實施例的用以實施一SRAM胞元的另一電路900。第10圖描述了依據本發明之一實施例的用以實施一分裂電源開關的另一電路1000。類似於本文描述的電路200，電路900與電源供應線125及135連接。然而，在電路900中，電源供應線125及135與第10圖之電路1000連接。
如第9圖所示，電路900包括分別由電晶體910/920及930/940實施的一對交叉耦接反相器925及945，該對交叉耦 接反相器925及945可被用以儲存對應在節點925及965上維持的電壓之一第一邏輯狀態或一第二邏輯狀態。
電晶體910與參考電壓120(被標示為Vdd)連接，且電晶體920與參考電壓295(被標示為VSS )連接。電晶體930與電源供應線125(在此實施例中被標示為gated_vdd)連接，且電晶體940與電源供應線135(在此實施例中被標示為gated_vss)連接。
電路900包括多個讀取埠950,該等讀取埠950在第9圖之實施例中被實施為單端型讀取埠。特別地，8個讀取埠950與電路900之節點992連接。然而，任何期望數目的單端性或差動讀取埠可被提供在其他實施例中。
在第9圖所示的實施例中，讀取埠950由多個電晶體952(被標示為MN9[7:0])實施，該等電晶體952與電晶體954連接。有關此方面，雖然電晶體952在第9圖中由單個電晶體被描述，但是8個電晶體952(對應MN9[0]至MN9[7])被提供在電路900內。電晶體952中的每個與電晶體954連接。在另一實施例中(圖未示)，多個電晶體954可被提供，每個電晶體954與電晶體952中對應的一者連接。
如第9圖所示，電晶體954之閘極與電路900之節點992連接。因此，若節點992被設定至大於電晶體954之臨界電壓的一邏輯高電壓，則電晶體954導通。類似地，若節點992被設定至低於電晶體954之臨界電壓的一邏輯低電壓，則電晶體954截止。
電晶體952中的每個與讀取字線956(被標示為rwl[7:0]) 中對應的一者以及被用以讀取電路900儲存的邏輯狀態之讀取資料線958(被標示為rbl[7:0])中對應的一者連接。例如，若讀取字線956中的一者被設定至一邏輯高值，其連接的電晶體952導通。若節點992被設定至一邏輯高值，則電晶體954也導通。在此情況下，電晶體952與954之組合操作使相關的讀取資料線958降低至一邏輯低值，該邏輯低值被適合的讀取電路偵測為一第一邏輯狀態，例如與相關讀取資料線958連接的一感測放大器(圖未示)。若節點992被設定至一邏輯低值，則電晶體954截止。因此，相關的讀取資料線958之電壓未降低，這被偵測為一第二邏輯狀態。
電路900也被實施具有一單端型寫入埠960。然而，任何期望數目的單端型或差動讀取埠可被提供在其他實施例中。在第9圖中所示的實施例中，寫入埠960由一電晶體962實施。如第9圖所示，電晶體962與節點965、一寫入字線966及一寫入資料線968連接，該寫入資料線968提供對應在寫入操作期間需被寫入電路900的邏輯狀態的資料值。因此，若寫入字線966及寫入資料線968被設定至邏輯高值，則電晶體962使節點965降低至一邏輯低電壓。在其他時間，當寫入操作未被執行時，寫入資料線968可被設定至一邏輯低值。
雖然電路900包括讀取埠950及寫入埠960，電路900可選擇被實施具有一或多個雙向讀取/寫入埠。例如，在一實施例中，電路900可包括由一適合的旁通閘(pass gate)實施的單個雙向讀取/寫入埠。在另一實施例中，電路900可包括由多個旁通閘實施的多個雙向讀取/寫入埠。
當電路900正儲存一給定的邏輯狀態時，分裂電源開關1000維持每個電源供應線125及135之電壓分別近似等於參考電壓120及295。例如，若電路900正儲存一第一邏輯狀態(例如，對應0之資料值)，節點955可被設定至一邏輯低電壓，同時節點965被設定至一邏輯高電壓。因此，電晶體920及930將被導通，且電晶體910及940將被截止。在此情況下，因為電源供應線125之電壓近似等於參考電壓120，所以電晶體930使節點965之電壓上升以維持第一邏輯狀態。
類似地，若電路900正儲存一第二邏輯狀態(例如，對應1之資料值)，節點965可被設定至一邏輯低電壓，同時節點955被設定至一邏輯高電壓。因此，電晶體910及940導通且電晶體920及930截止。在此第二情況下，因為電源供應線135之電壓也等於參考電壓295，所以電晶體940使節點965之電壓降低以維持該第二邏輯狀態。
在讀取操作期間，分裂電源開關1000繼續維持每個電源供應線125及135之電壓分別近似等於參考電壓120及295。
然而，在將電路900從一第一邏輯狀態轉換到一第二邏輯狀態的寫入操作期間，分裂電源開關1000允許電源供應線125之電壓降低至低於參考電壓120，同時繼續維持電源供應線135之電壓近似等於參考電壓295。在此例中，節點955及965首先被分別設定至邏輯低電壓及邏輯高電壓，電晶體920及930導通且電晶體910及940截止，同時電路900首先儲存第一邏輯狀態。在將第二邏輯狀態儲存到電路900的寫入操作期間，寫入字線966及寫入資料線968分別由適合 的寫入電路(圖未示)被驅動為高及低。因此，寫入資料線968使節點965從一邏輯高電壓降低至一邏輯低電壓。如以上所描述的，因為電晶體930導通，所以其繼續使節點965之電壓上升。然而，藉由在寫入操作期間允許電源供應線125之電壓降低至參考電壓120以下，電晶體930以較少的電流操作，從而改良寫入資料線968克服電晶體930且使節點965之電壓降低之能力。
當節點965被降低至低於電晶體910之臨界電壓時，電晶體910導通且使節點955之電壓上升。藉由在寫入操作期間維持電源供應線135之電壓近似等於參考電壓295，電晶體940以足以使節點965之電壓降低的電流操作，以將電路900改變至第二邏輯狀態。
在將電路900從第二邏輯狀態轉換到第一邏輯狀態的一第二寫入操作期間，寫入字線966及寫入資料線968都被適合的寫入電路(圖未示)驅動為高。因此，寫入資料線968使節點965從一邏輯低電壓上升至一邏輯高電壓。
也在此第二寫入操作期間，分裂電源開關1000允許電源供應線135之電壓上升到參考電壓295以上，同時繼續維持電源供應線125之電壓近似等於參考電壓120。在此情況下，電晶體940以較少的電流操作，從而改良寫入資料線968克服電晶體940且使節點965之電壓升高之能力。可取捨的是，在另一實施例中，在第一及第二寫入操作期間，電源供應線125之電壓可被維持近似等於參考電壓120。
現在參照第10圖，電路1000被實施以接收多個信號， 包括一寫入資料信號1010(被標示為write_data)及一寫入致能信號1025(被標示為write_enable)。信號1010及1025被用以分別透過主開關電晶體1070A及1070B選擇性地調整被提供給電源供應線125及135的電壓，如本文進一步描述的。
電路1000包括可被實施(例如)具有一NOR閘1030、一NAND閘1040以及一反相器1050的邏輯1090。NOR閘1030與寫入資料信號1010、寫入致能信號1025之一被反相的版本(例如，被反相器1050反相)以及主開關電晶體1070A之閘極連接。NAND閘1040與寫入資料信號1010、寫入致能信號1025以及主開關電晶體1070B之閘極連接。
有關此方面，主開關電晶體1070A-B之操作由邏輯1090根據信號1010及1025決定。例如，若寫入致能信號1025提供一邏輯低值，則主開關電晶體1070A-B二者都導通。若寫入致能信號1025提供一邏輯高值且寫入資料信號提供一邏輯低值，則主開關電晶體1070A截止且主開關電晶體1070B導通。若寫入致能信號1025及寫入資料信號都提供邏輯高值，則主開關電晶體1070B截止且主開關電晶體1070A導通。
主開關電晶體1070A及1070B分別與電源供應線125及135連接，以及分別與參考電壓120及295連接。因此，主開關電晶體1070A及1070B分別根據信號1010及1025選擇性地提供參考電壓120及295給電源供應線125及135。
現在參照第9及10圖描述電路1000之操作。如以上所識別的，主開關電晶體1070A-B之操作由邏輯1090根據信號1010及1025決定。有關此方面，寫入致能信號1025在電路 900上執行的寫入操作期間提供一邏輯高值。寫入資料信號1010提供需被寫入電路900的資料輸入值。例如，若一第一邏輯狀態需被寫入電路900，則寫入資料信號1010被設定至一邏輯低值。類似地，若一第二邏輯狀態需被寫入，則寫入資料信號1010被設定至一邏輯高值。
主開關電晶體1070A在除了寫入資料信號1010提供一邏輯低值且寫入致能信號1025提供一邏輯高值的寫入操作期間之外的所有時間保持導通。類似地，主開關電晶體1070B在除了寫入資料信號1010提供一邏輯高值且寫入致能信號1025提供一邏輯高值的寫入操作期間之外的所有時間保持導通。因此，當資料值被電路900維持或者自電路900讀取時，電路1000之主開關電晶體1070A-B保持導通。因此，主開關電晶體1070A-B分別提供參考電壓120及295或者一適合的參考電流給電源供應線125及135。
然而，在一寫入操作期間，寫入致能信號1025提供一邏輯高值。若該寫入操作要求一第一邏輯狀態被寫入電路900，則寫入資料信號1010提供一邏輯高值。因此，NAND閘1040提供一邏輯低值給主開關電晶體1070B之閘極，從而使主開關電晶體1070B截止。然而，NOR閘1030繼續提供一邏輯高值給主開關電晶體1070A之閘極，從而保持主開關電晶體1070A導通。
當電晶體1070B被截止且電晶體1070A被導通時，分裂電源開關1000允許電源供應線135之電壓上升到高於參考電壓295，同時繼續維持電源供應線125之電壓近似等於參 考電壓120。在此情況下，電晶體940以減少的電流操作，從而改良寫入資料線968克服電晶體940且使節點965之電壓上升的能力，如先前所描述的。
若寫入操作要求一第二邏輯狀態被寫入電路900，則寫入資料信號1010提供一邏輯低值。因此，NOR閘1030提供一邏輯低值給主開關電晶體1070A之閘極，從而使主開關電晶體1070A截止。然而，NAND閘1040繼續提供一邏輯高值給主開關電晶體1070B之閘極，從而保持主開關電晶體1070B保持導通。
當電晶體1070A被截止且電晶體1070B被導通時，分裂電源開關1000允許電源供應線125之電壓降低至低於參考電壓120，同時繼續維持電源供應線135之電壓近似等於參考電壓295。在此情況下，電晶體930以被減少的電流操作，從而改良寫入資料線968克服電晶體930且使節點965之電壓降低之能力，如先前所描述的。藉由在此寫入操作期間維持電源供應線135之電壓近似等於參考電壓295，電晶體940以足以使節點965之電壓降低之電流操作，也如先前所描述的。
其他實施例也被考量。例如，依據此處所描述的各個實施例的一分裂電源開關可與提供多個雙向或單向讀取或寫入埠的SRAM胞元一起被使用。除此之外，雖然一正參考電壓120已在本文被描述，但是一負參考電壓也被考量。而且，關於允許電源供應線125或135中的一者之電壓降低，雖然弱化一SRAM胞元之一側已被描述，但是分裂電源開關 140可選擇地被實施以藉由減少電源供應線125或135之電流或浮動電流而弱化電源供應線125或135中的一者。有利地是，本文所描述的分裂電源開關140之各個實施例也可繼續提供可靠的電壓操作範圍給被連接的SRAM胞元，儘管在各個電路元件中可能有變化。
如該項領域內具有通常知識者所知，本發明(包括任何邏輯電路或電晶體電路)可由電腦基於以一硬體描述語言(HDL)之語法及語義表示的硬體之描述被建模、產生或者建模且產生。此等HDL描述一般被儲存在一電腦可讀媒體上。可應用的HDL包括以佈線、電路網路表、暫存器轉移及/或簡圖擷取(schematic capture)階層的HDL。HDL之例子包括下列但不限於下列：GDS II及OASIS(佈線階層)；各種SPICE語言以及IBIS(電路網路表階層)；Verilog及VHDL(暫存器轉移階層)；以及藝術客製化設計語言及設計架構-IC客製設計語言(簡圖擷取階層)。HDL描述也可被用於各種目的，包括下列但不限於下列：佈線、行為、邏輯及電路設計驗證、建模及/或模擬。
以上揭露不意指將本發明限於被揭露的用途之精確形式或特定領域。可考量本發明之各種可選擇的實施例及/或修改(無論在本文被明確描述還是被隱含)按照該揭露是可能的。例如，雖然各個實施例已使用用以執行各個轉換操作的特定電晶體被描述，但是此等電晶體是可被用以執行此等操作的各種類型的開關之非限制性例子。因此，其他電晶體及其他類型的開關可在適合的地方被使用。
由於已描述本發明之實施例，該項領域內具有通常知識者將認識到的是，在不背離本發明之範圍下可得到各種形式及細節的變化。因此，本發明只被申請專利範圍限制。
100‧‧‧記憶體裝置
110‧‧‧SRAM胞元
110-1‧‧‧SRAM胞元
110-2‧‧‧SRAM胞元
110-N‧‧‧SRAM胞元
120‧‧‧參考電壓
125‧‧‧電源供應線
130
135‧‧‧電源供應線
140‧‧‧分裂電源開關
150‧‧‧控制信號
200‧‧‧SRAM胞元
205‧‧‧n-井電壓
210‧‧‧電晶體
215‧‧‧p-井電壓
220‧‧‧電晶體
225‧‧‧反相器
230‧‧‧電晶體
240‧‧‧電晶體
245‧‧‧反相器
250‧‧‧存取電晶體
255‧‧‧節點
260‧‧‧存取電晶體
265‧‧‧節點
270‧‧‧位元線
280‧‧‧位元線
290‧‧‧字線
295‧‧‧參考電壓
300‧‧‧分裂電源開關
305‧‧‧寫入恢復信號
310A‧‧‧寫入資料信號
310B‧‧‧寫入資料信號
320‧‧‧行選擇信號
325‧‧‧寫入致能信號
330A‧‧‧NAND閘
330B‧‧‧NAND閘
340A‧‧‧反相器
340B‧‧‧反相器
350A‧‧‧箝位電晶體
350B‧‧‧箝位電晶體
350C‧‧‧箝位電晶體
360A‧‧‧弱保持電晶體
360B‧‧‧弱保持電晶體
360C‧‧‧弱保持電晶體
370A‧‧‧主開關電晶體
370B‧‧‧主開關電晶體
380A‧‧‧寫入恢復電晶體
380B‧‧‧寫入恢復電晶體
380C‧‧‧寫入恢復電晶體
390‧‧‧邏輯
400A‧‧‧分裂電源開關
400B‧‧‧分裂電源開關
400C‧‧‧分裂電源開關
410‧‧‧寫入恢復信號
410A‧‧‧寫入資料信號
410B‧‧‧寫入資料信號
420‧‧‧主開關信號
425‧‧‧寫入致能信號
430‧‧‧主開關信號
430A‧‧‧NOR閘
430B‧‧‧NOR閘
440‧‧‧寫入恢復信號
450A‧‧‧箝位電晶體
450B‧‧‧箝位電晶體
450C‧‧‧箝位電晶體
460‧‧‧弱保持電晶體
470A‧‧‧主開關電晶體
470B‧‧‧主開關電晶體
480A‧‧‧寫入恢復電晶體
480B‧‧‧寫入恢復電晶體
480C‧‧‧寫入恢復電晶體
480D‧‧‧寫入恢復電晶體
490‧‧‧邏輯
495A‧‧‧電晶體
495B‧‧‧電晶體
500‧‧‧分裂電源開關
510A‧‧‧寫入資料信號
510B‧‧‧寫入資料信號
525‧‧‧寫入致能信號
530A‧‧‧NOR閘
530B‧‧‧NOR閘
560A‧‧‧弱保持電晶體
560B‧‧‧弱保持電晶體
570A‧‧‧主開關電晶體
570B‧‧‧主開關電晶體
590‧‧‧邏輯
600‧‧‧分裂電源開關
610A‧‧‧寫入資料信號
610B‧‧‧寫入資料信號
625‧‧‧寫入致能信號
630A‧‧‧NOR閘
630B‧‧‧NOR閘
650‧‧‧箝位電晶體
660A‧‧‧弱保持電晶體
660B‧‧‧弱保持電晶體
660C‧‧‧弱保持電晶體
660D‧‧‧弱保持電晶體
670A‧‧‧主開關電晶體
670B‧‧‧主開關電晶體
690‧‧‧邏輯
700‧‧‧電路
710‧‧‧輸入信號
720‧‧‧延遲元件方塊
730‧‧‧邏輯
740‧‧‧反相器
750‧‧‧NAND閘
760‧‧‧寫入恢復信號
770‧‧‧信號
780‧‧‧信號
800‧‧‧CAM記憶體裝置
810‧‧‧SRAM胞元
820‧‧‧讀取/寫入埠
840‧‧‧資料輸出線
850‧‧‧資料輸出線
860‧‧‧匹配比較器
870‧‧‧輸出埠
880‧‧‧輸入埠
900‧‧‧SRAM胞元
910‧‧‧電晶體
920‧‧‧電晶體
925‧‧‧反相器
930‧‧‧電晶體
940‧‧‧電晶體
945‧‧‧反相器
950‧‧‧讀取埠
952‧‧‧電晶體
954‧‧‧電晶體
956‧‧‧讀取字線
958‧‧‧讀取資料線
960‧‧‧寫入埠
962‧‧‧電晶體
965‧‧‧節點
966‧‧‧寫入字線
968‧‧‧寫入資料線
1000‧‧‧分裂電源開關
1010‧‧‧寫入資料信號
1025‧‧‧寫入致能信號
1030‧‧‧NOR閘
1040‧‧‧NAND閘
1050‧‧‧反相器
1070A‧‧‧主開關電晶體
1070B‧‧‧主開關電晶體
1090‧‧‧邏輯
第1圖描述了依據本發明之一實施例的與一分裂電源開關連接的多個SRAM胞元之一概念方塊圖；第2圖描述了依據本發明之一實施例的用以實施一SRAM胞元的一電路；第3-6圖描述了依據本發明之實施例的用以實施各種分裂電源開關的電路；第7圖描述了依據本發明之一實施例的用以提供一寫入恢復信號給一分裂電源開關的一電路；第8圖描述了依據本發明之一實施例的包括一SRAM胞元的一記憶體裝置之一例子；第9圖描述了依據本發明之一實施例的用以實施一SRAM胞元的另一電路；以及第10圖描述了依據本發明之一實施例的用以實施一分裂電源開關的另一電路。
100‧‧‧記憶體裝置
110‧‧‧SRAM胞元
110-1‧‧‧SRAM胞元
110-2‧‧‧SRAM胞元
110-N‧‧‧SRAM胞元
120‧‧‧參考電壓
125‧‧‧電源供應線
135‧‧‧電源供應線
140‧‧‧分裂電源開關
150‧‧‧控制信號
270‧‧‧位元線
280‧‧‧位元線

Claims (11)

  1. 一種記憶體裝置，其包含：一第一電源供應線；一第二電源供應線；一第一靜態隨機存取記憶體(SRAM)胞元，其包含第一及第二交叉耦接邏輯閘，其中該第一電源供應線與該第一交叉耦接邏輯閘連接，其中該第二電源供應線與該第一交叉耦接邏輯閘連接；以及一分裂電源開關電路，其組配以可變地分裂一所提供之電壓於該第一電源供應線及該第二電源供應線，藉此可變地調整提供至該第一電源供應線之一第一電源位準以維持該SRAM胞元內的一第一邏輯狀態，且可變地調整提供至該第二電源供應線之一第二電源位準以將該第一邏輯狀態寫入該SRAM胞元。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該第二電源供應線與該第二交叉耦接邏輯閘連接。
  3. 如申請專利範圍第1項所述之記憶體裝置，其進一步包含一第二SRAM胞元，該第二SRAM胞元包含第三及第四交叉耦接邏輯閘，其中該第一電源供應線與該第三交叉耦接邏輯閘連接，其中該第二電源供應線與該第三及第四交叉耦接邏輯閘中的一者連接，其中該第一及第二SRAM胞元包含一第一行的SRAM胞元。
  4. 如申請專利範圍第3項所述之記憶體裝置，其進一步包含：一第三SRAM胞元，其包含第五及第六交叉耦接邏輯閘，其中該第一電源供應線與該第五交叉耦接邏輯閘 連接，其中該第二電源供應線與該第五及第六交叉耦接邏輯閘中的一者連接；以及一第四SRAM胞元，其包含第七及第八交叉耦接邏輯閘，其中該第一電源供應線與該第七交叉耦接邏輯閘連接，其中該第二電源供應線與該第七及第八交叉耦接邏輯閘中的一者連接，其中該第三及第四SRAM胞元包含一第二行的SRAM胞元。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中該分裂電源開關電路進一步包含一第二開關，該第二開關適用於選擇性地提供一第三電源位準給該第二電源供應線以維持該SRAM胞元內的一第二邏輯狀態，且選擇性地提供一第四電源位準給該第二電源供應線以將該第二邏輯狀態寫入該SRAM胞元。
  6. 如申請專利範圍第5項所述之記憶體裝置，該分裂電源開關電路進一步包含：連接至該第一電源供應線之一第三開關，其中該第三開關適用於將該第一電源供應線維持於該第二電源位準；及連接至該第二電源供應線之一第四開關，其中該第四開關適用於將該第二電源供應線維持於該第四電源位準。
  7. 如申請專利範圍第5項所述之記憶體裝置，該分裂電源開關電路進一步包含：一第三開關，其與該第一電源供應線及該第二電源供應線連接，其中該第三開關適用於提供介於該第一電 源供應線及該第二電源供應線間之一電流路徑。
  8. 如申請專利範圍第5項所述之記憶體裝置，該分裂電源開關電路進一步包含：與該第一電源供應線及一邏輯信號連接的一第三開關，其中該第三開關適用於響應在一時間期間後之該邏輯信號來選擇性地提供該第一電源位準至該第一電源供應線；與該第二電源供應線及該邏輯信號連接的一第四開關，其中該第四開關適用於響應在一時間期間後之該邏輯信號來選擇性地提供該第一電源位準至該第二電源供應線。
  9. 如申請專利範圍第5項所述之記憶體裝置，該分裂電源開關電路進一步包含與該第一電源供應線、該第二電源供應線及一邏輯信號連接的一第三開關，其中該第三開關適用於響應該邏輯信號選擇性地提供於該第一電源供應線與該第二電源供應線之間的一電流路徑。
  10. 一種記憶體裝置，其包含：一第一電源供應線；一第二電源供應線；一第一靜態隨機存取記憶體(SRAM)胞元，其包含第一及第二交叉耦接邏輯閘，其中該第一電源供應線與該第一交叉耦接邏輯閘連接，其中該第二電源供應線與該第一交叉耦接邏輯閘與該第二交叉耦接邏輯閘之其中之一者連接；以及一分裂電源開關電路，其組配以可變地分裂一所提 供之電壓於該第一電源供應線及該第二電源供應線，藉此可變地調整提供至該第一電源供應線之一第一電源位準以維持該SRAM胞元內的一第一邏輯狀態，且可變地調整提供至該第一電源供應線之一第二電源位準以將該第一邏輯狀態寫入該SRAM胞元；其中該分裂電源開關電路進一步包含一第二開關，該第二開關適用於選擇性地提供一第三電源位準給該第二電源供應線以維持該SRAM胞元內的一第二邏輯狀態，且選擇性地提供一第四電源位準給該第二電源供應線以將該第二邏輯狀態寫入該SRAM胞元：以及其中該分裂電源開關電路進一步包含適用於響應一寫入致能信號及一寫入資料信號之至少其中之一者來控制該第二開關之一邏輯電路。
  11. 一種記憶體裝置，其包含：一第一電源供應線；一第二電源供應線；一第一靜態隨機存取記憶體(SRAM)胞元，其包含第一及第二交叉耦接邏輯閘，其中該第一電源供應線與該第一交叉耦接邏輯閘連接，其中該第二電源供應線與該第一交叉耦接邏輯閘與該第二交叉耦接邏輯閘之其中之一者連接；以及一分裂電源開關電路，其組配以變可地分裂一所提供之電壓於該第一電源供應線及該第二電源供應線，藉此可變地調整提供至該第一電源供應線之一第一電源 位準以維持該SRAM胞元內的一第一邏輯狀態，且可變地調整提供至該第一電源供應線之一第二電源位準以將該第一邏輯狀態寫入該SRAM胞元；其中該分裂電源開關電路進一步包含一第二開關，該第二開關適用於選擇性地提供一第三電源位準給該第二電源供應線以維持該SRAM胞元內的一第二邏輯狀態，且選擇性地提供一第四電源位準給該第二電源供應線以將該第二邏輯狀態寫入該SRAM胞元：以及其中該分裂電源開關電路進一步包含與該第一電源供應線、及該第二電源供應線連接的一第三開關，其中該第三開關適用於維持於該第一電源供應線及該第二電源供應線間之一電壓差。
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