TWI385726B - 半導體結構以及其製造方法 - Google Patents

Description

半導體結構以及其製造方法

本揭示案中所揭示的具體實施例一般係關於電性及半導體技術，且更明確而言係關於一種包括一介電結構之半導體結構。

對於某些應用，例如高頻或射頻(RF)應用，可使用半導體處理技術來形成整合式被動器件或可能需要使用傳導性矽基板(例如，一半導體晶粒)來將諸如電感器及/或電容器之被動器件與諸如電晶體之主動器件整合在一起。然而，當被動器件係在傳導性矽基板上或相對較緊密接近其而形成時，此等被動器件可能具有相對較低的品質因數("Q")。此外，由於此等被動器件與該傳導性矽基板之間的寄生電容耦合，故整合器件之操作頻率可能會減小。導電互連或匯流排可用於電耦合晶粒內及晶粒外的不同器件。操作頻率還可能藉由該等互連與該傳導性矽基板之間的寄生電容耦合而減少。

此外，一半導體基板之區域可能係彼此實體且電性隔離。此外，某些半導體器件(例如功率電晶體)提供相對較高的功率輸出，在某些RF、產業及醫療應用中可能利用此點。功率電晶體設計者不斷地尋求藉由改變一功率電晶體之輸出功率與電流特性來有效率地增加功率輸出的方式。例如，一種功率電晶體可能具有一增加的崩潰電壓以致能該功率電晶體以一相對更高的電壓操作並提供一相對更高的功率輸出。

在某些實例中，為了避免使本揭示案模糊不清，未詳細說明已熟知的方法、程序、組件及電路。以下詳細說明性質上僅為範例性，而不希望限制此檔之揭示案及所揭示具體實施例之使用。而且，不希望隨附申請專利範圍受發明名稱、技術領域、先前技術或發明摘要的限制。

在以下說明及申請專利範圍中，術語"包含"及"包括"以及其衍生詞可用作並希望作為彼此的同義詞。此外，在以下說明及申請專利範圍中，可使用術語"耦合"及"連接"以及其衍生詞。"連接"可用於指示兩個或兩個以上元件彼此直接實體或電接觸。"耦合"可表示兩個或兩個以上元件直接實體或電接觸。然而，"耦合"也可表示兩個或兩個以上元件並不彼此直接接觸，但仍彼此協作或相互作用。例如，"耦合"可表示兩個或兩個以上元件並不彼此接觸，但經由另一元件或中間元件來間接地接合在一起。最後，術語"在…上"、"覆在…上面"及"在…之上"可用於下列說明及申請專利範圍。"在…上"、"覆在…上面"及"在…之上"可用於指示兩個或兩個以上元件彼此直接實體接觸。然而，"在…之上"亦可表示兩個或兩個以上元件並不彼此直接接觸。例如，"在…之上"可表示一個元件在另一個元件上方但並不彼此接觸而可能在該兩個元件之間具有另外的一或多個元件。

圖1係解說一介電平臺("DP")18、作用區域20及21及一 導電材料24之一半導體結構100的一斷面圖。介電平臺18可稱為一介電結構或一介電區域，而作用區域20及21亦可稱為作用區區域、作用區或作用區之部分，因為主動器件或主動器件之部分一般係形成於作用區域20及21中。

半導體結構100之介電平臺18包含複數個介電結構70，例如形成於具有一邊界或頂部表面16之一基板14中的墩或柱70。儘管未顯示，但基板14還具有與頂部表面16平行或大體上平行之一相對邊界或底部表面。在其他具體實施例中，介電結構70可以係伸長的壁且亦可稱為突伸部分、突出部分或隔板。介電結構70可包含二氧化矽而可稱為垂直結構。介電結構70可以係一介電層或區域71之部分。例如，如下所述，在某些具體實施例中，可實行熱氧化以將基板14之一部分轉換為二氧化矽，由此形成包括結構70之二氧化矽層或區域71。除介電區域71外，圖1所示之介電平臺18包括一遮蓋結構78、一密封腔64A及介電層50與52。視需要，介電平臺18包括一終止結構26，其包含一溝渠54、一介電層55及側壁57。終止結構26亦可稱為一介電結構。

具有一底板66之一腔64(圖4、5、6、7及8)從頂部表面16延伸進基板14內。結構60(圖4)從底板66朝頂部表面16(圖4)延伸。腔64還可稱為一空洞、一間隙、一空氣間隙、一開口、一溝渠、一空置區域、一空置空間或類似者。此外，如本文所述，在某些具體實施例中，腔64可受遮蓋、覆蓋、密封或全密封以防止來自可傳播進或受 捕獲於腔64內的非所需顆粒、氣體、或濕氣之任何污染物。在受遮蓋時，該腔係由參考數位64A來識別，且可稱為一密封腔、一密封間隙、一密封空洞、一閉合單元或一閉合的單元空洞。在某些具體實施例中，可抽空密封腔64A至小於大氣壓力的一壓力。換言之，密封腔64A中的壓力係低於大氣壓力。作為一範例，腔64A中的壓力可在從約0.1托至約10托範圍內。密封腔64A內的物質或材料類型並非對所主張標的之一限制。例如，密封腔64A可包含一固體材料或諸如一液體或一氣體之一流體。

遮蓋結構78係形成於介電結構70及腔64(圖8)之上並密封腔64以形成一密封腔64A。舉例而言，遮蓋結構78具有在從約1,000埃("Å")至約4微米("μm")範圍內之一厚度。遮蓋結構78亦稱為一遮蓋層，且可包含(例如)一介電層75A及在介電層75A上之一介電層77。層75A可以係未經摻雜或經摻雜的介電材料。如下面進一步說明，介電層75A可經加熱至一預定溫度以讓層75A流動或軟化來密封、全密封、覆蓋、閉合或封閉腔64(圖8)以形成密封腔64A。換言之，層75A可經加熱為層75A以密封腔64，由此形成密封腔64A。在某些具體實施例中，層75A可以係一經摻雜的玻璃。例如，層75A可以係一經摻雜的矽酸鹽玻璃，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)或硼磷矽酸鹽玻璃(BPSG)。在其他具體實施例中，層75A可以係在沈積期間或之後摻雜之一氧化物。例如，層75A可以係使用諸如電漿增強CVD("PECVD")之一沈積程序來形成之一氧化物，而該氧化物可以係在沈積期間或 之後利用一雜質材料(例如，硼或磷)來摻雜。利用一雜質材料(例如，磷或硼或兩者)摻雜一半導體材料或一介電材料可導致在一給定溫度下針對該材料之一較低黏度。例如，純或未摻雜的氧化物在約1300攝氏度(℃)至約1400℃之溫度範圍內可流動，而利用一6至8個重量百分比(%)的磷摻雜之氧化物在約1000℃可流動。BPSG針對一4至5個重量百分比的硼及一4至5個重量百分比的磷可獲得(例如)約900℃之一相對較低的流動溫度。因此，該雜質材料將回焊特性改變成使得可將經摻雜的介電材料加熱以減小經摻雜的介電材料之黏度以密封該腔。可在真空或接下來會組成在密封腔64A內的環境之其他環境中實行該流動或回焊程序。

儘管已將層75A說明為一經摻雜的介電材料，但本文所說明之方法及裝置在此方面不受限制。在其他具體實施例中，層75A可以係一未經摻雜的介電材料，例如旋塗玻璃(SOG)。

層77可以係一氮化矽("Si 3 N 4")層。應注意，氮化矽層77係可密封或全密封腔64之一可選的保形密封層。換言之，該可選的保形氮化矽層可填充在層75A中的任何開口或裂縫，而一般防止氣體或濕氣傳播進密封腔64A內。

在其他具體實施例中，由於介電結構70的上部部分之間及層50與52之間相對較小的開口，因此遮蓋結構78可進入在腔64上方之一區域，但不填充腔64，此部分係由於在介電結構70的上部部分之間的開口之相對較小尺寸。 在某些具體實施例中，密封腔64A可以係彼此實體隔離之多個腔。因此，若遮蓋結構78或隔離的介電結構70經歷一斷裂或破裂，則可因該多個腔彼此間的實體隔離而在介電平臺18之一有限帶內包含此斷裂或破裂。例如，一閉合單元組態會防止一破裂或斷裂將氣體引入介電平臺18的所有多個腔中。

可在該基板14中形成包含具有一介電層55的一溝渠54之一可選的介電終止結構26。在某些具體實施例中，介電層55可包含二氧化矽。介電終止結構26可以係介電平臺18之部分或可以係與介電平臺18橫向間隔開。在其他具體實施例中，可藉由諸如一氧化物、一氮化物或一未經摻雜的多晶矽之一或多個介電材料(未顯示)來填充溝渠54。終止結構26具有垂直或大體上垂直於基板14的頂部表面16之側壁57。在形成於作用區域20及21中的主動器件之空乏期間，終止結構26可用作用於場線(例如等電位線)之終止。因此，如下面進一步說明，等電位線撞擊於側壁57上。換言之，終止結構26可針對來自在一與終止結構26相鄰形成的作用區域中之一電場的等電位線而提供終止。側壁57可能需要係筆直或大體上筆直而平滑，從而使得該等等電位線係大體上垂直於側壁57以獲得所謂平面崩潰之一條件，在此條件下等電位線以相對於側壁57之一垂直角度或一大體上垂直的角度終止。以一不垂直於側壁57的角度撞擊於側壁57上之等電位線可減小形成於作用區域20、作用區域21或兩者中的主動器件之崩潰電壓。

如下所述，主動器件或主動器件之部分係形成於基板14中或由基板14形成。基板14可包含一半導體材料，而作用區域20及21可以係形成於基板14之半導體材料中。在某些具體實施例中，基板14可包含矽且可稱為一器件層或一作用層。另外，在某些具體實施例中，基板14可包括一或多個磊晶層。基板14可包括一隨後可在其中形成主動器件之作用區域。在某些具體實施例中，半導體材料14可以係形成於包含相同或一不同材料之一基板上。在一範例中，半導體材料14係磊晶生長於一矽基板上的矽。一基板可表示一半導體材料、形成於一半導體材料上之一或多個磊晶層、佈置於一絕緣材料上之一半導體材料或類似者。基板14亦可稱為一半導體基板。可使用傳統互補金氧半導體(CMOS)、雙極或雙極CMOS("BiCMOS")程序在作用區域20及21中形成主動器件。

在某些具體實施例中，介電平臺18之深度或厚度可在從約1μm至約100μm範圍內，而介電平臺18之深度可以係從基板14的頂部表面16至介電平臺18之一下部邊界或表面90測量。在某些具體實施例中，介電平臺18之下部表面90係平行於或大體上平行於基板14之頂部表面16。在某些具體實施例中，介電平臺18之下部表面90係處於在頂部表面16下之一至少約1μm或更大距離處，而介電平臺18之寬度至少約為3μm或更大。在其他具體實施例中，介電平臺18之下部表面90係處於在頂部表面16下之一至少約3μm或更大距離處，而介電平臺18之寬度至少約 為5μm或更大。在一範例中，介電平臺18之厚度可約為10μm而介電平臺18之寬度可約為10μm。在其他具體實施例中，介電平臺18之厚度可能需等於或約等於基板14之厚度，例如該基板晶粒之厚度及介電平臺18之寬度可高達約100μm。可依據針對介電平臺18的應用及使用基板14的所得半導體器件之所需晶粒尺寸而改變介電平臺18之厚度及寬度。例如，與使用介電平臺18來隔離之一應用相比，在使用介電平臺18來形成高Q被動器件之應用中可能需要一相對較厚的介電平臺。

在一或多項具體實施例中，介電平臺18能夠將一或多個電晶體類型與一或多個其他電晶體類型隔離，及/或將基板14之不同區域隔離而包括包圍及/或封閉基板14之一或多個區。例如，在一或多項具體實施例中，介電平臺18可具有一圈或環型形狀，此形狀封閉或至少部分封閉在該圈內之一區或區域以將該圈之內部區域與該圈之外部區域隔離。在此一具體實施例中，作用區域20可以係佈置於藉由介電平臺18形成的圈之內部內，以與在藉由介電平臺18形成的圈之外部佈置之另一作用區域21實體及/或電性隔離。同樣，介電平臺18可包含其他各種形狀及/或形式以提供在基板14的兩個或兩個以上相鄰區域之間的隔離，而所主張標的之範疇在此方面不受限制。

在某些具體實施例中，介電結構70之高度係等於或約等於在基板14的頂部表面16下之介電區域71的部分之高度。例如，若介電區域71之下部表面90係在頂部表面16下約3μm，則介電結構70具有一約3μm或更大的高度。換 言之，若介電區域71之下部表面90與基板14的頂部表面16相距至少約3μm或更大，則介電結構70從介電區域71的下部表面90延伸一至少約1μm或更大之距離。在一範例中，下部表面90從基板14的頂部表面16延伸至一約1μm之距離，而介電結構70具有一約1μm之高度。儘管該等介電結構70係解說為具有約等於介電區域71的深度或厚度之一高度，但此並非對所主張標的之一限制。在其他具體實施例中，一介電結構70之高度可能大於或小於介電區域71之厚度。例如，介電區域71可在頂部表面16下延伸一至少約10μm之距離，而介電結構70可從下部表面90延伸約一7μm之距離。儘管已說明從一單一腔的底板延伸之複數個介電墩，但應注意可在基板14中形成複數個腔。介電壁、介電隔板或類似物可橫向限制該多個溝渠。在其中多個腔係形成於介電平臺18中之具體實施例中，介電平臺18具有一閉合單元組態，其中介電平臺18之腔可以係藉由該等介電壁而彼此實體隔離。因此，若在介電平臺18中存在任何斷裂或破裂，則可能因該閉合單元組態而在一有限區域中包含來自在該等腔中的任何氣體之污染物，因為介電平臺18之多個腔係彼此實體上隔離。

腔64A鄰接介電區域71及層75A。介電材料71與密封腔64A之組合減小介電平臺18之總電容率而使得介電平臺18具有一相對較低的介電常數。換言之，介電材料71與密封腔64A之組合導致介電平臺18具有一相對較低或減小的介電常數。為最小化介電平臺18之介電常數，需要增加 介電平臺18之深度、增加密封腔64A之體積並減小包含於垂直結構60(圖4)中的半導體材料14之量。在某些具體實施例中，可藉由增加密封腔64A之體積來獲得至少約1.5或更低之一介電常數。

與(例如)藉由沒有腔或空洞之一介電平臺提供的介電常數相比，介電平臺18之介電常數係減小。亦可藉由增加垂直結構60(圖4)中的介電材料之體積來減小介電平臺18之介電常數。二氧化矽具有一約3.9的介電常數。據此，不包括空洞而包括二氧化矽之一實心或填滿的介電結構可具有一約3.9的介電常數。如上所述，由於空置空間具有最低介電常數(空置空間之介電常數為1)，因此併入於該介電平臺中的空置空間或空洞空間越多，總介電常數便越低。因此，與增加在垂直結構60(圖4)中的介電材料之體積相比，相對於垂直結構60(圖4)的體積而增加密封腔64A的體積可更有效地減小介電平臺18之介電常數。

此外，與一實心或經填充的介電結構相比，藉由介電平臺18在基板14中感應更小的應力，因為介電平臺18包括不為與基板14的熱膨脹係數不同之熱膨脹係數的實心體所佔據之大體上的體積。由於矽與氧化物之間的熱膨脹係數(GTE)失配，因此在該介電結構及該矽區域之加熱及冷卻期間，包括(例如)一不具有任何腔的氧化物材料之一實心或經填充的介電結構(未顯示)可在一相鄰的矽區域中產生應力。因此，在矽晶格上的應力可在該矽區域中引起缺陷或錯位。該等錯位可在形成於該作用區域中的主動器件中引起不合需要的過多洩漏電流，而因此， 藉由形成諸如具有密封腔64A的介電平臺18之一介電結構可減小或防止在該等相鄰作用區域(例如作用區域20及21)中錯位的形成，因為密封腔64A可提供應力緩解。此外，與其中藉由氧化形成該等實心或大體上的實心區域之一實心或大體上實心的介電結構相比，在介電平臺18之形成中產生較小的應力，因為，例如在矽中，氧化係伴有一2.2倍的體積增加。

在本文所說明之某些具體實施例中，介電平臺18包括佔據超過介電平臺18之總體積之40%的一或多個腔。此可導致從一約3.9的介電常數至一約2.74的有效介電常數之一30%或更大之有效的介電常數減小。在一具體實施例中，介電平臺18包含佔據超過總體積之50%的一或多個腔。此可導致從一約3.9之介電常數至一約2.39之有效介電常數的一約39%之有效介電常數減小。增加介電平臺18中的空氣或空白空間之體積可產生具有一約1.5或更小之介電常數的介電平臺18。因此，在介電平臺18之上形成的被動元件具有對基板14之減小的寄生電容。藉由介電平臺18之減小的有效介電常數及介電平臺18之增加的厚度兩者來減小該寄生基板電容。

此外，可使用介電平臺18來增加使用半導體結構100形成的任何器件之操作頻率。例如，被動元件(例如電感器、電容器或電互連)可以係形成於該等嵌入式介電平臺18之上，並可在此等被動元件與基板14之間具有減小的寄生電容及電感耦合，因為嵌入式介電平臺18具有一相對較低的介電常數或電容率，並因為嵌入式介電平臺18增加 在該等被動元件與該導電基板之間的距離。被動元件亦可稱為被動器件或被動電路元件。減小寄生基板電容可增加使用一介電平臺形成的任何器件之操作頻率。作為一範例，該被動元件可包括導電材料24，其中導電材料24可包含(例如)鋁、銅、摻雜多晶矽、金、鎳或高導磁合金。在各種範例中，該被動元件可以係一電感器、一電容器、一電阻器、一電互連或其一組合，且可以係耦合至形成於該等作用區域20及21中的一或多個主動器件。

因為介電平臺18的至少一部分係形成於該基板之表面之中及之下，所以介電平臺18可稱為一嵌入式介電結構。嵌入式可意味著介電平臺18的至少一部分係在與基板14的頂部表面16共面或大體上共面之一平面(未顯示)下。在某些具體實施例中，在該平面下的介電層18之部分從該平面延伸至在該平面下之一至少約3μm或更大的深度，而在該平面下的介電平臺18之部分具有一至少約5μm或更大之寬度。換言之，在某些具體實施例中，介電平臺18之至少一部分係嵌入基板14中，並從基板14的頂部表面16朝底部表面延伸一至少約3μm或更大之距離，而嵌入該基板14中的介電平臺18之部分具有一至少約3μm或更大之寬度。在某些具體實施例中，介電平臺18之大部分係在基板14之頂部表面16下。在其他具體實施例中，介電平臺18之全部或大體上全部係在基板14之頂部表面16下。

此外，介電平臺18可用於形成相對較高品質的被動器件 例如具有一相對較高品質因數(Q)的電容器及電感器，因為介電平臺18可用於將該等被動器件與該基板隔離且分離。可在與介電平臺18相鄰或鄰接的區域中形成主動器件(例如電晶體或二極體)，並可將此等主動器件耦合至在介電平臺18之一平坦的頂部或上部表面上形成之被動組件，例如螺旋電感器、互連、微帶傳輸線及類似者。藉由增加該等被動元件與矽基板14之間的距離，可實現此等被動元件之較高的Q。

作為一範例，可在作用區域20中形成一場效電晶體("FET")76，並可在作用區域21中形成一FET 89。FET 76可以係一MOSFET且可分別包括一在基板14之一部分中的源極區域81、一在基板14之一部分中的汲極區域80、一在基板14之一部分之上的閘極氧化物86、一在閘極氧化物86之上的閘極88，及一在閘極氧化物86下並在源極區域81與汲極區域80之間形成於基板14之一部分內的通道區域84。FET 89可能係一MOSFET並可分別包括一在基板14之一部分內的源極區域92、一在基板14之一部分內的汲極區域90、一在基板14之一部分之上的閘極氧化物96、一在閘極氧化物96之上的閘極98及一在閘極氧化物96下並在源極區域92與汲極區域90之間形成於基板14之一部分內的通道區域94。可藉由在半導體基板14中形成一經摻雜區域來形成一FET之源極、汲極及通道區域，而因此可將一FET之源極、汲極及通道區域稱為一經摻雜區域。

如上所述，基板14可包含諸如矽之一半導體材料。基板 14可用作形成於作用區域21中之一垂直電晶體之一汲極區域之部分。在此範例中，可在基板14之一上部表面上或與其相鄰形成一源極接點或電極(未顯示)，並可在基板14之一下部表面上或與其相鄰形成一汲極電極(未顯示)。在操作期間，在該垂直電晶體中從該源極電極流動至該汲極電極之電流可大體上垂直於半導體結構100之上部及下部表面。換言之，電流從與半導體結構100之一頂部表面相鄰定位的電極至與半導體結構100的相對底部表面相鄰定位之一汲極電極本質上垂直流經該垂直電晶體。在2005年11月17日申請的名稱為"功率半導體器件及其所用方法"之申請案第10/557,135號之美國專利申請案中說明一垂直電晶體之一範例，該案主張對國際申請日期為2005年1月6日而國際公告日期為2005年7月28日之名稱為"功率半導體器件及其所用方法"之專利合作條約("PCT")國際申請案第PCT/US2005/000205號之優先權，此等兩個專利申請案之全部內容係以引用的方式併入於此。

由於介電平臺18可針對來自在與介電平臺18相鄰之一作用區內之一電場的等電位線而提供邊緣終止，因此可藉由在與介電平臺18相鄰之一作用區內形成一垂直電晶體來獲得具有相對較高崩潰電壓且因此具有相對較高輸出功率之功率電晶體。由於藉由介電平臺18提供之邊緣終止可減小該等等電位線之曲率，因此可獲得較高崩潰電壓。一般應明白，該等等位線之曲率會導致更低的崩潰電壓。為了最大化崩潰電壓，該等等位元線係平行或大 體上平行於基板14之一頂部表面16，故此等等位線係較平在面而具有極小或不具有曲率。

若需要相對較高的崩潰電壓，則接觸該作用區域的介電平臺18之橫向側壁係形成為相對於基板14之頂部表面16而垂直或大體上垂直以允許該等等電位線大體上垂直終止於介電平臺18的橫向側壁處之一介電材料。若介電平臺18之橫向側壁係相對於基板14的頂部表面16成角度，則此可能不按需要減小該等等位元線之曲率，而因此，可包括介電終止結構26(其包括溝渠54、氧化物層55及介電側壁57)以提供一垂直或大體上垂直的介電側壁結構來提供邊緣終止。

應注意，包括介電終止結構26係可選的。在其中需要高電壓及/或高功率且介電平臺18之橫向邊界不包括大體上垂直於基板14的頂部表面16之一側壁之應用中可能需要終止結構26。例如，參考圖1，介電區域71之橫向側壁73係成角度或錐形，而不垂直於基板14之頂部表面16。因此，可包括終止結構26以提供垂直於或大體上垂直於頂部表面16而不平行於或大體上不平行於介電區域71的橫向邊界之一介電側壁57。

介電終止結構26可與作用區域20及21相鄰、鄰接及/或包圍作用區域20及21，以提供邊緣終止來終止在作用區域20及21中的等電位線，此可導致針對形成於該等作用區域中的主動器件之相對較高的崩潰電壓。

同樣，在其中省略終止結構26之具體實施例中，介電平 臺18可與作用區域20及21相鄰、鄰接及/或包圍作用區域20及21，且在此等具體實施例中可提供邊緣終止以終止在該等作用區域中之等電位線，此可導致針對某些類型的主動器件(例如，形成於該等作用區域中的垂直電晶體)之相對較高的崩潰電壓。此外，若介電平臺18包圍一或多個作用區域，則介電平臺18還可用於提供電隔離。例如，介電平臺18可用於將作用區域彼此電隔離，從而還可能導致在形成於該等隔離作用區域內之任何主動器件之間的電隔離。

儘管僅將單一主動器件說明為形成於作用區域20及21中，但是本文中說明的方法及裝置在此方面不受限制。在某些具體實施例中，可在作用區域20及21中形成複數個主動器件。另外，主動器件之類型不限於係FET。可在作用區域20及21中形成的其他類型器件包括雙極接面電晶體、接面場效電晶體、絕緣閘極雙極接面電晶體、二極體、半導體閘流管、被動器件或類似者。

圖2係在一開始製造階段的一半導體結構之一斷面圖。圖2所示者為基板14，其可用作用於製造半導體結構100(圖1)之一基板。基板14可包含一半導體材料，例如矽，且可由該應用決定而經摻雜或未經摻雜，但本文所說明之方法及裝置在此方面不受限制。基板14可具有在從約100μm至約1,000μm範圍內之一厚度。然而，在某些具體實施例中可透過隨後的薄化程序來減小基板14之厚度。

一介電材料層50係形成於基板14上。層50可包含(例如)二氧化矽(SiO 2)且具有在從約100Å至約5,000Å範圍 內之一厚度。可使用沈積技術或熱生長技術(例如矽的熱氧化)來形成介電層50。

可在介電層50上形成一介電材料層52。層52可包含(例如)氮化矽(SiO 2)且可具有在從約100Å至約10,000Å範圍內之一厚度。在某些具體實施例中，介電層52具有比介電層50的厚度大約兩倍("2X")之一厚度。介電層52可以係使用低壓化學汽壓沈積("LPCVD")來形成。

介電層52可能可在對結構100之處理期間用作一蝕刻停止、一保護層及/或一遮罩層。氧化物層50係介於矽基板14與氮化矽層52之間以防止可因在基板14上直接形成氮化矽層52而導致的損害。將介電層52形成為氮化矽而將介電層50形成為二氧化矽之一優點係該氮化矽在後續氧化步驟期間用作一氧化阻障。

介電層52或介電層50與介電層52之一組合可用作一硬遮罩，並可稱為一遮罩層。可在層52之上形成一光阻層(未顯示)以用作一遮罩來圖案化層50及52與基板14。由於作為用於蝕刻基板14的部分之矽蝕刻之部分還蝕刻在介電層52之上的光阻，因此介電層52或介電層50與介電層52之一組合可用作一硬遮罩來防止在腔64(圖4)之形成期間對基板14的上部表面之非所需蝕刻。在某些具體實施例中，層50及52係視需要作為遮罩層，如同在替代性具體實施例中，可令該光阻層相對較厚以使其不會在該蝕刻程序期間完全腐蝕，而因此可將該光阻用作一遮罩層而非使用層50及52。

現參考圖3，在氮化矽層52上形成一光阻層。該光阻層經圖案化而形成具有開口58(曝露氮化矽層52的部分)之一遮罩結構56。

圖4係在一較晚製造階段中的圖3之結構之一斷面側視圖。圖5係依據一或多個具體實施例的圖4之結構之一俯視圖，而圖4係沿圖5之斷面線4-4所取之一斷面圖。參考圖4及5，藉由(例如)蝕刻來移除氮化矽層52之曝露部分以及在氮化矽層52之該等曝露部分下的二氧化矽層50與基板14之部分，以形成具有側壁62之複數個結構60。換言之，該蝕刻形成具有一底板66之腔64，一結構60自該底板66延伸。結構60從底板66延伸至頂部表面16。結構60可以係墩、柱或壁，且亦稱為隔板、突伸部分、突出部分或垂直結構。儘管結構60係說明並顯示為墩，但本文所說明之方法及裝置在此方面不受限制。儘管未顯示，但如上面所提到，在其他具體實施例中，墩60可以係隔板或壁，例如伸長的壁。腔64亦係稱為一開口、空洞或溝渠。

在某些具體實施例中，可使用至少一蝕刻操作以移除層50與52及基板14之部分來形成腔64。在其他具體實施例中，可使用兩個或三個蝕刻操作來形成腔64。例如，可使用一蝕刻操作來移除層50之部分、層52及基板14。作為另一範例，可使用三個蝕刻操作來移除層52之部分、層50及基板14。

可使用一濕式化學蝕刻或一乾式蝕刻程序(例如一反應離子蝕刻(RIE))來蝕刻二氧化矽層52。可使用一濕式化學 蝕刻或一乾式蝕刻程序(例如一反應離子蝕刻(RIE))來蝕刻二氧化矽層50。接下來可使用一蝕刻程序，例如反應離子蝕刻(RIE)，來移除基板14之一部分。

在某些具體實施例中，蝕刻化學係選擇以使得該等側壁62形成不垂直於頂部表面16之一角度。例如，結構60之側壁62可以係錐形而使得結構60之上部部分比結構60之下部部分更寬。換言之，在結構60的上部部分處介於結構60之間的間隔或距離大體上不同於在結構60的下部部分處介於結構60之間的距離。在某些具體實施例中，介於結構60的上部部分之間的距離大體上較小或小於介於結構60的下部部分之間的距離。圖4中，介於結構60的上部部分之間的距離係標記為D1而介於結構60的下部部分之間的距離係標記為D2。作為一範例，介於結構60的下部部分之間的距離可至少約為介於結構60的上部部分之間的距離之百分之一百零五(105%)或更大。因此，若該距離D1約為1μm，則該距離D2約為1.05μm或更大。在另一範例中，介於結構60的下部部分之間的距離至少約為介於結構60的上部部分之間的距離之百分之一百五十(150%)或更大。換言之，介於結構60的下部部分之間的距離約大於介於結構60的上部部分之間的距離之百分之一百五十(150%)。因此，在此範例中，若該距離D1約為1μm，則該距離D2約為1.5μm或更大。相對於該距離D1增加該距離D2將進一步增加在介電平臺18中的空置空間之面積，而因此將進一步減小介電平臺18之有效介電常數。

腔64之深度可能需大於腔64之寬度。因此，在某些具體實施例中，腔64之深度可比腔64之寬度至少大兩倍("2X")。或者，腔64之深度可比腔64之寬度至少大十倍("10X")。例如，若腔64之寬度約為1μm或更小，則腔64之深度可約為10μm或更大。

如上所述，在某些具體實施例中，蝕刻化學係選擇成使得該等側壁62形成不垂直於頂部表面16之一角度。在某些具體實施例中，具有非垂直側壁之溝渠係使用離子反應蝕刻("RIE")來形成。使用RIE，可形成高縱橫比(該結構的深度與欲蝕刻的腔之寬度之比率)結構60。在一範例中，使用一系列交替的鈍化及蝕刻步驟，其包含一塗布所有已曝露表面之鈍化步驟及一優先移除在特定區域中的鈍化而接下來係對該等已曝露部分之一後續蝕刻的蝕刻步驟。重複該等鈍化/蝕刻循環以形成一高縱橫比結構。作為一範例，可實行對基板14之一初始蝕刻以在基板14中形成一或多個溝渠，而接下來該鈍化步驟可包括使用沿該等溝渠的側壁及底部形成該鈍化層之一沈積程序來形成包含一聚合物(未顯示)之一鈍化層。該蝕刻步驟可包括優先移除在該等溝渠的底部及下部部分處之該鈍化層的部分之一乾式蝕刻。在其他具體實施例中，在該程序期間改變蝕刻程序參數之一或多者以獲得一特定的側壁輪廓。可改變的程序參數之範例包括壓力、蝕刻循環時間、鈍化形成迴圈時間、用於鈍化的先驅物量、用於蝕刻的先驅物量及功率。

如下面參考圖6之說明，實行熱氧化以將結構60的一部分 、全部或大體上全部矽轉換為二氧化矽以形成二氧化矽結構70(圖6)。因此，該距離D1係選擇以使得在該熱氧化後二氧化矽結構70(圖6)的上部部分係彼此分離而並不彼此接觸。在某些具體實施例中，該距離D1係在從約0.5μm至約2μm範圍內，而該距離D2係比該距離D1大至少約5%。矽結構60的上部部分之寬度係標記為W1而在某些具體實施例中約為1.5μm或更小。應注意，該寬度W1越寬，則其氧化矽結構60之耗時將越長。該尺寸W1可稱為一直徑，此係由結構60的形狀決定之一直徑。在某些具體實施例中，在如參考圖6所說明而實行該熱氧化程序以將一部分、全部或大體上全部矽墩60從矽轉換為二氧化矽後，介於二氧化矽結構70(圖6)的上部部分之間的距離約為1μm或更小，而介於二氧化矽結構70(圖6)的下部部分之間的距離約為1.5μm或更大。另外，二氧化矽結構70的下部部分之寬度大體上小於二氧化矽結構70的上部部分之寬度。例如，二氧化矽結構70的上部部分之寬度係比二氧化矽結構70的下部部分之寬度大至少約兩倍("2X")。換言之，在某些具體實施例中二氧化矽結構70的上部部分之寬度比二氧化矽結構70的下部部分之寬度大超過約兩倍("2X")。例如，若二氧化矽結構70的上部部分之寬度約為1.5μm，則二氧化矽結構70的下部部分之寬度約為0.75μm或更小。在某些具體實施例中，二氧化矽結構70的上部部分之寬度約為二氧化矽結構70的下部部分之寬度的四倍("4X")，但本文所說明之方法及裝置在此方面不受限制。可明白，減小在二氧化矽結構70的下部部分處之寬度將進一步增加在介電平臺18中的空 置空間量，此將產生具有一相對較低有效介電常數之一介電平臺。

在移除層52的部分、層50及基板14後剝離或移除遮罩結構56(圖3)。該氧化還將基板14之曝露部分(其係腔64及結構60之側壁)轉換為二氧化矽。

儘管圖5解說一方形腔64，但此並非對所主張標的之一限制。腔64可具有包括一多邊形、一圓形或類似形狀之其他形狀。在其他具體實施例中，介電平臺18可以係形成為包圍基板14之一部分。因此，腔64可以係圍繞基板14之一部分而形成。可需要此舉以使用介電平臺18將基板14之一部分與基板14之另一部分隔離。

圖6係在一較晚製造階段中之一半導體結構100的一斷面圖。實行一熱氧化程序以便將結構100之曝露的矽轉換為二氧化矽，由此形成包括具有側壁72的二氧化矽結構70之一二氧化矽層或區域71。特定言之，矽結構60(圖4)之矽可以係部分地，或者在圖6所示之具體實施例中完全地，轉換為二氧化矽以形成二氧化矽結構70。換言之，在某些具體實施例中結構60的側壁62(圖4)之間的矽可以係大體上轉換為二氧化矽。此外，如圖6所示，在該熱氧化程序期間，腔64之底部，即底板66(圖4)亦係轉換為二氧化矽以形成區域71之下部部分。由於矽的介電常數大於二氧化矽之介電常數，因此減小結構70中的矽量將減小介電平臺18之有效介電常數。

在熱氧化期間由約一單位的矽形成約2.2單位的二氧化矽 。換言之，可由約一埃的矽形成約2.2埃的熱氧化物。因此，在參考圖6所示之熱氧化程序期間二氧化矽之形成具有減小在熱氧化程序期間結構60(圖4及5)之間的間隔之效果。因此，所得二氧化矽結構70之間的間隔小於矽結構60之間的間隔(圖4及5)。

可明白，可藉由熱氧化程序及結構60(圖4及5)之初始形狀來促進對腔64之後續遮蓋，其中結構60之上部部分與結構60之下部部分相比係彼此間隔得較近。特定言之，結構60(圖4及5)的上部部分之間的間隔係減小為將促進使用(例如)一非保形介電材料來遮蓋或密封腔64之一距離。此外，所得介電平臺18之有效介電常數係因結構60(圖4及5)之初始形狀而減小，因為結構60之形狀允許增加在介電平臺18中的空置空間量。換言之，結構60之形狀允許減小在介電平臺18中的矽或二氧化矽材料量。

儘管在該熱氧化程序期間消耗結構60之所有矽後二氧化矽結構70的二氧化矽厚度或量係有限，但該熱氧化程序可持續更長時間以增加在介電平臺18的橫向與下部邊界處的二氧化矽之厚度。換言之，該氧化程序可持續更長時間以增加在腔64的底部及沿腔64的橫向周邊之二氧化矽的量。

圖7係在一較晚製造階段中的半導體結構100之一斷面圖。在實行該氧化程序後，可使用微影蝕刻及蝕刻程序來圖案化氮化矽層52、二氧化矽層50及半導體材料14。微影蝕刻程序或操作涉及遮罩之使用並有時可稱為遮罩操作或動作。該微影蝕刻及蝕刻可包括：在圖6所解說之製 造階段中將一輻射敏感材料(例如光阻(未顯示))之一層形成於結構100之上，接著使用(例如)紫外線輻射曝光該光阻以形成一遮罩，而接著使用一各向異性蝕刻程序(例如一反應性離子蝕刻("RIE"))來蝕刻層52、層50及半導體材料14之部分，以形成包圍介電平臺18之一溝渠54。溝渠54還可稱為一腔、一開口、一空洞、一間隙、一空置區域、一空置空間或類似者。

在形成溝渠54後，剝離或移除用於形成溝渠54之在結構100之上的光阻遮罩(未顯示)。接下來，沿溝渠54之側壁形成一介電層55。介電層55與溝渠54形成一介電終止結構26，如上所述。在某些具體實施例中，介電層55係一氧化物層，例如二氧化矽，其具有在從約50Å至約5,000Å範圍內之一厚度。可使用沈積技術或熱生長技術(例如矽的熱氧化)來形成氧化物層55。

若使用一熱氧化程序來形成氧化物層55，則結構100之其他部分亦可受該氧化之影響。例如，可作為此熱氧化步驟之部分而增加在腔64的底部及沿腔64的橫向周邊之二氧化矽的量。另外，在替代具體實施例中，結構60可在參考圖6所說明之初始熱氧化期間受到部分氧化而使得結構60包含矽與二氧化矽，而接著可使用用於形成氧化物層55之後續熱氧化程序將結構60中的部分或全部剩餘矽進一步轉換為二氧化矽。因此，可藉由改變用於形成該二氧化矽結構70及氧化物層55的兩個熱氧化程序之時序來控制沿腔64的橫向周邊及在結構70中氧化物層55之厚度及在腔64的底部之二氧化矽的量。

現參考圖8，一材料75係形成於介電結構70之上。材料75可稱為一密封層、密封材料、遮蓋層或遮蓋材料。在某些具體實施例中，遮蓋材料75係一經摻雜的介電材料，例如一經摻雜的玻璃或一經摻雜的氧化物。用於遮罩材料75之合適的摻雜或雜質材料包括砷化硼、磷或銦。可在該介電材料之沈積期間或之後添加該雜質材料。如上所述，該雜質材料可改變經摻雜的介電材料之流動或回焊特性。

在某些具體實施例中，遮蓋材料75可以係磷矽酸鹽玻璃("PSG")、硼矽酸鹽玻璃("BSG")或硼磷矽酸鹽玻璃("BPSG")。用於形成遮蓋材料75之技術可包括化學汽相沈積("CVD")、電漿增強CVD("PECVD")、減壓CVD、噴濺、蒸發、大氣壓力化學汽相沈積("APCVD")、次大氣壓CVD("SACVD")或旋塗沈積。在某些具體實施例中，經摻雜的介電材料75係具有在從約4%至約8%範圍內之一磷濃度的PSG。在其他具體實施例中，層75可以係在沈積期間或之後摻雜之一氧化物。例如，層75可以係使用諸如電漿增強CVD("PECVD")之一沈積程序來形成之一氧化物，而該氧化物可以係在沈積期間或之後利用一雜質材料或摻雜物(例如，硼或磷)來摻雜。利用一雜質材料(例如，磷或硼或兩者)摻雜一材料可導致在一給定溫度下針對該材料之一較低黏度。儘管已將材料75說明為一經摻雜的介電材料，但本文所說明之方法及裝置在此方面不受限制。在其他具體實施例中，材料75可以係一未經摻雜的介電材料，例如旋塗玻璃(SOG)。在其他具體實施例中 ，遮蓋材料75可以係能夠回焊之任何材料，包括但不限於聚合材料。

圖8之具體實施例將經摻雜的介電遮蓋材料75顯示為在介電結構70之上及與介電結構70相鄰的層52之部分之上形成之離散或個別的蕈形遮罩結構。但是，所主張之標的在此方面不受限制。例如，儘管未顯示，但經摻雜的介電遮蓋材料75可形成一連續結構，該連續結構將介電結構70的上部部分彼此連接並將其連接至與介電結構70相鄰的層52之部分。此外，儘管未顯示，但經摻雜介電材料75之部分可以係在介電材料75之形成期間沿層50及52之曝露的側壁形成及/或可以係沿腔64之底部表面或下部邊界形成。但是，在某些具體實施例中，可能需要限制或最小化形成於腔64中的材料75之量。

現在參考圖9，使遮蓋材料75流動或回焊以形成一密封腔64A及回焊層75A。介電材料71之至少一部分係介於基板14的至少一部分與經摻雜介電材料75的至少一部分之間。

在某些具體實施例中，可藉由使用熱能讓遮蓋材料75流動或軟化來驅使遮蓋材料75流動以密封腔64。例如，可藉由將遮蓋材料75加熱至一夠高而足以驅使其軟化及流動之溫度來讓遮蓋材料75流動。換言之，可將材料75(圖8)加熱至一夠高而足以驅使其回焊之溫度。在某些具體實施例中，當遮蓋材料75係一介電材料時，遮蓋材料75可在介於約攝氏950度(℃)至約1,200℃範圍內之溫度流動。在某些具體實施例中，遮蓋材料75在低於約1,100℃ 之溫度下流動。可在真空或之後在密封腔64A內形成的環境之其他環境中實行該流動或回焊程序。如上所述，可在真空下形成密封腔64A。

此外，在某些具體實施例中，可藉由將結構100放置於一爐內來實行該回焊程序，而該環境可具有一濕潤蒸汽或具有某類包含氣體(例如氮或氧或氧與氮之一混合物)之摻雜物。可用作該回焊程序之部分的其他技術包括雷射輔助型回焊或峰值退火。

遮蓋材料75亦可因其回焊屬性而稱為一可流動材料。在遮蓋材料75已回焊後，亦可將其稱為一回焊層75A。應注意，在其中遮蓋材料75係一連續結構之該些具體實施例中，回焊可輔助讓該遮蓋材料平滑以使得層75A之上部表面係平面或大體上係平面。

再次參考圖1，可使用(例如)一化學機械平坦化("CMP")技術來平坦化層75A。應注意，平坦化層75A係一可選步驟。可在二氧化矽層75A之上形成一可選的密封層77(例如氮化矽("Si 3 N 4"))以全密封腔64。換言之，該可選的保形氮化矽層77可防止擴散穿過及/或填充在層75A中的任何開口或裂縫，而一般防止氣體或濕氣透過層75A傳播進腔64A或溝渠54內。氮化矽層77可以係使用一低壓化學汽相沈積("LPCVD")技術來形成而可具有在從約100Å至約1,000Å範圍內之一厚度。在一具體實施例中，氮化矽層77之厚度約為500Å。作為該LPCVD程序之部分，可在密封腔64A中形成一部分真空。在其他具體實施例中，密封層76可以係LPCVD低溫氧化物(LTO)、LPCVD 高溫氧化物(HTO)、LPCVD TEOS或LPCVD PSG。若使用可選的密封層77，則由於CMP可完全移除相對較薄的密封層77而在形成可選的密封層77之前實行CMP。介電層77之形成係可選的，而在其中不形成介電層77之該些具體實施例中，層75A用作遮蓋結構78。

在某些具體實施例中，可抽空密封腔64A至小於大氣壓力的一壓力。換言之，在經密封腔64A內的壓力係低於大氣壓力。作為一範例，在密封腔64A內的壓力可在約0.1托至約10托範圍內。腔64A內的物質或材料類型並非對所主張標的之一限制。例如，密封腔64A可包含固體物或諸如一液體或一氣體之一流體。

儘管參考圖4至9來說明一單一的受遮蓋或密封腔64A，但本文所說明之方法及裝置在此方面不受限制。在其他具體實施例中，以一形成多個隔離腔之方式蝕刻基板14。因此，若層75A經歷一斷裂或破裂，則可因該多個腔彼此間的實體隔離而在一有限區域中包含來自密封腔64A內的任何氣體之污染物。與介電結構70及密封腔64A組合之遮蓋結構78形成圖1所示之介電平臺("DP")18。回過來參考圖1，在形成遮蓋結構78後移除在作用區域20及21中的遮蓋結構78、氮化矽層52及二氧化矽層50之部分。可在與介電平臺18相鄰的基板14之部分中或由該等部分形成主動與被動半導體器件。此外，可在介電平臺18上形成主動或被動電路元件或其部分。舉例而言，在介電平臺18上形成一被動電路元件24。在某些具體實施例中，若在形成主動或被動器件之前形成遮蓋結構78之 層75A，則隨後用於形成該等主動或被動器件之熱步驟可以係在低於其中層75A將流動的溫度之溫度進行。換言之，可在低於用於讓層75A流動之一溫度下形成後續元件或器件(例如主動或被動器件)。例如，可向層75A添加足夠數量的摻雜物，以使得層75A在一(例如)約1075℃至約1100℃之溫度流動，而接著可在此範例中在低於1075℃實行後續處理，在此範例中，可在形成層75A後並在低於1075℃之溫度形成FET 76及89。

此外，可控制在一氧化物內的摻雜物濃度之空間變化以在流動後裁剪該氧化物之輪廓。由於重度摻雜的氧化物更易受大氣污染物(例如濕氣)之影響，因此可在一氧化結束之前停止該(等)摻雜物以留下一未經摻雜的氧化物殼。

儘管介電平臺18係描述為具有一或多個腔64A，但本文所說明之方法及裝置在此方面不受限制。例如，在替代具體實施例中，可藉由一材料(例如，包含一氧化物、一氮化物或矽之一材料)來填充腔64A(前提係需要如此)，以形成無任何腔之一實心或經填充的介電平臺(未顯示)。由於用於填充腔64A之材料與一腔、溝渠、開口或空洞相比會具有一較高介電常數，因而此一實心經填充的介電平臺與一空氣間隙介電平臺(例如介電平臺18)相比會具有一相對較高的介電常數。可用於填充或回填腔64A之材料之範例可包括氮化矽、多晶矽或使用(例如)一熱壁四正矽酸乙酯("TEOS")程序形成之一氧化物材料。

據此，已揭示各種結構及方法以提供相對較厚的嵌入式 介電平臺，其可以係能夠支撐在該介電平臺之上的一或多個被動器件之一介電支撐結構。在各種具體實施例中，所揭示的介電平臺可提供電隔離，減小寄生基板電容，允許形成具有相對一較高Q的被動器件，以及致能任何使用或結合包括該介電平臺之一結構所形成的器件之相對更高操作頻率或相對更高崩潰電壓。此外，與其他技術及結構相比，所揭示的介電平臺及用於製造該介電平臺的方法可減小可能會給予與該介電平臺相鄰之區域的熱應力。

儘管已在本文中揭示特定具體實施例，但是不希望所主張標的受限於所揭示的具體實施例。可進行修改及變化而不脫離所主張標的之精神。希望所主張標的涵蓋在所附申請專利範圍之範疇內的所有此類修改及變更。

14‧‧‧基板

16‧‧‧基板14的邊界或頂部表面

18‧‧‧介電平臺("DP")

20‧‧‧作用區域

21‧‧‧作用區域

24‧‧‧導電材料/被動電路元件

26‧‧‧終止結構

50‧‧‧介電材料層/氧化物層

52‧‧‧介電材料層/氮化矽層

54‧‧‧溝渠

55‧‧‧介電層/氧化物層

56‧‧‧遮罩結構

57‧‧‧側壁

58‧‧‧開口

60‧‧‧垂直結構/矽墩

62‧‧‧結構60的側壁

64‧‧‧腔

64A‧‧‧密封腔

66‧‧‧底板

70‧‧‧介電結構/墩或柱/二氧化矽結構

71‧‧‧介電區域/二氧化矽層或區域

72‧‧‧側壁

73‧‧‧橫向側壁

75‧‧‧遮蓋材料

75A‧‧‧介電層/二氧化矽層

76‧‧‧場效電晶體("FET")/密封層

77‧‧‧介電層/可選的密封層

78‧‧‧遮蓋結構

80‧‧‧汲極區域

81‧‧‧源極區域

84‧‧‧通道區域

86‧‧‧閘極氧化物

88‧‧‧閘極

89‧‧‧FET

90‧‧‧介電平臺18之一下部邊界或表面

92‧‧‧源極區域

94‧‧‧通道區域

96‧‧‧閘極氧化物

98‧‧‧閘極

100‧‧‧半導體結構

圖1係依據一或多個具體實施例之一半導體結構之一斷面圖；圖2係在一較早製造階段中的圖1之半導體結構之一斷面圖；圖3係在一較晚製造階段中的圖2之半導體結構之一斷面圖；圖4係在一較晚製造階段中的圖3之半導體結構之一斷面圖；圖5係圖4之半導體晶粒之一俯視圖；圖6係在一較晚製造階段中的圖4之半導體結構之一斷面圖； 圖7係在一較晚製造階段中的圖6之半導體結構之一斷面圖；圖8係在一較晚製造階段中的圖7之半導體結構之一斷面圖；圖9係在一較晚製造階段中的圖8之半導體結構之一斷面圖。

為了簡化解說並方便理解，各圖中的元件不必係按比例繪製，除非明確地如此陳述。另外，在認為適當時，在圖中重複參考數字以指示對應及/或類似的元件。

14‧‧‧基板

16‧‧‧基板14的邊界或頂部表面

18‧‧‧介電平臺("DP")

20‧‧‧作用區域

21‧‧‧作用區域

24‧‧‧導電材料/被動電路元件

26‧‧‧終止結構

50‧‧‧介電材料層/氧化物層

52‧‧‧介電材料層/氮化矽層

54‧‧‧溝渠

55‧‧‧介電層/氧化物層

57‧‧‧側壁

64A‧‧‧密封腔

70‧‧‧介電結構/墩或柱/二氧化矽結構

71‧‧‧通道區域

72‧‧‧側壁

73‧‧‧橫向側壁

75A‧‧‧介電層/二氧化矽層

76‧‧‧場效電晶體("FET")/密封層

77‧‧‧介電層/可選的密封層

78‧‧‧遮蓋結構

80‧‧‧汲極區域

81‧‧‧源極區域

84‧‧‧通道區域

86‧‧‧閘極氧化物

88‧‧‧閘極

89‧‧‧FET

90‧‧‧介電平臺18之一下部邊界或表面

92‧‧‧源極區域

94‧‧‧介電區域/二氧化矽層或區域

96‧‧‧閘極氧化物

98‧‧‧閘極

100‧‧‧半導體結構

Claims (54)

1. 一種半導體結構，其包含：一第一介電材料及一第一空洞，其係在一基板之一表面下；以及一經摻雜的介電材料，其在該第一介電材料之上、該第一空洞之上，其中該第一介電材料之至少一部分係介於該基板的至少一部分與該經摻雜介電材料的至少一部分之間。
2. 如請求項1之半導體結構，其中該基板係一半導體基板。
3. 如請求項1之半導體結構，其中該第一空洞鄰接該第一介電材料並鄰接該經摻雜的介電材料。
4. 如請求項1之半導體結構，其進一步包含在該基板的該表面下並與該第一空洞隔離之一第二空洞，其中該第一空洞鄰接該經摻雜的介電材料而該第二空洞鄰接該經摻雜的介電材料。
5. 如請求項1之半導體結構，其中該經摻雜的介電材料係在該基板之該表面上方。
6. 如請求項1之半導體結構，其進一步包含在該經摻雜的介電材料之上及在該基板的該表面之上的一導電材料。
7. 如請求項6之半導體結構，其中該導電材料包含鋁、銅、經摻雜的多晶矽、金、鎳、或者高導磁合金、或該等之組合，而其中該基板包含矽。
8. 如請求項6之半導體結構，其進一步包含一主動器件，其中在該基板中與該第一介電材料相鄰形成該主動器件之一部分。
9. 如請求項8之半導體結構，其中該主動器件係具有一閘極、一閘極氧化物、一源極區域、一汲極區域及一通道區域 之一場效電晶體(FET)，而該主動器件之該部分係該FET之該源極區域、該通道區域或該汲極區域。
10. 如請求項8之半導體結構，其進一步包含一被動器件，其中該被動器件包含該導電層，而其中該導電層係耦合至該主動器件。
11. 如請求項10之半導體結構，其中該被動器件係一電感器、一電容器、或一互連、或該等之組合。
12. 如請求項1之半導體結構，其進一步包含在該經摻雜介電材料之上的一第二介電材料。
13. 如請求項12之半導體結構，其中該第二介電材料包含氮化矽。
14. 如請求項1之半導體結構，其中該經摻雜介電材料係一矽酸鹽玻璃。
15. 如請求項14之半導體結構，其中該矽酸鹽玻璃包含硼或磷或該等之組合。
16. 如請求項1之半導體結構，其中該經摻雜介電材料係磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、或硼磷矽酸鹽玻璃(BPSG)、或該等之組合。
17. 如請求項1之半導體結構，其中該經摻雜介電材料包含一氧化物。
18. 如請求項17之半導體結構，其中該氧化物係利用一雜質材料摻雜。
19. 如請求項18之半導體結構，其中該雜質材料係硼或磷或該等之組合。
20. 如請求項1之半導體結構，其中該經摻雜介電材料密封該第一空洞。
21. 如請求項1之半導體結構，其中該經摻雜介電材料覆蓋該第一空洞。
22. 如請求項1之半導體結構，其中該經摻雜介電材料遮蓋該第一空洞。
23. 一種半導體製造方法，其包含：形成一第一介電材料及一腔於一半導體基板上；在該第一介電材料之上及在該半導體基板之一表面上方形成一第二介電材料；以及加熱該第二介電材料以密封該腔。
24. 如請求項23之半導體製造方法，其中該第二介電材料係一經摻雜介電材料。
25. 如請求項23之半導體製造方法，其中該第二介電材料包含一矽酸鹽玻璃或一氧化物。
26. 如請求項23之半導體製造方法，其中該第一介電材料及該第二介電材料之一者係磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、或硼磷矽酸鹽玻璃(BPSG)、或一經摻雜氧化物、或該等之組合。
27. 如請求項23之半導體製造方法，其中該介電材料係一旋塗玻璃(SOG)或一聚合材料或該等之組合。
28. 如請求項23之半導體製造方法，其中形成該第二介電材料包含在該第一介電材料之上及在該半導體基板之該表面上方沈積一氧化物材料，並在該氧化物之該沈積期間利用一雜質材料摻雜該氧化物，其中該雜質材料係磷或硼或該等之組合。
29. 如請求項23之半導體製造方法，其中該加熱包含加熱該第二介電材料以使該第二介電材料流動以密封該腔。
30. 如請求項23之半導體製造方法，其中該加熱包含在氧、氮 或濕潤蒸汽或該等之組合之一環境中加熱該第二介電材料，以使該第二介電材料回焊以密封覆蓋該腔。
31. 如請求項23之半導體製造方法，其中該加熱包含加熱該第二介電材料以使該第二介電材料軟化以密封該腔。
32. 如請求項23之半導體製造方法，其中該加熱包含加熱該第二介電材料以降低該第二介電材料之一黏度以密封該腔。
33. 如請求項23之半導體製造方法，其中該加熱包含加熱該第二介電材料以全密封該腔。
34. 如請求項23之半導體製造方法，其進一步包含在該第二介電材料之上形成一第三介電材料以全密封該腔。
35. 如請求項33之半導體製造方法，其中該第一介電材料包含二氧化矽，該第二介電材料係一經摻雜的介電材料，而該第三介電材料包含氮化矽。
36. 如請求項23之半導體製造方法，其中該腔鄰接該第一介電材料，且進一步包含在對該第二介電材料之該加熱之後形成一主動器件，其中該主動器件之一部分係在該半導體基板中。
37. 如請求項35之半導體製造方法，其中一主動器件之一部分係在該半導體基板中之一經摻雜區域。
38. 如請求項23之半導體製造方法，其進一步包含在該第二介電材料之上形成一導電材料。
39. 如請求項23之半導體製造方法，其中該加熱包含將該第二介電材料加熱至至少一第一溫度或更大，以使該第二介電材料流動以密封該腔。
40. 如請求項39之半導體製造方法，其進一步包含形成一主動器件，其中該主動器件之至少一部分係在該半導體基板中 ，而其中該主動器件之該部分係在對該第二介電材料之該加熱之後形成，而其中形成該主動器件包含將該半導體基板加熱至一第二溫度或更低，其中該第二溫度係小於該第一溫度。
41. 如請求項23之半導體製造方法，其中該半導體基板包含矽；其中該腔之該形成包含移除該半導體基板之一部分以在該半導體基板之該表面下形成該腔；其中該第一介電材料之該形成包含氧化該半導體基板之一部分以形成該第一介電材料；其中該第一介電材料鄰接該腔；以及其中該半導體基板包含矽而該第一介電材料包含二氧化矽。
42. 一種半導體製造方法，其包括：在一半導體基板之一表面下形成一介電區域及一溝渠；以及在該介電區域之上、在該半導體基板之該表面上方及在該溝渠之上形成一經摻雜介電材料。
43. 如請求項42之半導體製造方法，其中該經摻雜介電材料包含一矽酸鹽玻璃或一氧化物。
44. 如請求項42之半導體製造方法，其中該經摻雜介電材料係磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、或硼磷矽酸鹽玻璃(BPSG)、或一經摻雜氧化物、或該等之組合。
45. 如請求項42之半導體製造方法，其進一步包含在該半導體基板中與該介電區域相鄰形成一電晶體之一部分，其中該電晶體之該部分之該形成發生於該介電區域及該溝渠之該形成之後。
46. 如請求項42之半導體製造方法，其進一步包含形成一介電結構，其中該介電結構係介於該介電區域與一電晶體之一部分之間，而其中形成該介電結構包含在該半導體基板中 形成一第二溝渠，並實行一熱氧化程序以沿該溝渠之一側壁形成一第一介電材料。
47. 一種半導體製造方法，其包含：移除一半導體材料之一部分以形成具有一下部邊界之一腔及一從該下部邊界朝該半導體材料之一表面延伸的突伸部分，其中該腔之該下部邊界係在該半導體基板之該表面下；改變該腔之該下部邊界；以及在該突伸部分之上形成一經摻雜介電材料。
48. 如請求項47之半導體製造方法，其中該下部邊界係在該半導體材料之該表面下至少約一微米或更大。
49. 如請求項47之半導體製造方法，其中該突伸部分鄰接該腔且包含一介電材料。
50. 如請求項47之半導體製造方法，其中該突伸部分係一墩、一柱、一隔板或一壁或該等之組合。
51. 如請求項47之半導體製造方法，其中該半導體材料包含矽，而其中改變該腔之該下部邊界包含實行一熱氧化，以將沿該腔之該下部邊界的該矽之一部分轉換為二氧化矽。
52. 如請求項47之半導體製造方法，其進一步包含加熱該經摻雜介電材料，以使該經摻雜介電材料流動而密封該腔。
53. 如請求項47之半導體製造方法，其中該腔鄰接該經摻雜介電材料且進一步包含：在該經摻雜介電材料之上形成一第一介電材料；在該第一介電材料之上形成一導電材料；以及在該半導體材料中與該腔間隔開或與其相鄰形成一經摻雜區域，其中該經摻雜區域之該形成發生於該腔之該形成之後。
54. 如請求項47之半導體製造方法，其中該移除包含移除該半導體材料之該部分，以形成從該下部邊界延伸至該半導體 材料的該表面之該突伸部分。