TWI419295B - 半導體結構以及其製造方法 - Google Patents
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Description
本揭示案中所揭示的具體實施例一般係關於電性及半導體技術，且更明確而言係關於一種包括介電結構之半導體結構。
本申請案主張2007年10月26申請之美國臨時申請案第60/983,064號之權利。該申請案第60/983,064號全部內容係以引用方式併入本文內。
對於一些應用，諸如數位、類比、射頻(RF)或混合信號電路，可形成導電接線或匯流排之網路來提供信號或功率之分佈用於晶粒內的常見使用。在一範例中，該等導電接線提供功率之分佈至橫跨晶粒的該等電路或電晶體。然而，該等接線可能因為其相對較小斷面面積而具有相對較高的電阻。高電阻接線在接線自身內引起功率損失，從而產生非所需的熱並降低整體效率。此外，電阻損失導致接線電壓隨著距電壓源之距離增加而降低。因而電路或電晶體操作可能因為橫跨晶粒的一電源供應電壓變動而受到危及。
此外，導電接線可用以提供橫跨晶粒常用的電路信號之分佈。在一範例中，此類接線可提供時脈信號之分佈。除了以上關於較高電阻所論述之該等問題外，當在一導電基板或其他導電元件上或相對緊密地近接其來形成時，寄生電容耦接可能會橫跨晶粒而引起一操作頻率降低或一操作頻率變動，從而再次劣化效能。此類寄生電容耦接還可能出現於接線之間或接線與裝置之間。
此外，一半導體基板之區可能彼此實體且電性隔離。例如，混合信號電路可能包括類比與數位電路組件兩者以及可選電源組件。該等子組件之每一者可能要求其自己的信號及功率在獨立接線上的隔離分佈。當此類信號及/或功率線彼此或與其他導電組件或橫跨彼此而形成緊密近接時，相互作用可能出現於其間，從而導致操作頻率降低及/或危及電路效能，例如由於串擾，其中來自一接線之一信號係耦接至來自另一接線之信號內。
在以下說明及申請專利範圍中，術語"包含"及"包括"以及其衍生詞可用作並希望作為彼此的同義詞。此外，在以下說明及申請專利範圍中，可使用術語"耦接"及"連接"以及其衍生詞。"連接"可用以指示兩或多個元件彼此直接實體或電接觸。"耦接"可意指兩或多個元件直接實體或電接觸。然而，"耦接"也可意指兩或多個元件並不彼此直接接觸，但仍彼此協作或相互作用。例如，"耦接"可意指兩或多個元件並不彼此接觸，但經由另一元件或中間元件來間接地結合在一起。最後，術語"在…上"、"覆在…上方"及"在…之上"可用於下列說明及申請專利範圍。"在…上"、"覆在…上方"及"在…之上"可用以指示兩或多個元件彼此直接實體接觸。然而，"在…之上"亦可意指兩或多個元件並不彼此直接接觸。例如，"在…之上"可意指一個元件在另一個元件上方但並不彼此接觸而可能在該兩個元件之間具有另一元件或多個元件。
圖1顯示一半導體結構100之一平面圖，該半導體結構包含一介電結構104；及主動區，其包含一類比電源供應區111、一類比電路區112、一數位電源供應區114、一數位電路區116、用於類比電源的一接線120、用於數位電源的一接線122；用於接地的一接線124、一信號接線126；及一被動元件區118。介電結構104可稱為一介電結構、一介電材料、一介電平台或一介電區。介電結構104可能至少部分地形成於基板110之表面105(圖2)下方並因而還可稱為一嵌入式介電結構。介電結構104可能主要由一或多個相對較低介電常數材料所組成，例如二氧化矽。此外，在一些具體實施例中，介電結構104可能包括一或多個空隙或空氣間隙。由於空置空間具有最低介電常數(空置空間之介電常數為1)，故併入於介電結構104內的空置空間或空隙空間越多，介電結構104之整體或有效介電常數便越低。
接地接線124可能包含一主接線124與兩個分支130及132。分支130與132還可稱為分接頭或局部分接頭。如稍後所論述，分支130及132可將主接線124耦接至一主動區或一被動區，此處例如分支130耦接至類比電路區112而分支132耦接至數位電路區116。
主動區111、112、114、116可能由基板110之一部分所組成。在一些具體實施例中，基板110可能稱為一裝置層或一主動層。此外，在一些具體實施例中，基板110可能包括一或多個磊晶層或接合層。基板110之一部分可能用作一主動區域，其中可隨後形成主動裝置(諸如電晶體或二極體)或主動裝置之部分。可使用傳統MOS(金氧半導體)、互補金氧半導體(CMOS)、雙極或雙極-CMOS(BiCMOS)製程在主動區111、112、114、116中形成主動裝置。該等主動區還可稱為電路區段、子區段、子電路、主動區域或主動區域區或主動區域部分。
被動裝置可使用傳統半導體處理來形成於介電結構104之上的被動區118內。被動裝置之範例可能包括電容器、電感器及電阻器或接線。
基板110可能包含一半導體材料(諸如矽)並可根據應用來進行摻雜或不摻雜。
圖2顯示沿圖1之剖面線2-2所截取的圖1之半導體結構100之一斷面圖。圖2解說介電結構104、接地接線124、數位電源供應接線122及數位電源電路區114。如下文將進一步論述，介電結構104之至少一部分可在導電材料122與基板110之間。介電結構104之至少一部分可在導電材料124與基板110之間。在其他具體實施例中，介電結構104之至少一部分可在導電材料122及124之至少一部分與基板110之至少一部分之間。
本文中所揭示且在圖1及2中之一範例中所示之半導體結構提供降低接線電阻、增加操作頻率及在主動及被動裝置及/或區與其他導電元件(例如接線與一導電基板)之間的降低耦接或串擾。
接線電阻可由關係R(電阻)=ρL/A來決定，其中ρ係材料之電阻率，L係接線之長度而A係接線之斷面面積。應清楚，對於一給定材料及接線長度，增加斷面面積將會導致一對應接線電阻降低。然而，在傳統電路中，增加接線之寬度來減少其電阻係不合需要的，因為此消耗更多晶粒上的區域，降低組件密度並增加晶片之成本。增加接線之厚度會增加表面佈局，從而引起增加後續處理步驟之困難、更低的良率及更高的成本。
傳統接線係形成於半導體基板之表面或近表面區上。晶粒大小約束將典型接線之斷面尺寸限制為大約0.5微米×0.5微米至大約1.0微米×4.0微米之範圍，斷面面積在大約0.25平方微米至大約4.0平方微米之範圍內。
參考圖2，接線122及124利用在基板110之表面105下方的垂直尺寸來形成接線，其可具有大於該等迄今使用者的一斷面面積並因而可能具有一相對較低的電阻。代表性接線122及124可能具有在大約0.5微米至大約5微米之範圍內的一寬度與在大約1.0微米至大約30微米之範圍內的一深度。在一範例中，接線122及124可能具有大約3微米的一寬度與大約10微米的一深度。在此範例中，該斷面面積為大約30平方微米，其係比傳統接線之斷面面積大大約30/4或大約7.5X的一因數並因而具有比傳統接線之斷面面積小大約7.5X的一電阻。此可大大降低在此接線中的功率損失，導致更少的非所需熱產生與更高的效率。
高頻操作受導電基板110與其他導電元件(諸如主動元件、被動元件及接線)之間的電容耦接限制。而且，在主動及/或被動裝置之間、或在接線之間、或在該等元件之每一者之一或多者之間的電容耦接會引起串擾，其中在一元件內的信號之一部分係耦接至一第二元件，從而劣化效能。
增加元件之間的一介電材料之厚度可減少電容耦接與串擾。被動元件與接線一般係形成一層間介電質(ILD)層上以分離導電接線與下方導電元件。一ILD之典型厚度在大約0.7微米至大約1.0微米之範圍內。控制串擾程度的在傳統元件之間的間隔一般係在大約0.5微米至大約1微米之範圍內。增加該間隔以減少寄生電容耦接與串擾導致晶粒大小之一非所需增加與大幅增加的晶片成本。增加該ILD層之厚度大幅增加處理複雜度，減少良率並引起增加的晶片成本。
再次，參考圖2，接線122與124可部分或完全嵌入於介電結構104內。在接線122及124底下的介電結構104可能具有在大約0.5微米至大約50微米之範圍內的一厚度。相鄰接線122及124的介電結構104可能具有在大約1.0微米至大約12微米之範圍內的一寬度。與傳統接線相比，在其他接線之間或在一接線與其他導電元件(例如其他電路或基板110)之間的間隔係增大在大約3至大約20之範圍內的一因數。此大幅降低至其他導電元件之寄生電容耦接，從而導致更高的頻率操作、改良的隔離及降低的串擾。
在被動元件與基板或其他導電元件之間的電容耦接還可能導致降低的效能。在一具體實施例中，形成於被動區118(圖1)內的被動元件可能與該基板分離介電結構104之厚度。例如，被動組件(諸如電感器、電容器或電性接線)可形成於嵌入式介電結構104之上並可能具有在該等被動組件與基板110之間的降低寄生電容耦接，由於嵌入式介電結構104具有一相對較低的介電常數或電容率並由於嵌入式介電結構104增加該等被動組件與導電基板110之間的距離。在一範例中，介電結構104之厚度可能在大約2.0微米至大約30微米之範圍內。
在一範例中，被動區118可能包含形成被動組件的一或多個導電材料，例如鋁、銅、金、鎳、高導磁合金或形成於介電結構104之上的摻雜多晶矽。在各種範例中，被動組件可能係一電感器、一電容器、一電阻器或一電性接線並可耦接至形成於主動區111、112、114及/或116內的一或多個主動裝置。
此外，介電結構104可用以形成相對較高品質的被動裝置，諸如具有一相對較高品質因數(Q)的電容器及電感器，由於介電結構104可用以隔離並分離該等被動裝置與導電基板110。諸如電晶體或二極體之主動裝置可形成於相鄰或鄰接介電結構104的區內，且該等主動裝置可耦接至被動組件並運用其，諸如形成於介電結構104之一平坦上表面上的螺旋電感器、接線、微帶傳輸線等。分離該等被動組件與基板110允許為該等被動組件實現更高的Q。
如所將論述，圖1及2中所說明的該等結構可在製作該等主動裝置之前或之後製作。換言之，一些具體實施例能夠耐受主動裝置製作中所要求的相對較高溫度操作。在一些具體實施例中，可在介電結構104內製作多位準接線。在其他具體實施例中，可環繞該導電接線之一部分形成一空氣間隙，以進一步降低寄生電容耦接。
再次參考圖1，圖1顯示完全由介電結構104所環繞的主動區域111、112、114及116。在此情況下，介電結構104還可用以在半導體結構100中提供電性隔離。例如，介電結構104可提供在主動區111、112、114及116之間的電性隔離。儘管圖1中的介電結構104係顯示為環繞所有主動區域，但此並非所主張標的內容之一限制。在其他具體實施例中，介電結構104之一或多個區可環繞該等主動或被動區域區之零或一或多者及/或介電結構104之一或多個區可相鄰或鄰接一或多個主動或被動區之一部分而形成。儘管在圖1中解說矩形形狀主動、被動及電源供應區與一矩形形狀介電結構104，但此並非所主張標的內容之一限制。在其他具體實施例中，介電結構104與主動區、被動區及電源供應區可能具有任一任意形狀。此外，圖1中所示之範例無意於在不同區之數目及類型方面有所限制且可在其他具體實施例中使用任一數目的不同區。
參考圖1及2，接線120、122、124、126、130及132係以矩形斷面顯示，然而此並非所主張標的內容之一限制且接線120、122、124、126、130及132可具有任一任意斷面形狀，例如圓形或方形。再次參考圖1及2，接線120、122、124、126、130及132係以直線顯示，然而此並非所主張標的內容之一限制且接線120、122、124、126、130及132可以任一任意形狀來形成。
如上所主張，介電結構104可能主要由一或多個低介電常數材料所組成，例如二氧化矽。二氧化矽(SiO2
)具有大約3.9的一介電常數。據此，不包括任何空隙(諸如介電結構104)且包括二氧化矽的一實心或填充介電結構可能具有大約3.9的一介電常數。在本文中所說明的一些具體實施例中，介電結構104可能包括佔據介電結構104之總體積之一部分的空隙。此可能導致與空隙空間與介電材料之比成比例的一有效介電常數降低。
依據一或多個具體實施例，圖3顯示半導體結構200之一平面圖。圖4顯示沿圖3之剖面線4-4所截取的圖3之半導體結構200之一斷面圖。先參考圖3，半導體結構200可能包含介電結構104、主動區20及21、導電匯流排線1212、接點460及465、接線1350及基板110。導電匯流排線1212可稱為匯流排線、埋入匯流排線、接線或埋入接線。在圖3中，介電結構104與導電匯流排線1212係使用虛線來引用，指示其在可見表面下方。如在圖3及4中所見，接點460耦接FET 101之汲極區112至接線1350並耦接FET 102之汲極122至接線1350而接點465耦接接線1350至匯流排線1212。
現在參考圖4，一場效電晶體("FET")101可形成於主動區20內而一FET 102可形成於主動區21內。FET 101可能係一MOSFET並可能包括在基板110之一部分內的一源極區111、在基板110之一部分內的一汲極區112、在基板110之一部分之上的一閘極氧化物114、在閘極氧化物114之上的一閘極116、在閘極氧化物114之下並在摻雜區111與112之間形成於基板110之一部分內的一通道區118。FET 102可能係一MOSFET並可能包括在基板110之一部分內的一源極區120、在基板110之一部分內的一汲極區122、在基板110之一部分之上的一閘極氧化物124、在閘極氧化物124之上的一閘極126、在閘極氧化物124之下並在摻雜區120與122之間形成於基板110之一部分內的一通道區128。儘管在每一主動區內顯示一個FET，但此並非所主張標的內容之一限制且每一主動區可能包含一個以上的電晶體、二極體或其他主動裝置。
儘管接線1350之寬度係顯示為全部相同，但此並非所主張標的內容之一限制。在其他範例中，接線1350可能係不同寬度與深度。類似地，儘管匯流排線1212係顯示為全部具有相同寬度與深度，但此並非所主張標的內容之一限制且匯流排線1212可能具有不同的寬度與深度。
在圖3中的介電結構104係顯示為分離主動區20及21。在其他具體實施例中，介電結構104可部分或全部封閉一或多個主動區。
儘管僅將一單一主動裝置顯示為形成於基板110之每一主動區20及21內，但本文中所說明的該等方法及設備在此方面不受限制。在一些具體實施例中，可在基板110之主動區20及21內形成複數個主動裝置。
基板110可能用作形成於主動區21內的一垂直電晶體(未顯示)之一汲極區之部分。在此範例中，可在一基板110之一上表面上或相鄰其形成一源極接點或電極(未顯示)並可在基板110之一下表面上或相鄰其形成一汲極電極(未顯示)。在操作期間，在該垂直電晶體中從該源極電極至該汲極電極的電流流動可能大體上垂直於半導體基板110之上及下表面。換言之，電流從相鄰半導體結構200之一頂部表面定位的電極基本上垂直地流過該垂直電晶體至相鄰半導體結構200之相對底部表面定位的一汲極電極。一垂直電晶體之一範例係說明於2005年11月17日申請之美國(US)專利申請案序號10/557,135中，標題為"POWER SEMICONDUCTOR DEVICE AND METHOD THEREFOR(功率半導體裝置及其方法)"，此申請案主張專利合作條約(PCT)國際申請案第PCT/US2005/000205號，標題為"POWER SEMICONDUCTOR DEVICE AND METHOD THEREFOR(功率半導體裝置及其方法)"之優先權，其國際申請日期為2005年1月6日且國際公告日期為2005年7月28日，該等專利申請案兩者之內容全部均以引用的方式併入本文內。
圖5至13解說用於製造圖3及4之半導體結構200之至少一具體實施例。在此範例中，該接線結構係在主動裝置製作之前製作。參考圖5，圖5顯示在一早期製作階段圖4之半導體結構200之一斷面圖。在圖5中所解說之階段，介電層510係形成於基板110之上而介電層512係形成於介電層510之上。在一範例中，介電層510可能係二氧化矽而介電層512可能係氮化矽。介電層510可能包含(例如)二氧化矽並具有在大約50埃()至大約5,000之範圍內變化的一厚度。介電層510可使用沈積技術或熱生長技術(例如矽之熱氧化)來形成。介電層512可能包含(例如)氮化矽(Si3
N4
)並具有在大約100至大約2,000之範圍內變化的一厚度。介電層512可使用沈積技術(例如氮化矽之低壓化學汽相沈積(LPVCD))來形成。
在一替代性具體實施例中，可僅形成介電材料510(未顯示)。介電層510可能包含(例如)二氧化矽並具有在大約1,000至大約20,000之範圍內變化的一厚度。
在形成介電層512之後，可使用光微影術及蝕刻製程來圖案化介電層512與介電層510以形成開口514及516與遮罩或覆蓋區域520、521、522及523。遮罩區域520、521、522及523包括層510及512之部分。遮罩區域520係在兩個開口514之間，遮罩區域521係在一開口514與一開口516之間，遮罩區域522係在兩個開口516之間，而遮罩區域523係界定將成為介電結構104者之周邊(圖4)。遮罩區域520、521、522及523一起形成一遮罩結構513而開口514及516曝露基板110之部分。光微影術製程或作業涉及遮罩之使用並有時可稱為遮罩作業或動作。該光微影術及蝕刻可包括在介電層512之上形成一輻射敏感材料(例如光阻(未顯示))之一層，接著使用(例如)紫外線(UV)輻射來曝露該光阻並顯影該光阻以形成一遮罩，並接著蝕刻介電層512及510之多個部分以形成開口514及516。
開口514及516可使用至少一蝕刻作業來形成。在一些具體實施例中，兩或多個蝕刻作業可用以形成開口514及516。在一些具體實施例中，可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如一反應性離子蝕刻(RIE))來蝕刻氮化矽層512。可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如反應性離子蝕刻(RIE))來蝕刻二氧化矽層510。
開口514及516與遮罩區域510、521及522之寬度或直徑決定接線1212(圖4)之寬度與間隔。在一範例中，開口514與遮罩區域520、521及522每一者具有等於在接線1212(圖4)之間所需間隔之大約1/3的一寬度或直徑，而開口516之寬度或直徑具有等於大約接線1212之所需寬度之和且為開口514之寬度或直徑的兩倍之一寬度。儘管圖4中的接線1212之寬度或直徑可能全部相同，但此並非所主張標的內容之一限制。在其他具體實施例中，半導體結構可能包含具有不同寬度或直徑的接線。
在一範例中，開口514及遮罩區域520、521及522可能每一者均在大約1.0微米至大約3微米之範圍內而開口516可能在大約3.0微米至大約10微米之範圍內。儘管在圖5所示的任兩個開口(514及/或516)之間的間隔可能大體上相同，但此並非所主張標的內容之一限制。在開口514之間的間隔與開口514之大小不必相同或大體上相同。此外，儘管開口514及516可顯示為矩形，但此並非所主張標的內容之一限制。開口514及516可能具有任一形狀並可以一週期或非週期配置來形成。遮罩區域523之寬度係取決於電路佈局。在一範例中，遮罩區域523之寬度可能在大約3.0微米至大約1000微米之範圍內。在另一範例中，遮罩區域523之寬度可能在大約5.0微米至大約10微米之範圍內。
介電層512或介電層510與介電層512之一組合可用作一硬遮罩，並可稱為一遮罩層。由於在介電質512之上的光阻(未顯示)可在下一蝕刻步驟期間視需要地留在適當位置內，但其還可作為用以蝕刻介電層512之部分、介電層510之部分及基板110之部分的蝕刻步驟之部分來加以蝕刻。介電層512或介電層510與介電層512之一組合可用作一硬遮罩以防止在開口514及516之形成與開口514及516所曝露之基板110之一部分之後續移除期間非所需地蝕刻基板110之上表面。在替代性具體實施例中，該光阻層可製得相對較厚，使得在該蝕刻製程期間不將其完全侵蝕。據此，介電材料510或介電材料510及512之組合的厚度必須足夠大使得在下一蝕刻步驟期間不將其完全移除。
現參考圖6，圖6顯示在一稍後製造階段圖5之半導體結構200。在形成開口514及516(圖5)之後，可使用遮罩513或一濕式化學或乾式蝕刻(例如反應性離子蝕刻(RIE))來移除基板110之部分以在基板110內形成腔614及616。在一範例中，可使用一各向異性RIE蝕刻來形成腔614及616。腔614及616可稱為空隙、開放空隙、腔、開放腔、細孔、開口或溝渠。在一具體實施例中，腔614及616可具有至少二(2)的一縱橫比(深度與寬度之比)。在另一範例中，該縱橫比可能為至少十(10)。對於一給定寬度，一更大縱橫比將會導致一更大接線斷面面積以及因而降低的接線電阻。腔614及616之形成可形成在兩個腔614之間的一垂直結構620、在腔614與616之間的一垂直結構621與在兩個腔616之間的一垂直結構622。垂直結構620、621及622可由基板110之一部分所組成。
雖然在圖6中的該等側壁690及695係顯示為垂直或大體上垂直於基板110之表面105，但還可利用其他側壁輪廓且特定側壁輪廓並非所主張標的內容之一限制。在一具體實施例中，可使用一蝕刻步驟來形成腔614及616，但本文所說明之該等方法及設備在此方面不受限制。
圖7顯示在一稍後製造階段圖6之半導體結構200。現參考圖7，介電材料104係形成於腔614及616(圖6)之該等曝露表面上。在一範例中，介電材料104係二氧化矽並由熱氧化來形成。在此範例中，可執行熱氧化以將腔614及616之曝露矽之一部分、全部或大體上全部轉換成二氧化矽以形成二氧化矽材料104。
如上所論述，垂直結構620、621及622之寬度可能在一些具體實施例中在大約3.0微米或更小之範圍內。在其中垂直結構620、621及622包含矽的範例中，矽結構620、621及622之寬度越厚，全面氧化矽結構620、621及622所耗費之時間便越長。圖7顯示一範例，其中在矽結構620、621及622內的所有矽均已完全轉換成二氧化矽。不過，此並非所主張標的內容之一限制且在其他具體實施例中，可僅將矽結構620、621及/或622內矽的一部分轉換成二氧化矽。在一範例中，腔712可能具有在大約1.0微米至大約3.0微米之範圍內的一寬度。
在此範例中，可完全氧化在遮罩區域520(圖5)、521(圖5)及522(圖5)底下的矽且遮罩區域520(圖5)、521(圖5)及522(圖5)與開口514(圖5)之尺寸可大體上相等，使得透過該氧化製程來排除腔614(圖6)，僅留下氧化物104與腔712。可能因為在氧化矽時矽所經歷之2.2X體積膨脹而排除腔614。與氧化之前的腔616(圖6)之寬度相比，此體積膨脹還可能導致腔712之寬度之一降低。在此具體實施例中，介電材料104形成以上參考圖4所論述之介電結構104並據此介電材料104可在後續圖示中稱為介電結構104。如上所論述，在其他具體實施例中，介電結構104可能包括空隙及/或一個以上的介電材料。
儘管圖7中的腔712之寬度均全部相同，但此並非所主張標的內容之一限制。在其他具體實施例中，腔712可能具有不同寬度。此氧化製程之結果係在介電結構104內形成腔712。可最終使用一導電材料來填充或部分填充腔712以形成接線1212(圖4)。
在一範例中，腔712之深度可在大約2微米至大約40微米之範圍內。在另一範例中，腔712之深度可在大約4微米至大約20微米之範圍內。在一範例中，在腔712之間的間隔可在大約0.2微米至大約2微米之範圍內。
儘管腔712係顯示為矩形，但此並非所主張標的內容之一限制且腔712可能具有任一形狀並可以一週期或非週期配置來形成。在圖7所示之範例中，可完全氧化在遮罩區域520(圖5)、521(圖5)及522(圖5)底下的所有矽110，僅留下氧化物而不留下任何矽。在其他具體實施例中，可僅部分氧化在遮罩區域520(圖5)、521(圖5)及522(圖5)底下的矽110，留下一些矽材料嵌入於氧化物104內。
由於矽之介電常數係大於二氧化矽之介電常數，但在矽結構620(圖6)、621(圖6)及/或622(圖6)內所保留之矽之數量可降低介電結構104之有效介電常數。
圖8顯示在一稍後製造階段圖7之半導體結構200。如上所論述，在此範例中，可在裝置製作之後形成該接線結構。現參考圖8，可使用一犧牲材料812來填充腔712。在一範例中，犧牲材料812可能包含多晶矽並可使用低壓化學汽相沈積(LPCVD)來形成。在形成犧牲材料812之後，可移除過多犧牲材料812，僅在腔712(圖7)內留下犧牲材料812，一表面與基板110之表面105共面或大體上共面。過多犧牲材料812可使用濕式化學蝕刻、乾式(RIE)蝕刻、化學機械研磨(CMP)或該等製程之一組合來加以移除。用於犧牲材料812的其他適當材料包括氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、使用四乙基正矽酸鹽(TEOS)所形成的一氧化物等。
現參考圖9，圖9顯示在一稍後製造階段圖8之半導體結構200。在該製程之此階段，可視需要地移除介電層510及512。參考圖9中所示的範例，已移除介電層510及512。可作為移除過多犧牲材料812之製程之部分或在一或多個分離步驟中移除介電層510及512。
在視需要地移除介電層510及512之後，可在犧牲材料812及介電結構104之上形成保護結構920用於在後續處理期間的保護。保護結構920可能包含一或多個層。在圖9中所示的具體實施例中，保護結構920係由層910及912所組成。
在圖9中所解說之階段，介電層910可形成於犧牲材料812、介電結構104及基板110之一部分之上，而介電層912可形成於介電層910之上。在一範例中，介電層910可能係二氧化矽而介電層912可能係氮化矽。介電層910可能包含(例如)二氧化矽並具有在大約50至大約5,000之範圍內變化的一厚度。介電層910可使用沈積技術(諸如低壓化學汽相沈積(LPVCD))來形成。介電層912可能包含(例如)氮化矽(Si3
N4
)並具有在大約100至大約2,000之範圍內變化的一厚度。介電層912可使用沈積技術(例如氮化矽之低壓化學汽相沈積(LPVCD))來形成。
在形成保護結構920之後，可使用傳統技術在基板110之部分內形成主動裝置。圖10顯示在一稍後製造階段圖9之半導體結構200。如圖10中所見，FET 101可形成於主動區20內而FET 102可形成於主動區21內。在形成主動裝置之後，主動裝置保護層1010可形成於主動區20及21與保護結構920之上。主動保護層1010可能包含介電材料，諸如二氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、使用四乙基正矽酸鹽(TEOS)所形成的一氧化物等。在一範例中，主動裝置保護層1010可能包含藉由電漿增強CVD(PECVD)沈積所形成的二氧化矽。在一範例中，主動裝置保護層1010之厚度可能在大約0.2微米至大約5微米之範圍內變化。雖然圖10中所示之主動裝置保護層1010係由一層所組成，但此並非所主張標的內容之一限制且主動裝置保護層1010可由一個以上的層所組成。
圖11顯示在一稍後製造階段圖10之半導體結構200。在形成主動保護層1010之後，可使用光微影術及蝕刻製程來圖案化主動保護層1010、介電層912及介電層910以形成開口1120以曝露犧牲材料812(圖10)。開口1120可使用至少一蝕刻操作來形成。在一些具體實施例中，可使用兩個蝕刻或更多蝕刻操作來形成開口1120。在一些具體實施例中，可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如一反應性離子蝕刻(RIE))來蝕刻主動保護層1010。可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如反應性離子蝕刻(RIE))來蝕刻氮化矽層912。可使用一濕式化學蝕刻或一乾式蝕刻製程(例如反應性離子蝕刻(RIE))來蝕刻二氧化矽層910。
開口1120之寬度可能在大約0.5微米至大約3微米之範圍內。在一範例中，開口1120可能在大約1.0微米至大約2微米之範圍內。儘管圖11中所示之開口1120之寬度係大體上相同，但此並非所主張標的內容之一限制。開口1120之寬度不一定相同或大體上相同。此外，儘管開口1120係顯示為矩形，但此並非所主張標的內容之一限制。開口1120可能具有任一形狀並可以一週期或非週期配置來形成。
在形成開口1120之後，可透過開口1120來移除犧牲材料812(圖10)。在一具體實施例中，可使用一蝕刻步驟來移除犧牲材料812(圖10)，但本文所說明之該等方法及設備在此方面不受限制。在另一具體實施例中，可在與用於移除介電層910之一部分相同的蝕刻步驟中移除犧牲材料812(圖10)以形成開口1120。在一範例中，可使用一汽相蝕刻、一濕式化學蝕刻或一乾式蝕刻(例如反應性離子蝕刻(RIE))來移除犧牲材料812(圖10)。移除犧牲材料812(圖10)留下具有側壁1190之腔1112，如圖11中所示。雖然側壁1190係顯示為垂直或大體上垂直於基板110之表面105，但此並非所主張標的內容之一限制且側壁1190可與表面105成任一任意角度。
圖12顯示在一稍後製造階段圖11之半導體結構200。在犧牲材料812(圖10)之移除以及腔1112(圖11)之所得形成之後，可使用一導電材料來填充腔1112(圖11)以形成匯流排線1212。匯流排線1212可藉由先使用一導電材料來填充腔1112(圖11)，隨後視需要地移除過多導電材料來加以形成。在一範例中，可能需要沈積的導電材料之數量係足以部分或全部填充腔1112(圖11)之數量。匯流排線1212之頂部表面可在基板110之表面105下方至與層1010之表面共面或大體上共面之範圍內變化。在圖12所示之範例中，匯流排線1212之頂部表面可在基板110之表面105上方以及在層1010之表面下方。
匯流排線1212可使用沈積製程(諸如蒸發、濺鍍或化學汽相沈積(CVD))來形成。匯流排線1212還可使用電鍍或電極電鍍來形成。在一範例中，匯流排線1212可能包含循序沈積的一個以上材料；例如匯流排線1212可能包含鈦/氮化鈦/鎢的三層。該Ti層可用作一黏著層並可在大約100至大約500厚的範圍內。該TiN層可用作一阻障層並可在大約200至大約1000厚的範圍內。接著可沈積最後鎢層以部分或全部填充或過量填充腔1112(圖11)。此處所給出之材料及尺寸係針對一或多個具體實施例且並非所主張標的內容之一限制。可使用其他尺寸。
圖13顯示在一稍後製造階段圖12之半導體結構200。在形成匯流排線1212之後，可形成並圖案化介電層1310以形成開口1320來曝露一或多個匯流排線1212並形成開口1322來曝露FET 101之汲極112與FET 102之汲極122。介電層1310可能包含介電材料，諸如二氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、使用四乙基正矽酸鹽(TEOS)所形成的一氧化物等。在一範例中，介電層1310可能包含藉由PECVD沈積所形成的二氧化矽。在一範例中，介電層1310之厚度可能在大約0.2微米至大約5微米之範圍內變化。雖然圖13中所示之介電層1310係由一層所組成，但此並非所主張標的內容之一限制且介電層1310可由一個以上的層所組成。
在形成介電層1310之後，可使用光微影術及蝕刻製程來圖案化介電層1310、介電層1010、介電層912及介電層910以形成開口1320來曝露匯流排線1212並形成開口1322來曝露FET 101之汲極112與FET 102之汲極122。開口1320及1322可使用至少一蝕刻操作來形成。在一些具體實施例中，可使用兩個蝕刻或更多蝕刻操作來形成開口1320及1322。可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如一反應性離子蝕刻(RIE))來蝕刻介電層1310、介電層1010、介電層912及介電層910。
開口1320及1322之寬度可能在大約0.25微米至大約3微米之範圍內。在一範例中，開口1320及1322可能在大約0.4微米至大約1.5微米之範圍內。儘管圖13中所示之開口1320及1322之寬度係大體上相同，但此並非所主張標的內容之一限制。開口1320及1322之寬度不一定相同或大體上相同。此外，儘管開口1320及1322係顯示為矩形，但此並非所主張標的內容之一限制。開口1320及1322可能具有任一形狀並可以一週期或非週期配置來形成。在另一具體實施例中，可省略介電層1310。
現返回參考圖4，圖4顯示在一稍後製造階段圖13之半導體結構200。在形成開口1320以曝露匯流排線1212並形成開口1322以曝露FET 101之汲極112與FET 102之汲極122之後，可使用諸如蒸發、濺鍍或化學汽相沈積(CVD)之沈積製程來形成接線1350。接線1350還可使用電鍍或電極電鍍來形成。在一範例中，接線1350可能包含AuSiCu，其中Si之百分比可能在大約0.4%至大約1.5%的範圍內變化而Cu之百分比可能在大約0.4%至大約1.5%的範圍內變化。在另一範例中，接線1350可能包含循序沈積的一個以上材料；例如接線1350可能包含鈦/氮化鈦/鋁+矽+銅(Ti/TiN/AlSiCu)的三層。該Ti層可用作一黏著層並可在大約10至大約500厚的範圍內。該TiN層可用作一阻障層並可在大約200至大約1000厚的範圍內。該Al/Si/Cu層可能在大約0.25微米至大約4微米厚的範圍內。此處所給出之材料及尺寸係針對一或多個具體實施例且並非所主張標的內容之一限制。可使用其他材料，例如鋁+矽(AlSi)、鈦+鎢(TiW)及鈦+鎢+銅(TiWCu)以及其他尺寸。
在沈積該接線金屬之後，可使用光微影術及蝕刻製程來圖案化其以形成接線1350。接線1350可使用至少一蝕刻操作來形成。在一些具體實施例中，可使用兩個蝕刻或更多蝕刻操作來形成接線1350。例如，可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如反應離子蝕刻(RIE))來蝕刻接線1350。
在以上所說明之範例性製程流程中，用於該等埋入匯流排線之金屬化係在製作該等主動裝置之後製作。在圖14所示之另一具體實施例中，用於該等埋入匯流排線之金屬化可在製作該等主動裝置之前製作。參考圖14，圖14顯示半導體結構300，其係由介電結構104、導電匯流排線1212及1213、接線1350、主動區21及基板110所組成。導電匯流排線1212及1213可藉由密封間隙1850A與介電結構104分離。導電匯流排線1212及1213可稱為匯流排線、埋入匯流排線、接線或埋入接線。儘管匯流排線1212及1213係顯示為全部具有相同的厚度，但此並非所主張標的內容之一限制，且匯流排線1212及1213可能具有不同厚度。在圖14所示之範例中，對比圖4所示之範例，其中所有匯流排線均具有相同寬度，匯流排線1212及1213具有不同的寬度。雖然密封間隙1850A係顯示為具有相同寬度，但此並非所主張標的內容之一限制且密封間隙1850A可能具有不同寬度。
現參考圖14，場效電晶體(FET)102可形成於主動區21內。FET 102可能係一MOSFET並可能包括在基板110之一部分內的一源極區120、在基板110之一部分內的一汲極區122、在基板110之一部分之上的一閘極氧化物124、在閘極氧化物124之上的一閘極126、在閘極氧化物124之下並在摻雜區120與122之間形成於基板110之一部分內的一通道區128。儘管顯示一主動區與在該主動區內的一FET，但此並非所主張標的內容之一限制且可能存在一個以上的主動區且每一主動區可能包含一個以上的電晶體、二極體或其他主動裝置。
基板110可用作形成於主動區21之一垂直電晶體(未顯示)之一汲極區之部分。在此範例中，可在基板110之一上表面上或相鄰其形成一源極接點或電極(未顯示)並可在基板110之一下表面上或相鄰其形成一汲極電極(未顯示)。在操作期間，在該垂直電晶體中從該源極電極至該汲極電極的電流流動可能大體上垂直於半導體基板110之上及下表面。換言之，電流從相鄰半導體結構300之一頂部表面定位的電極基本上垂直地流過該垂直電晶體至相鄰半導體結構300之相對底部表面定位的一汲極電極。一垂直電晶體之一範例係說明於2005年11月17日申請之美國(US)專利申請案序號10/557,135中，標題為"POWER SEMICONDUCTOR DEVICE AND METHOD THEREFOR(功率半導體裝置及其方法)"，此申請案主張專利合作條約(PCT)國際申請案第PCT/US2005/000205號，標題為"POWER SEMICONDUCTOR DEVICE AND METHOD THEREFOR(功率半導體裝置及其方法)"之優先權，其國際申請日期為2005年1月6日且國際公告日期為2005年7月28日，該等專利申請案兩者之內容全部均以引用的方式併入本文內。
圖15至20解說用於製造圖14之半導體結構300之另一具體實施例。在此範例中，該接線結構係在製作主動裝置之前製作。圖15顯示在一較早製造階段圖14之半導體結構300。用以在圖15中所示之階段製作該結構之製程係與先前參考先前範例之圖5至7所說明之製程相同，除了所有腔712(圖7)可能不具有相同的寬度外。參考圖15，腔712可能具有相同的寬度而一第二腔713可能具有一不同寬度。在此範例中，第二腔713可能具有相對大於腔712之寬度的一寬度。圖15中所示之範例並非意在限制性且可能存在任一數目的腔，其中每一者可能具有任一寬度。該寬度可部分由該匯流排線之要求電阻來決定。在一範例中，腔712可能具有在大約1.0微米至大約3.0微米之範圍內的一寬度而腔713可能具有在大約2.0微米至大約10.0微米之範圍內的一寬度。
圖16顯示在一稍後製造階段圖15之半導體結構300。在形成腔712(圖15)與713(圖15)之後，犧牲層1410可形成於介電層512與介電結構104之上，包括腔712(圖15)及713(圖15)之內表面。犧牲層1410可能係多晶矽、一介電質或可隨後移除的任一其他材料，如下文所將說明。在一範例中，可能能夠選擇性蝕刻犧牲層1410，而不蝕刻介電結構104或匯流排線1212(圖14)或匯流排線1213(圖14)。在一範例中，犧牲層1410可能係藉由低壓化學汽相沈積(LPCVD)所沈積之多晶矽並可能具有在大約0.1微米至大約3.0微米之範圍內的一厚度。犧牲層1410之厚度可決定隨後形成匯流排線1212(圖14)及/或1213(圖14)與介電結構104之間的分離。換言之，犧牲層1410之厚度可決定密封間隙1850A(圖14)之寬度。在一範例中，犧牲層1410之厚度可能在大約0.1微米至大約3.0微米之範圍內。
在形成犧牲層1410之後，可在犧牲層1410之上形成導電材料1420以最終形成匯流排線1212(圖14)及1213(圖14)。匯流排線1212(圖14)可由部分或完全填充腔712(圖15)來形成而匯流排線1213(圖14)可由部分或完全填充腔713(圖15)來形成。用於匯流排線1212(圖14)及1213(圖14)之導電材料可使用諸如蒸發、濺鍍或化學汽相沈積(CVD)、電鍍或電極電鍍之沈積製程來形成。可能需要沈積的導電材料之數量係足以部分或全部填充腔712(圖15)及713(圖15)之數量。在一範例中，導電材料1420之厚度可能足以完全填充腔712(圖15)及713(圖15)。在另一範例中，導電材料1420可能足夠厚以完全填充腔712(圖15)及713(圖15)並在基板110之頂部表面105上方延伸。在一範例中，導電材料1420可在基板110之頂部表面105上方延伸大約0.1微米至大約4.0微米。
在一範例中，導電材料1420可能包含循序沈積的一個以上材料；例如導電材料1420可能包含鈦/氮化鈦/鎢的三層。該Ti層可用作一黏著層並可在大約100至大約500厚的範圍內。該TiN層可用作一阻障層並可在大約200至大約1000厚的範圍內。接著將沈積最後鎢層以部分或完全填充或過量填充腔712(圖15)及713(圖15)。在圖16中所示之範例中，已沈積導電材料1420至一厚度以過量填充腔712(圖15)及713(圖15)。此處所提出之材料及尺寸係針對一或多個具體實施例且並非所主張標的內容之一限制。可使用其他尺寸。
圖17顯示處於一稍後製造階段之圖16之半導體結構300。在形成導電材料1420(圖16)之後，可移除過多的導電材料1420(圖16)以形成匯流排線1212及1213。匯流排線1212及1213之頂部表面可位在從基板110之表面105下方至與基板110之表面105共面或大體上共面的範圍內。在圖14及17中所示之範例中，匯流排線1212及1213之頂部表面係與基板110之表面105共面或大體上共面。過多導電材料1420(圖16)可使用濕式化學蝕刻、乾式(RIE)蝕刻、化學機械研磨(CMP)或該等製程之一組合來加以移除。介電層510及512(圖16)可在該製程之此階段視需要地移除。在一範例中，可在移除過多導電材料1420(圖16)的同時移除介電層510及512(圖16)。在圖17中所示之範例中，已移除介電層510及512(圖16)。
在移除過多導電材料1420(圖16)以形成匯流排線1212及1213之後，可在基板110、介電結構104、犧牲材料1410及匯流排線1212及1213之部分之上形成介電層1610。介電層1610可能包含介電材料，諸如二氧化矽、氮化矽、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、使用四乙氧基矽烷(TEOS)所形成的一氧化物等。在一範例中，介電層1610可能包含藉由LPCVD沈積所形成的二氧化矽。在一範例中，介電層1610之厚度可能在大約500至大約2.0微米之範圍內。雖然圖17中所示之介電層1610係由一層所組成，但此並非所主張標的內容之一限制且介電層1610可由一個以上的層所組成。在一範例中，介電層1610可能包含一材料，相對於犧牲材料1410存在一選擇性蝕刻用於該材料。換言之，犧牲材料1410與介電層1610係經選取為使得當蝕刻犧牲材料1410時介電層1610之蝕刻速率與犧牲材料1410之蝕刻速率相比相對較小。在一範例中，在犧牲材料1410與介電層1610之間的蝕刻速率之比係大於40；在另一範例中，此比係大於100。
圖18顯示在一稍後製造階段圖17之半導體結構300。圖19顯示圖18之半導體結構300之一平面圖。圖18中所示之斷面圖係沿圖19之剖面線18-18所截取。在形成介電層1610之後，可使用光微影術及蝕刻製程來圖案化介電層1610以形成開口1720來曝露犧牲層1410之一部分。可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如反應性離子蝕刻(RIE))來蝕刻介電層1610。
開口1720之寬度可能在大約0.1微米至大約2微米之範圍內。在一範例中，開口1720之寬度可能在大約0.1微米至大約0.5微米之範圍內，小於在基板110之頂部表面105處的犧牲材料1410(圖17)之寬度。可選取開口1720之寬度以促進在形成介電層1910(圖14)期間最終密封該等孔。儘管圖18中所示之開口1720之寬度係大體上相同，但此並非所主張標的內容之一限制。開口1720之寬度不一定相同或大體上相同。此外，儘管開口1720係顯示為矩形，但此並非所主張標的內容之一限制且開口1720可能具有任一形狀。
在形成開口1720以曝露犧牲材料1410之後，可部分或完全移除犧牲材料1410以形成間隙1850。間隙1850還可稱為一空隙、一空氣間隙、一腔、一空置區、一空置空間等。犧牲材料1410可使用一汽相蝕刻、一濕式化學蝕刻、一乾式反應性離子蝕刻(RIE)或濕式與乾式蝕刻之一組合來加以移除。在圖18中所示之範例中，在此斷面圖之平面內，環繞匯流排線1212及1213已完全移除犧牲材料1410以形成間隙1850。如上所論述，間隙1850提供環繞匯流排線1212及1213之體積之介電常數之一進一步減少，從而導致寄生電容及串擾之一降低。
參考圖19，在一範例中，間隙1850可能不完全封閉匯流排線1212及1213。在圖19中所示之範例中，間隙1850係由可能未移除犧牲材料1410的區來分離。在此範例中，在間隙1850之間的剩餘犧牲材料1410可能連接至匯流排線1212及1213並連接至介電結構104。在此範例中，在間隙1850之間的剩餘犧牲材料1410可能用作用於匯流排線1212及1213的一支撐物，以防止其扭曲或彎曲。在一範例中，每一間隙1850之長度可能在大約25微米至大約200微米之範圍內而在間隙1850之間的剩餘犧牲材料1410之長度可能在大約1微米至大約20微米之範圍內。
現參考圖20，圖20顯示在一稍後製造階段圖18之半導體結構300。在部分或完全移除犧牲材料1410之後，可在介電層1610與開口1720(圖18)之上形成包覆層1910以形成密封間隙1850A。換言之，當包覆時，間隙1850係由參考數字1850A來識別且可稱為密封間隙、密封腔、一密封間隙、一密封空隙、一閉合單元、一閉合單元空隙等。
在一些具體實施例中，可抽空密封間隙1850A至小於大氣壓力的一壓力。換言之，在密封間隙1850A內的壓力可能低於大氣壓力。作為一範例，在密封間隙1850A內的壓力可能在約計0.1托與約計10托之範圍內變化。在密封間隙1850A內的材質或材料之類型並非所主張標的內容之一限制。例如，密封間隙1850A可能包含一氣體、一流體或一固體物質。
包覆層1910可能包含介電材料，諸如二氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、使用四乙基正矽酸鹽(TEOS)所形成的一氧化物等。在一範例中，包覆層1910可能包含藉由LPCVD沈積所形成的二氧化矽。在一範例中，包覆層1910之厚度可能在大約0.2微米至大約5微米之範圍內變化。
在一些具體實施例中，因為開口1720(圖18)之大小，包覆層1910可進入密封間隙1850A之一部分內，但部分由於該等開口1720(圖18)之相對較小大小而不填充密封間隙1850A。
雖然圖20中所示之包覆層1910係由一層所組成，但此並非所主張標的內容之一限制且包覆層1910可由一個以上的層所組成。在一範例中，可在二氧化矽層1910上形成一可選保形密封層(圖20中未顯示)，諸如氮化矽(Si3
N4
)，以密封密封間隙1850A。換言之，該可選保形氮化矽層可填充在二氧化矽包覆層1910內的任一開口或裂縫，並一般防止氣體或濕氣傳播至密封間隙1850A內。在一些具體實施例中，密封間隙1850A可能彼此實體隔離的多個腔，如圖20中所示。據此，若包覆層1910經歷一斷裂或破裂，則此斷裂或破裂係限制於一有限區域內，使得透過該斷裂或破裂傳播至密封間隙1850A內的任何外部污染可由於該等多個腔彼此實體隔離而被限制於一有限區域內。
除了密封間隙1850(圖18)外，包覆層1910還可在主動裝置之後續製作期間用作用於介電結構104與匯流排線1212及1213之一保護層。
現參考圖21，圖21顯示在一稍後製造階段圖20之半導體結構300。在形成包覆層1910之後，可使用傳統技術在基板110之部分內形成主動裝置。
如圖21中所見，FET 102可形成於主動區21內。在形成主動裝置之後，可在主動區21與包覆層1910之上形成介電層2010。介電層2010可能包含介電材料，諸如二氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、使用四乙基正矽酸鹽(TEOS)所形成的一氧化物等。在一範例中，介電層2010可能包含藉由PECVD沈積所形成的二氧化矽。在一範例中，介電層2010之厚度可能在大約0.2微米至大約5微米之範圍內變化。雖然圖21中所示之介電層2010係由一層所組成，但此並非所主張標的內容之一限制且介電層2010可由一個以上的層所組成。
在形成介電層2010之後，可執行類似於以上範例中所說明之處理以形成接線1350(圖14)，從而導致圖14中所示之半導體結構300。總而言之，此可能包含使用光微影術及蝕刻來圖案化介電層2010、介電層1910及介電層1610以形成開口來曝露匯流排線1212及1213與FET 102之汲極122，隨後沈積並圖案化導電材料以形成接線1350，如圖14中所示。
在以上所說明之範例中，在每一腔中顯示一匯流排線。然而，此並非所主張標的內容之一限制，且可在一單一腔內形成複數個匯流排線。在此情況下，可單獨接觸每一匯流排線。圖22至24顯示包含一雙位準匯流排線之一或多個具體實施例之一範例。圖22顯示半導體結構400之一平面圖，圖23顯示沿剖面線23-23所截取的圖22中半導體結構400之一斷面圖而圖24顯示沿剖面線24-24所截取的圖22中半導體結構400之一斷面圖。
先參考圖24，匯流排線1212B可形成於匯流排線1212A之上並可藉由介電層2610來與匯流排線1212B分離。匯流排線1212B可係耦接至接線1350A而匯流排線1212A可係耦接至接線1350(圖23)。即，在圖23中所示之剖面線23-23處，接線1350可係耦接至底部匯流排線1212A而在圖24中所示之剖面線24-24處，接線1350A可係耦接至頂部匯流排線1212B。儘管在圖22至24中的範例內顯示兩個垂直堆疊匯流排線，但此並非所主張標的內容之一限制且可藉由垂直或水平地堆疊其來在一單一腔內形成兩或多個匯流排線。
現參考圖22，匯流排線1212及1212B係以虛線顯示，指示其係在該表面下方。圖22中未顯示匯流排線1212A，因為其係在匯流排線1212B下方。介電結構104之外形也以虛線顯示，同樣指示其係在該表面下方。接線1351可耦接至匯流排線1212；接線1351之另一端在圖22中未顯示。
場效電晶體(FET)101與FET 102可形成於主動區21內。FET 101可能係一MOSFET並可能包括在基板111之一部分內的一源極區111、在基板110之一部分內的一汲極區110、在基板110之一部分之上的一閘極氧化物114、在閘極氧化物114之上的一閘極116、在閘極氧化物114之下並在摻雜區111與112之間形成於基板110之一部分內的一通道區118。FET 102可形成於主動區21內並可能係一MOSFET並可能包括在基板110之一部分內的一源極區120、在基板110之一部分內的一汲極區122、在基板110之一部分之上的一閘極氧化物124、在閘極氧化物124之上的一閘極126、在閘極氧化物124之下並在摻雜區120與122之間形成於基板110之一部分內的一通道區128。在一範例中，FET 101之汲極112(圖23)可係耦接至接線1350而FET 102之汲極122(圖24)可係耦接至接線1350A。在此範例中，主動區21可能包含兩個FET，然而此並非所主張標的內容之一限制且在其他具體實施例中可能存在一個以上的主動區且每一主動區可能包含一多或多個主動裝置。
現參考圖23，可移除在匯流排線1212A之上的匯流排線1212B(圖24)之一部分以提供至匯流排線1212A之存取且匯流排線1212A可係耦接至接線1350。
圖25至31解說用於製造圖22至24之半導體結構400之一具體實施例。圖25顯示在一較早製造階段圖14之半導體結構300。用以在圖25中所示之階段製作該結構之製程可開始於與圖17中所示之半導體結構300之階段相同的階段。
圖25顯示在一稍後製造階段圖17之半導體結構300。在形成介電層1610之後，可使用光微影術及蝕刻製程來圖案化介電層1610以形成開口2575來曝露匯流排線1213(圖17)。可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如反應性離子蝕刻(RIE))來蝕刻介電層1610。
在形成開口2575至匯流排線1213(圖17)之後，可部分移除匯流排線1213(圖17)以形成匯流排線1212A。可使用一濕式化學蝕刻、一乾式反應性離子蝕刻(RIE)或濕式與乾式蝕刻之一組合來移除匯流排線1213(圖17)之一部分。在一範例中，在蝕刻之後匯流排線1212A之垂直厚度可能在腔713(圖15)之深度之大約20%至大約80%的範圍內。
現參考圖26，圖26顯示在一稍後製造階段圖25之半導體結構400。在形成開口2575之後，可在介電層1610、犧牲材料1410之一部分及匯流排線1212A之上形成介電層2610。
介電層2610可能包含介電材料，諸如二氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、使用四乙基正矽酸鹽(TEOS)所形成的一氧化物等。在一範例中，介電層2610可能包含藉由LPCVD沈積所形成的二氧化矽。在一範例中，介電層2610之厚度可能在大約0.1微米至大約2微米之範圍內變化。
現參考圖27，圖27顯示在一稍後製造階段圖26之半導體結構400。在形成介電層2610之後，可在介電層2610之上形成導電材料2710。可隨後圖案化導電材料2710以變成匯流排線1212B(圖24)。
在一範例中，導電材料2710可能包含用以形成匯流排線1212A的相同材料，但此並非所主張標的內容之一限制且在一些具體實施例中匯流排線1212A可由不同於匯流排線1212B的一材料所形成。可形成導電材料2710至一厚度使得在匯流排線1212A之上的導電材料2710之頂部表面係與基板110之表面105共面或大體上共面。
圖28顯示在一稍後製造階段圖27之半導體結構400。在形成導電材料2710(圖27)之後，可移除過多導電材料2710(圖27)以形成匯流排線1212B。匯流排線1212B之表面可在基板110之表面105下方至與基板110之表面105共面或大體上共面的範圍內變化。在圖28中所示之範例中，匯流排線1212B之表面係與基板110之表面105共面或大體上共面。過多導電材料2710(圖27)可使用濕式化學蝕刻、乾式(RIE)蝕刻、化學機械研磨(CMP)或該等製程之一組合來加以移除。
現參考圖29，圖29顯示在一稍後製造階段圖28之半導體結構400。在形成匯流排線1212B之後，可在介電層2610與匯流排線1212B之上形成介電層2910。
介電層2910可能包含介電材料，諸如二氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、使用四乙基正矽酸鹽(TEOS)所形成的一氧化物等。在一範例中，介電層2910可能包含藉由LPCVD沈積所形成的二氧化矽。在一範例中，介電層2910之厚度可在大約0.1微米至大約2微米之範圍內變化。
現參考圖30，圖30顯示在一稍後製造階段圖29之半導體結構400。在形成介電層2910之後，可使用光微影術及蝕刻製程來圖案化介電層2910、介電層2610及介電層1610以形成開口1720來曝露犧牲層1410之一部分。可使用一或多個製程來移除介電層2910、2610及1610。在一範例中，可使用一濕式化學蝕刻或一乾式蝕刻製程(諸如一反應性離子蝕刻(RIE))來蝕刻介電層2910、2610及1610。此製程係類似於以上參考圖18所說明者。
在形成開口1720以曝露犧牲材料1410之後，可部分或完全移除犧牲材料1410以形成間隙1850。間隙1850還可稱為一空隙、一空氣間隙、一腔、一空置區、一空置空間等。犧牲材料1410可使用一汽相蝕刻、一濕式化學蝕刻、一乾式反應性離子蝕刻(RIE)或濕式與乾式蝕刻之一組合來加以移除。如上所論述，間隙1850提供環繞匯流排線1212、1212A及1212B之體積之介電常數之一進一步減少，從而導致寄生電容及串擾之一降低。此製程係類似於以上參考圖18所說明者。儘管未顯示，但可使用一使用PECVD所形成的非保形材料(諸如氧化物、氮化物、TEOS氧化物或PSG)來加以密封開口1720。
在形成間隙1850之後，可執行類似於參考圖20至21在以上範例中所說明者的處理來形成主動裝置與接線，從而導致圖22至24中所示之半導體結構400。
在製作一或多個具體實施例之該等結構期間，用以形成介電材料104的氧化製程可能在該半導體結構內引發應力。應力可能由於在氧化矽時所出現之2.2X體積膨脹而在該結構內引發。應力可能對主動裝置之效能具有一不利影響。例如，應力可能導致形成可能引起過多洩漏電流之差排或缺陷。可透過添加一應力釋放溝渠來在該半導體結構之一部分或全部中部分或大體上移除此應力。
圖31顯示半導體結構500，其可能併入一應力釋放溝渠3150。半導體結構500係類似於圖4中所示之半導體結構200。在一些具體實施例中，應力釋放溝渠3150可部分或大體上降低在介電結構104外面的半導體材料110內的應力。應力釋放溝渠3150可在形成圖7中介電結構104之前或之後形成。在圖31所示之範例中，可在形成介電材料104之後形成應力釋放溝渠3150。可使用犧牲材料812來填充應力釋放溝渠3150，如圖31中範例中所示。然而，此並非所主張標的內容之一限制並可使用任一其他材料(例如一介電質或一聚合物)來填充應力釋放溝渠3150，且其一般可包含一氣體、一流體或一固體物質。在一些具體實施例中，應力釋放溝渠3150可能至少部分空置且可能抽空至小於大氣壓力的一壓力。換言之，在應力釋放溝渠3150內的壓力可能低於大氣壓力。作為一範例，在應力釋放溝渠3150內的壓力在約計0.1托與約計10托之範圍內變化。
據此，已揭示各種結構及方法以提供一相對較厚、嵌入式介電區，其可以係能夠支撐一或多個被動裝置的一介電支撐結構且其內可嵌入接線。在各種具體實施例中，所揭示半導體結構可提供電性隔離，降低寄生基板電容，允許形成具有一相對較高品質因數(Q)的被動裝置，並致能使用或結合包括所揭示介電結構之一結構所形成的任一裝置之相對較高操作頻率。此外，所揭示介電結構及用於製造該介電結構之該等方法可能致能相對較低接線電阻、在接線之間與在接線與其他主動及/或被動裝置之間的相對較低串擾、相對較低的寄生電容並可能致能使用或結合包括所揭示介電結構之一結構所形成的任一裝置之相對較高操作頻率。
儘管已在本文中揭示特定具體實施例，但是不希望所主張標的內容受限於所揭示的具體實施例。習知此項技術者應認識到，可進行修改及變更而不脫離所主張標的內容之精神。希望所主張標的內容涵蓋在所附申請專利範圍之範疇內的所有此類修改及變更。
20．．．主動區
21．．．主動區
100．．．半導體結構
101．．．場效電晶體(FET)
102．．．場效電晶體(FET)
104．．．介電結構/二氧化矽材料/氧化物/介電材料
105．．．表面/頂部表面
110．．．基板/矽/半導體材料
111．．．類比電源供應區/主動區/源極區
112．．．類比電路區/主動區/汲極區/汲極
114．．．數位電源供應區/主動區/數位電源電路區/閘極氧化物
116．．．數位電路區/主動區/閘極
118．．．被動元件區/通道區
120．．．用於類比電源的接線/源極區
122．．．用於數位電源的接線/導電材料/汲極/汲極區
124．．．用於接地的接線/導電材料/閘極氧化物
126．．．信號接線/閘極
128．．．通道區
130．．．分支/接線
132．．．分支/接線
200．．．半導體結構
300．．．半導體結構
400．．．半導體結構
460．．．接點
465．．．接點
500．．．半導體結構
510．．．介電層/介電材料/二氧化矽層
512．．．介電層/氧化矽層
513．．．遮罩結構
514．．．開口
516．．．開口
520．．．遮罩或覆蓋區域
521．．．遮罩或覆蓋區域
522．．．遮罩或覆蓋區域
523．．．遮罩或覆蓋區域
614．．．腔
616．．．腔
620．．．垂直結構/矽結構
621．．．垂直結構/矽結構
622．．．垂直結構/矽結構
690．．．側壁
695．．．側壁
712．．．腔
713．．．第二腔
812．．．犧牲材料
910．．．介電層/二氧化矽層
912．．．介電層/氧化矽層
920．．．保護結構
1010．．．主動裝置保護層/介電層
1112．．．腔
1120．．．開口
1190．．．側壁
1212．．．導電匯流排線/接線
1212A．．．匯流排線
1212B．．．匯流排線
1213．．．導電匯流排線
1310．．．介電層
1320．．．開口
1322．．．開口
1350．．．接線
1350A．．．接線
1351．．．接線
1410．．．犧牲層/犧牲材料
1420．．．導電材料
1610．．．介電層
1720．．．開口
1850．．．間隙
1850A．．．密封間隙
1910．．．介電層/包覆層/二氧化矽層
2010．．．介電層
2575．．．開口
2610．．．介電層
2710．．．導電材料
2910．．．介電層
3150．．．應力釋放溝渠
圖1係依據一具體實施例之一半導體結構之一平面圖；
圖2係沿圖1之剖面線2-2所截取的圖1之半導體結構之一斷面圖；
圖3係依據一具體實施例之另一半導體結構之一平面圖；
圖4係沿圖3之剖面線4-4所截取的圖3之半導體結構之一斷面圖；
圖5係在一較早製作階段圖4之半導體結構之一斷面圖；
圖6係在一稍後製作階段圖5之半導體結構之一斷面圖；
圖7係在一稍後製作階段圖6之半導體結構之一斷面圖；
圖8係在一稍後製作階段圖7之半導體結構之一斷面圖；
圖9係在一稍後製作階段圖8之半導體結構之一斷面圖；
圖10係在一稍後製作階段圖9之半導體結構之一斷面圖；
圖11係在一稍後製作階段圖10之半導體結構之一斷面圖；
圖12係在一稍後製作階段圖11之半導體結構之一斷面圖；
圖13係在一稍後製作階段圖12之半導體結構之一斷面圖；
圖14係依據一具體實施例之另一半導體結構之一斷面圖；
圖15係在一較早製作階段圖14之半導體結構之一斷面圖；
圖16係在一稍後製作階段圖15之半導體結構之一斷面圖；
圖17係在一稍後製作階段圖16之半導體結構之一斷面圖；
圖18係在一稍後製作階段圖17之半導體結構之一斷面圖；
圖19係圖18之半導體結構之一平面圖；
圖20係在一稍後製作階段圖18之半導體結構之一斷面圖；
圖21係在一稍後製造階段圖20之半導體結構之一斷面圖；
圖22係依據一具體實施例之另一半導體結構之一平面圖；
圖23係沿圖22之剖面線23-23所截取的圖22之半導體結構之一斷面圖；
圖24係沿圖22之剖面線24-24所截取的圖22之半導體結構之一斷面圖；
圖25係在一較早製作階段圖24之半導體結構之一斷面圖；
圖26係在一稍後製作階段圖25之半導體結構之一斷面圖；
圖27係在一稍後製作階段圖26之半導體結構之一斷面圖；
圖28係在一稍後製作階段圖27之半導體結構之一斷面圖；
圖29係在一稍後製造階段圖28之半導體結構之一斷面圖；
圖30係在一稍後製作階段圖29之半導體結構之一斷面圖；
圖31係依據一具體實施例之另一半導體結構之一斷面圖。
為了簡化解說並方便理解，各圖中的元件不一定按比例繪製，除非明確地如此聲明。此外，在認為適當時，在圖中重複參考數字以指示對應及/或類似元件。在一些實例中，為了避免使本揭示內容模糊不清，未詳細說明熟知的方法、製程、組件及電路。以上詳細說明性質上僅為範例性，故不希望限制此文件之揭示內容及所揭示具體實施例之使用。而且，不希望隨附申請專利範圍受發明名稱、技術領域、先前技術或發明摘要的限制。
100．．．半導體結構
104．．．介電結構/二氧化矽材料/氧化物/介電材料
111．．．類比電源供應區/主動區/源極區
112．．．類比電路區/主動區/汲極區/汲極
114．．．數位電源供應區/主動區/數位電源電路區/閘極氧化物
116．．．數位電路區/主動區/閘極
118．．．被動元件區/通道區
120．．．用於類比電源的接線/源極區
122．．．用於數位電源的接線/導電材料/汲極/汲極區
124．．．用於接地的接線/導電材料/閘極氧化物
126．．．信號接線/閘極
130．．．分支/接線
132．．．分支/接線
Claims (14)
- 一種半導體結構，其包含：一電性匯流排，該電性匯流排係嵌入於至少部分設置在一半導體基板之一表面下方的一介電材料內；一主動區域設置於該介電材料之外部；一電性接線至少部分設置於該介電材料之外部以電性耦接至具有嵌入於該介電材料內之該電性匯流排之該主動區域；以及一應力釋放溝渠設置於該半導體基板內且至少部分設置於該主動區域及該介電材料之間。
- 如請求項1之結構，其中該電性匯流排在該半導體基板之該表面下方延伸至少兩微米。
- 如請求項1之結構，其中該電性匯流排具有至少一微米的一寬度。
- 如請求項1之結構，其中該電性匯流排包含隔開至少兩微米的兩個電導體。
- 如請求項1之結構，其中環繞該電性匯流排的該介電材料具有至少一微米的一寬度。
- 如請求項1之結構，其中環繞該電性匯流排的該介電材料在該電性匯流排之底部下方延伸至少0.5微米。
- 如請求項1之結構，其進一步包含：一第二電性接線；一電路元件，其係透過在該半導體基板之該表面上方的該第二電性接線而耦接至該電性匯流排，該電路元件包含至少一或多 個被動裝置。
- 如請求項1之結構，其進一步包含一或多個主動電路元件，其中該介電材料環繞或部分環繞該一或多個主動電路元件。
- 如請求項1之結構，其中該電性匯流排之一部分係藉由一間隙與該介電材料分離。
- 如請求項9之結構，其中在該間隙內的一壓力係低於大氣壓力。
- 如請求項10之結構，其中該間隙具有至少大約0.1微米的一寬度。
- 如請求項1之結構，其中該電性匯流排包含一第一電導體與一第二電導體，該第二電導體形成於該第一電導體之上並藉由一第二介電材料與該第一電導體分離。
- 如請求項1之結構，其中該介電材料包含二氧化矽。
- 如請求項1之結構，其中該電性匯流排包含鋁。
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