KR100493409B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 다마신 공정을 이용하여 안정적인 에어갭을 형성시킬 수 있는 반도체 소자 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자 제조방법은 층간 유전체층상에 식각방지막, 금속간 유전체층, 캐핑층을 차례로 적층시키는 단계와, 상기 식각방지막, 금속간 유전체층, 캐핑층을 선택적으로 식각하여 홈을 형성하는 단계와, 상기 금속 유전체층과 식각 방지막 및 캐피층간의 식각 선택비를 이용하여 상기 금속간 유전체층을 측면 식각하여 에어갭을 형성하는 단계와, 상기 홈을 포함한 기판 상에 도전성 금속을 적층하는 단계와, 상기 캐핑층이 드러나도록 도전성 금속을 평탄화시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자 제조방법{Manufacturing method of semiconductor device}
본 발명은 반도체 소자에 관한 것으로 특히, 다마신 인터커넥션(Damascene Interconnection) 구조에 있어서 에어 갭(Air gap) 형성 방법에 관한 것이다.
반도체 소자의 제조에 있어, 칩의 크기가 갈수록 작아져 칩의 성능은 인터커넥트(Interconnect)의 캐패시턴스(Capacitance)에 의해 제한이 된다. 즉, 인터커넥트 캐패시턴스는 소자 제조에 있어 RC 딜레이(Delay), RC power, 크로스 토크에 영향을 미쳐 소자 집적의 한계로 작용한다. 이 인터커넥트 캐패시턴스를 줄이기 위해서 저유전율 재료를 금속간 유전체(Inter Metal Dielectric, IMD)로 적용하거나 산화물을 이용하여 에어 갭(Air gap)을 인위적으로 형성하여 캐패시턴스 값을 줄이기도 한다.
이하, 도면을 참조하여 종래 기술에 따른 반도체 소자 제조방법을 상세히 설명한다.
도 1a 내지 1c는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시된 바와 같이, 층간 유전체층(Inter Layer Dielectric)(101)상에 도전성 금속을 증착시킨 후, 선택적으로 패터닝하여 배선(102)을 형성한다. 상기 층간 유전체층(101)의 재료는 산화물 등이 이용된다.
도 1b에 도시된 바와 같이, 상기 배선(102)을 포함한 기판 전면 상에 저유전율을 갖는 산화물을 적층시켜 금속간 유전체층(Inter Metal Dielectric)(103)을 형성시킨다. 이때, 금속간 유전체층(103) 내부에는 에어갭(Air gap)(104)이 형성되어 캐패시턴스를 줄이는 역할을 수행하게 된다.
도 1c에 도시된 바와 같이, 상기 금속간 유전체층(103) 내부에 형성되어 있는 에어 갭(104)이 드러나도록 평탄화공정을 수행한다. 상기 평탄화공정은 CMP(Chemical Mechanical Polishing)공정히 주로 이용된다.
그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
IMD를 CMP(Chemical Mechanical Polishing)공정을 이용하여 평탄화시킬 때 IMD 내부에 존재하는 에어 갭(air gap)이 드러나게 되어 후속 배선 공정시에 단락(short)의 위험이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 다마신(Damascene)공정을 이용하여 에어 갭을 안정적으로 형성 조절할 수 있는 반도체 소자 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 층간 유전체층상에 식각방지막, 금속간 유전체층, 캐핑층을 차례로 적층시키는 단계와, 상기 식각방지막, 금속간 유전체층, 캐핑층을 선택적으로 식각하여 홈을 형성하는 단계와, 상기 금속 유전체층과 식각 방지막 및 캐피층간의 식각 선택비를 이용하여 상기 금속간 유전체층을 측면 식각하여 에어갭을 형성하는 단계와, 상기 홈을 포함한 기판 상에 도전성 금속을 적층하는 단계와, 상기 캐핑층이 드러나도록 도전성 금속을 평탄화시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 특징에 따른 작용은 다마신(Damascene) 공정을 도입하여 캐핑층과 식각방지막의 식각선택비를 이용하여 측면 식각을 수행함으로써 후속 배선공정시 에어갭을 안정적으로 형성 조절할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자 제조방법을 상세히 설명한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시된 바와 같이, 층간 유전체층(Inter Layer Dielectric)(201)상에 식각방지막(Stopping layer)(202), 금속간 유전체층(Inter Metal Dielectric)(203), 캐핑층(204)을 차례로 적층시킨다. 여기서 식각방지막(202)의 재료는 질화물 또는 산화물이며, 금속간 유전체층(203)은 저유전율을 갖는 산화물이 주로 사용되며, 캐핑층(204)으로는 질화물 또는 산화물 등이 이용된다. 이어, 배선을 형성하기 위해 상기 식각방지막(202), 금속간 유전체층(203), 캐핑층(204)을 선택적으로 식각하여 홈을 형성시킨다.
도 2b에 도시된 바와 같이, 상기 금속간 유전체층과 캐핑층, 식각방지막의 식각선택비를 이용하여 측면 식각(Lateral etching) 시킨다. 이때의 식각선택비는 2:1 이상이 되도록 하며 건식식각 또는 습식식각 등이 모두 이용될 수 있다.
습식 식각시 식각용액으로는 ACT, TMAH, BOE, HF 등이 이용되며 건식 식각시 식각 체임버(Chamber)의 식각조건은 RC power 200W(Watt), 압력 50m Torr 이며 사용되는 기체는 CO, CO2, SOx, NH3 등이다.
이어서, 도 2c에 도시된 바와 같이, 상기 홈을 포함한 기판 전면 상에 알루미늄이나 텅스텐 같은 배선용 금속(205)을 증착시킨다. 이때, 상기 식각방지막(202)과 캐핑층(204) 사이에는 금속간 유전체층(Inter Metal Dielectric)(203)의 측면 식각에 의해 에어 갭(Air gap)(206)이 형성된다. 상기 에어 갭은 캐패시턴스를 저하시키는 역할을 수행한다.
도 2d에 도시된 바와 같이, 상기 배선용 금속(205)을 상기 캐핑층(204)이 드러나도록 평탄화 공정을 거친다. 상기 평탄화공정은 CMP(Chemical Mechanical Polishing)이 주로 이용된다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 다마신(Damascene) 공정에서 캐핑층(Capping layer)과 식각방지막(Stopping layer)의 식각선택비를 이용하여 금속간 유전체층의 측면 식각을 통해 안정적인 에어갭을 형성시킬 수 있다.
둘째, 기존에 사용되던 재료와 장비를 이용하여 캐패시턴스를 효과적으로 낮출 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도.
도면의 주요 부분에 대한 부호의 설명
201 : 층간 유전체층 202 : 식각방지막
203 : 금속간 유전체층 204 : 캐핑층
205 : 배선용 금속 206 : 에어갭

Claims (7)

  1. 층간 유전체층상에 식각방지막, 금속간 유전체층, 캐핑층을 차례로 적층시키는 단계;
    상기 식각방지막, 금속간 유전체층, 캐핑층을 선택적으로 식각하여 배선형성용 홈을 형성하는 단계;
    상기 금속 유전체층과 식각 방지막 및 캐피층간의 식각 선택비를 이용하여 상기 금속간 유전체층을 측면 식각하여 에어갭을 형성하는 단계;
    상기 홈을 포함한 기판 상에 배선용 금속을 적층하는 단계;
    상기 캐핑층이 드러나도록 배선용 금속을 평탄화시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 상기 금속간 유전체층과 식각방지막, 캐핑층의 식각선택비는 2:1 이상인 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1 항에 있어서, 상기 배선용 금속은 알루미늄, 텅스텐, 알루미늄 합금, 텅스텐 합금 중 하나로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1 항에 있어서, 상기 금속간 유전체층을 식각하는 방법은 건식 또는 습식 식각법 중 하나인 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 4 항에 있어서, 상기 습식식각은 ACT, TMAH, BOE, HF 의 식각용액 중 하나를 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 4 항에 있어서, 상기 건식식각의 식각 체임버의 조건은 RC power 200W(Watt)이하, 압력 50 mTorr 이하 인 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 6 항에 있어서, 상기 건식식각시 이용되는 가스는 CO, CO2, SOx, NH3 중 하나인 것을 특징으로 하는 반도체 소자 제조방법.
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