CN101926003A - 半导体结构及其制造方法 - Google Patents

Abstract

在各种实施例中，公开了半导体结构和制造这些半导体结构的方法。在一个实施例中，结构包括电介质材料和在衬底的表面以下的空穴。该结构还包括在电介质材料之上，在第一空腔之上的掺杂电介质材料，其中至少部分的电介质材料在至少部分的衬底与至少部分的掺杂电介质材料之间。公开和要求了其它实施例。

Description

半导体结构及其制造方法

本发明要求2007年12月11日提交的美国临时申请第61/012,876号的优先权。所述第61/012,876号申请以全文引用结合于此。

技术领域

本公开中公开的实施例总体涉及电性和半导体技术，且更具体涉及包含电介质结构的半导体结构。

背景技术

对于某些应用，例如高频或射频(“RF”)应用，集成的无源器件可能采用半导体加工技术形成或者希望将诸如电感器和/或电容器的无源器件与诸如采用硅衬底(例如，诸如半导体裸芯)的晶体管集成在一起。然而，当这些无源器件形成在导电硅衬底上或相对靠近导电硅衬底时，无源器件可能具有相对较低的品质因数(“Qs”)。此外，由于这些无源器件与导电硅衬底之间的寄生电容耦合，集成器件的操作频率可能被降低。导电互连件(interconnect)或总线可被用以电耦合裸芯内和裸芯外部的不同器件。通过互连件和导电硅衬底之间的寄生电容耦合可降低操作频率。

此外，半导体衬底的区域可彼此物理和电性隔离。又，一些可能被用在某些RF、工业、或医药应用上的半导体器件，诸如功率晶体管，提供相对较高的输出功率。功率晶体管设计者一直在寻求通过改变功率晶体管的输出电压和电流特性有效增加输出功率的方法。例如，功率晶体管可具有升高的击穿电压以使功率晶体管能够在相对较高的电压下操作并提供相对较高的输出功率。

附图说明

图1是根据一个或多个实施例的半导体结构的截面图；

图2是图1所示的半导体结构在制造的早期阶段的截面图；

图3是图2所示的半导体结构在制造的更晚阶段的截面图；

图4是图3所示的半导体结构在制造的更晚阶段的截面图；

图5是图4所示的半导体结构的俯视图；

图6是图4和5所示的半导体结构在制造的更晚阶段的截面图；

图7是图6所示的半导体结构在制造的更晚阶段的截面图；

图8是图7所示的半导体结构在制造的更晚阶段的截面图；以及

图9是图8所示的半导体结构在制造的更晚阶段的截面图。

为简明表示和易于理解，各幅图中的元件都不必需按比例绘示，除非有明确说明。此外，如果觉得合适，参考标号在图之间重复以表示对应的和/或相似的元件。

具体实施方式

在一些示例中，为了不模糊本公开，公知的方法、步骤、构件和电路将不再具体描述。下面的具体描述本质上仅是示范性的且并不旨在限制此文本的公开以及公开的实施例的使用。此外，标题、技术领域、背景技术、或摘要不旨在限制所附权利要求。

在下面的描述和权利要求中，可采用术语“包含”和“包括”及其衍生词，且其旨在作为彼此的同义词。此外，在下面的描述和权利要求中，可采用术语“耦合”和“连接”及其衍生词。可以用以表示两个或更多个元件彼此直接物理或电性接触。“耦合”可以意味着两个或更多个元件彼此直接物理或电性接触。然而，“耦合”也可意味着两个或更多个元件彼此不是直接接触，但仍可以协作或彼此交互作用。例如，“耦合”可意味着两个或更多个元件彼此不是直接接触但经由另一个元件或中间元件间接连接到一起。最后，在下面的描述和权利要求中可采用术语“上”、“上面”和“之上”。“上”、“上面”和“之上”可被用以表示两个或更多个元件彼此直接物理接触。然而，“之上”也可意味着两个或更多个元件彼此不直接接触。例如，“之上”可意味着一个元件在另一个元件之上但彼此并不直接接触，且在这两个元件之间可具有另一个或多个元件。

图1是半导体结构100的截面图，根据一个或多个实施例，该半导体结构示出了电介质平台(“DP”)18、有源区域20和21、以及导电材料24。电介质平台18可被称为电介质结构或电介质区域，且由于有源器件、或部分有源器件典型地形成在有源区域20和21中，有源区域20和21也可被称为有源范围区域、有源范围或部分有源范围。

半导体结构100的电介质平台18包含多个电介质结构70，例如诸如形成在具有边界或顶表面16的衬底14中的支柱(pillar)或圆柱(column)70的电介质结构70。尽管未示出，衬底14也具有相对的边界或底面，底面平行或基本平行于顶表面16。在另一实施例中，电介质结构70可以是拉长的壁，也可以被称为突出物、凸起、或隔板。电介质结构70可包含氧化硅且可被称为垂直结构。电介质结构70可以是电介质层或区域71的一部分。例如，如下面要讨论的，在一些实施例中，可执行热氧化以将部分的衬底14转变成氧化硅，从而形成包括结构70的二氧化硅层或区域71。除电介质区域71之外，图1所示的电介质平台18包括盖帽结构78、密封空腔64A、以及电介质层50和52。可选地，电介质平台18包括端部结构26，端部结构26包含沟槽54、电介质层55、以及侧壁57。端部结构26也可被称为电介质结构。

具有底板66的空腔64(图4、5、6、7和8)从顶表面16延伸到衬底14中。结构60(图4)从底板66向顶表面16延伸(图4)。空腔64也可被称为空穴(void)、间隙、空气间隙、开口、沟槽、空区域、空的空间等等。此外，如所述，在一些实施例中，空腔64可被加帽、覆盖、密封或气密(hermetically)密封以防止任何来自可能扩散到或被捕获到空腔64中的不希望的粒子、气体或湿气的污染。当空腔被加盖时，空腔以参考标号64A表示，且可被称为密封空腔、密封间隙、密封空穴、密封单元、或密封单元空穴。在一些实施例中，密封空腔64A被排空到小于大气压的压力。换句话说，密封空腔64A中的压力在大气压以下。作为示例，空腔64A中的压力可在约0.1托到大致10托的范围。密封空腔64A中的物质或材料的类型不限制所要求保护的主题。例如，密封空腔61A可包含固体材料或诸如液体或气体的流体。

盖帽结构78形成在电介质结构70和空腔64(图8)之上并密封空腔64以形成密封空腔64A。举例而言，盖帽结构78具有从约1,000埃

至约4微米(“μm”)范围的厚度。盖帽结构78也被称为盖帽层，且可包含例如电介质层75A和在电介质层75A上的电介质层77。层75A可以是未掺杂的或掺杂的电介质材料。如下面将要进一步描述的，电介质层75A可被加热到预定温度以流动或软化层75A以密封、气密密封、覆盖、闭合、或包围空腔64(图8)以形成密封空腔64A。换句话说，层75A可被加热以密封空腔64，从而形成密封空腔64A。在一些实施例中，层75A可以是掺杂玻璃。例如，层75A可以是掺杂的硅酸盐玻璃。诸如例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、或硼磷硅酸盐玻璃(BPSG)。在其它实施例中，层75A可以是在沉积期间或沉积之后被掺杂的氧化物。例如，层75A可以是采用例如诸如等离子体增强CVD(PECVD)的沉积工艺形成的氧化物，且该氧化物在沉积期间或沉积之后可被掺入例如诸如磷或硼的杂质材料。例如，对半导体材料或电介质材料掺入诸如磷或硼或两者的杂质材料可导致该材料在给定温度下的较低粘度。例如，在约1300摄氏度(“℃”)到约1400℃的温度范围内，纯的或未掺杂的氧化物可流动，且被掺以6至8重量百分数(％)的磷的氧化物在约1000℃可以流动。BPSG可实现相对较低的流动温度，例如，对于4至5重量百分数的硼和4至5重量百分数的磷的BPSG在900℃附近。因此，杂质材料改变回流特性使得掺杂电介质材料可被加热以降低掺杂的电介质材料的粘度以密封空腔。可在真空或其它环境下执行流动或回流工艺，真空或其他环境将随后组成密封空腔64A内的环境。

尽管层75A被描述为掺杂电介质材料，但是这里描述的方法和装置并不限于此。在其它实施例中，层75A例如可以是诸如旋涂玻璃(SOG)的未掺杂的电介质材料。

层77可以是氮化硅(“Si₃N₄”)层。应注意氮化硅层77是任选的共形密封层，其可密封或气密密封空腔64。换句话说，任选的共形氮化硅层可填充层75A中的任何开口或裂缝，且大体上防止气体或湿气扩散到密封空腔64A中。

在一些实施例中，由于在电介质结构70的上部分之间以及在层50和52之间的相对小的开口，盖帽结构78可进入空腔64之上的区域，但是不填满空腔64，部分由于电介质结构70的上部分之间的开口的相对小的尺寸。在一些实施例中，密封空腔64A可以是彼此物理隔离的多个空腔。因此，如果盖帽结构78或隔离电介质结构70经历了裂开或破裂，由于多个空腔彼此物理隔离，此裂开或破裂可包含在电介质平台18的限制区域内。例如，密闭单元构造可防止裂开或破裂向电介质平台18的所有的多个空腔中引入气体。

包含具有电介质层55的沟槽54的可选的电介质端部结构26可形成在衬底14中。在一些实施例中，电介质层55可包含二氧化硅。电介质端部结构26可以是电介质平台18的一部分或可以与电介质平台18横向间隔开。在一些实施例中，沟槽54例如可被填充以一个或多个诸如氧化物、氮化物、或未掺杂的多晶硅的电介质材料(未示出)。端部结构26具有侧壁57，其垂直或基本垂直于衬底14的顶表面16。在形成在有源区域20和21中的有源器件耗尽过程中，端部结构26例如可用作诸如等电势线的场线的端部。从而，如下面将进一步描述的，等电势线打到侧壁57上。换句话说，端部结构26可提供等势线，该等势线来自形成在端部结构26附近的有源区域中的电场。希望侧壁57是直的，或基本直的，且平滑，使得等势线基本垂直于侧壁57以实现称为平面击穿的条件，其中等势线在垂直于侧壁57的角度或基本垂直于侧壁57的角度终止。以不垂直于侧壁57的角度打到侧壁57的等势线可降低形成在有源区域20、有源区域21或两者中的有源器件的击穿电压。

如下面要讨论的，有源器件或部分有源器件，形成在衬底14中或由衬底14形成。衬底14可包含半导体材料，且有源区域20和21可形成在衬底14的半导体材料中。在一些实施例中，衬底14可包含硅且可被称为器件层或有源层。此外，在一些实施例中，衬底14可包括一个或多个外延层。衬底14可包括有源器件可随后形成在其中的有源区域。在一些实施例中，半导体材料14可形成在衬底上，该衬底包括相同或不同的材料。在一个示例中，半导体材料14是外延生长在硅衬底上的硅。衬底可以是指半导体材料，形成在半导体材料上的一个或多个外延层、设置在绝缘材料上的半导体材料等等。衬底14也可以称为半导体衬底。采用传统的互补金属氧化物半导体(“CMOS”)、双极、或双极-CMOS(“BiCMOS”)工艺，有源器件可形成在有源区域20和21中。

在一些实施例中，电介质平台18的深度或厚度可在约1μm至100μm的范围内，且电介质平台18的深度可以从衬底14的顶表面16到电介质平台18的下边界或下表面90测得。在一些实施例中，电介质平台18的下表面90平行或基本平行于衬底14的顶表面16。在一些实施例中，电介质平台18的下表面90在顶表面16以下至少1μm或更多的距离处，且电介质平台18的宽度至少约为3μm或更大。在其它实施例中，电介质平台18的下表面90在顶表面16以下至少3μm或更多的距离处，且电介质平台18的宽度至少约为5μm或更大。在一个示例中，电介质平台18的厚度可以是约10μm，且电介质平台18的宽度可以是约10μm。在又另一个实施例中，希望电介质平台18的厚度等于或约等于衬底14的厚度，例如，半导体裸芯的厚度和电介质平台18的宽度可以达到约100微米。根据电介质平台18的应用和采用衬底14的所得半导体器件的期望裸芯尺寸，电介质平台18的宽度可以变化。例如，与电介质平台18被用于隔离的应用相比，相对较厚的电介质平台希望被用在电介质平台18用于形成高Q无源器件的应用中。

在一个或多个实施例中，电介质平台18能够隔离一个或多个晶体管类型与一个或多个其他晶体管类型，和/或隔离衬底14的不同区域，包括围绕和/或包围衬底14的一个或多个区域。例如，在一个或多个实施例中，电介质平台18可具有能够包围或至少部分包围环内的面积或区域的环形或环状形状，以将环的内部区域与环的外部区域隔离。在这样的实施例中，有源区域20可设置在由电介质平台18形成的环的内部以与设置在由电介质平台18形成的环的外部的另一个有源区域21物理和/或电性隔离。类似地，电介质平台18可包含其它各种形状和/或形式以在衬底14的两个或更多个相邻区域之间设置隔离，且权利要求主题的范围并不限于此。

在一些实施例中，电介质结构70的高度等于或约等于在衬底14的顶表面16之下的电介质区域71部分的高度。例如，若电介质区域71的下表面90在顶表面16以下约3μm，则电介质结构70具有约3μm或更大的高度。换句话说，若电介质区域71的下表面90在衬底14的顶表面16以下至少约3μm或更大，则电介质结构70从电介质区域71的下表面90延伸至少约1μm或更大。在一个示例中，下表面90延伸到离衬底14的顶表面16约1μm的距离处，且电介质结构70具有约1μm的高度。尽管电介质结构70示为具有约等于电介质区域71的深度或厚度的高度，但是这并不限制所要求保护的主题。在其它实施例中，电介质结构70的高度可以大于或小于电介质区域71的厚度。例如，电介质区域71可在顶表面16以下至少延伸约10μm的距离，且电介质结构70可从下表面90延伸约7μm的距离。尽管已经描述了从单个空腔的底板延伸的多个电介质支柱，应注意多个空腔可形成于衬底14中。多个空腔可以由电介质壁、电介质隔板等等横向分界。在多个空腔形成在电介质平台18的实施例中，电介质平台18具有密闭单元构造，其中电介质平台18的空腔可以通过电介质壁彼此物理隔离。因此，若电介质平台18中存在任何裂开或破裂，由于密闭单元构造，来自空腔中的任何气体的污染可被包含在有限区域内，因为电介质平台18的多个空腔彼此物理隔离。

空腔64A邻接电介质区域71和层75A。电介质材料71与密封空腔64A的组合降低了电介质平台18的总体介电常数，使得电介质平台18具有相对低的介电常数。换句话说，电介质材料71和密闭空腔64A的组合导致具有相对低或减小的介电常数的电介质平台18。为最小化电介质平台18的介电常数，希望增加电介质平台18的深度，增加密封空腔64A的体积，并减小包含在垂直结构60(图4)半导体材料14的量。在一些实施例中，通过增加密封空腔64A的体积可实现至少为约1.5或更低的介电常数。

电介质平台18的介电常数相比例如不具有空腔或空穴的电介质平台所提供的介电常数被降低。通过增加垂直结构60(图4)中的电介质材料的体积也可降低电介质平台18的介电常数。二氧化硅具有约3.9的介电常数。因此，不包括空腔但包括二氧化硅的实心的或填满的电介质结构可具有约3.9的介电常数。由于空的空间具有最低的介电常数(空的空间的介电常数是1)，所以包含在电介质平台中的空的空间或空穴空间越多，总体介电常数就越低。因此，相对于垂直结构60(图4)的体积增加密封空腔64A的体积，与增加垂直结构60(图4)中的电介质材料的体积相比，在降低电介质平台18的介电常数方面更加有效。

此外，相比于实心的或填满的电介质结构，电介质平台18在衬底14中引起更小的应力，因为电介质平台18包括大量不被固体占据的体积，该固体具有不同于衬底14的热膨胀系数。包括例如不具有空腔的氧化物材料的实心的或填满的电介质结构(未示出)在加热和冷却电介质结构和硅区域期间，由于硅和氧之间的热膨胀(“GTE”)系数失配，在相邻硅区域中可产生应力。因此，硅晶格上的应力可导致硅区域中的缺陷或位错。位错可导致形成在有源区域中的有源器件中不希望的过量漏电流，并因此形成诸如具有密封空腔64A的电介质平台18的电介质结构可减小或防止诸如有源区域20和21的相邻有源区域中形成位错，由于密封空腔64A可提供应力的释放。此外，相比于其中实心的或基本实心的区域通过氧化形成的实心的或基本实心的电介质结构，形成电介质平台18时产生更少的应力，因为例如，硅的氧化伴随2.2倍体积的增加。

在一些这里所述的实施例中，电介质平台18包括占据超过40％的电介质平台18的总体积的一个或多个空腔。这可导致有效介电常数减小约30％或更多，从约3.9的介电常数到约2.74的有效介电常数。在一个实施例中，电介质平台18包括占据超过50％的总体积的一个或多个空腔。这可导致有效介电常数减小约39％，从约3.9的介电常数到约2.39的有效介电常数。增加电介质平台18中的空气或空的空间的体积可导致电介质平台18具有约1.5或更小的介电常数。结果，形成在电介质平台18之上的无源元件具有对衬底14的减小的寄生电容。通过降低电介质平台18的有效介电常数并增加电介质平台18的厚度均可减小寄生衬底电容。

此外，电介质平台18可被用以增加采用半导体结构100形成的任何器件的操作频率。例如，诸如，例如电感器、电容器、或电互连件的无源构件可形成在埋入的电介质平台18之上，且可减小这些无源器件与衬底14之间的寄生电容和电感耦合，由于埋入电介质平台18具有相对低的介电常数，并由于埋入电介质平台18增加了无源构件与导电衬底之间的距离。无源构件也可被称为无源器件或无源电路元件。减小寄生衬底电容可以增加使用电介质平台形成的任何器件的操作频率。作为示例，无源构件可包含导电材料24，其中导电材料24可包含例如铝、铜、掺杂多晶硅、金、镍、或坡莫合金(permalloy)。在各种示例中，无源构件可以是电感器、电容器、电阻器、电互连件及其组合，且无源构件可耦合到形成在有源区域20和21中的一个或多个有源器件。

由于至少部分的电介质平台18形成在衬底表面中或以下，所以电介质平台18可称为埋入电介质结构。埋入可以意味着至少部分的电介质平台18在与衬底14的顶表面16共平面或基本共平面的平面以下。在一些实施例中，在该平面以下的电介质层18的部分从该平面延伸到该平面以下至少约3μm或更大的深度，且在该平面以下的电介质平台18的部分具有至少约5μm或更大的宽度。换句话说，至少部分的电介质平台18埋入衬底14中并从衬底14的顶表面向底表面延伸至少约3μm或更大的距离，且在一些实施例中埋入衬底14中的电介质平台18的部分具有至少约5μm或更大的宽度。在一些实施例中，大多数电介质平台18在衬底14的顶表面16以下。换句话说，所有的或基本上所有的电介质平台18在衬底14的顶表面16以下。

此外，由于电介质平台18可被用以隔离或分离无源器件与衬底，电介质平台18可被用以形成相对高质量的无源器件，诸如例如具有相对高Q的电容器和电感器。有源器件、诸如晶体管或二极管，可形成在与电介质平台18相邻或邻接的区域中，且这些有源器件可被耦合到无源构件，诸如形成在电介质平台18的平面顶或上表面上的螺旋电感器、互连件、微带传输线等等。增加无源构件与衬底14之间的距离允许这些无源构件实现较高Q值。

作为示例，场效应晶体管(“TFT”)76可形成在有源区域20中，且FET89可形成在有源区域21中。FET 76可以是MOSFET且可包括部分的衬底14中的源极区域81、部分的衬底14中的漏极区域80、部分的衬底14之上的栅极氧化物86、栅极氧化物86之上的栅极88、以及形成在部分的衬底14中的栅极氧化物86以下并在分别为源极区域81和漏极区域80之间的沟道区域84。FET 89可以是MOSFET且可包括部分的衬底14中的源极区域92、部分的衬底14中的漏极区域90、部分的衬底14之上的栅极氧化物96、栅极氧化物96之上的栅极98、以及形成在部分的衬底14中栅极氧化物96以下并在分别为在源极区域92和漏极区域90之间的沟道区域94。可通过在半导体衬底14中形成掺杂区域，形成FET的源极、漏极和沟道区域，且因此FET的源极、漏极和沟道区域可被称为掺杂区域。

如以上讨论的，衬底14例如可包含诸如硅的半导体材料。衬底14可作为形成在有源区域21中的垂直晶体管的部分漏极区域。在此示例中，源极接触或电极(未示出)可形成在衬底14的上表面上或邻近上表面，且漏极电极(未示出)可形成在衬底14的下表面上或邻近下表面。在操作期间，垂直晶体管中从源极电极到漏极电极的电流可基本垂直于半导体结构100的上表面和下表面。换句话说，电流实质上垂直通过垂直晶体管，从位于半导体结构100的顶表面附近的电极到位于半导体结构100的相对的底表面附近的漏极电极。美国(“US”)专利申请(具有第10/557,135号申请号，标题为“功率半导体器件及其制造方法”，2005年11月17日提交，要求专利合作条约(“PCT”)国际申请号PCT/US2005/000205，标题为“功率半导体器件及其制造方法”的优先权，该国际申请具有2005年1月6日的国际申请日以及2005年7月28日的国际公开日。这两篇专利申请的整体引用结合于此)描述了一种垂直晶体管的示例。

具有相对高的击穿电压和因而相对高的输出功率的功率晶体管可通过在邻近电介质平台18的有源区域中形成垂直晶体管来实现，由于电介质平台18可为来自邻近电介质平台18的有源区域中的电场的等电势线提供边缘端部。由于电介质平台18设置的边缘端部可减小等电势线的曲率，从而可实现较高的击穿电压。按照一般的理解，等电势线的曲率导致较低的击穿电压。为最大化击穿电压，等势线平行或基本平行于衬底14的顶表面16，且这些等势线是平坦的，有很小的曲率或没有曲率。

若希望相对高的击穿电压，则电介质平台18的接触有源区域的横向侧壁形成为相对于衬底14的顶表面16垂直或基本垂直的电介质材料，以允许等势线在电介质平台18的横向侧壁基本垂直地终止。若电介质平台18的横向侧壁相对于衬底14的顶表面16成角度，则这可能不会如期望那样减小等势线的曲率，因此，包括沟槽54、氧化物层55、和电介质侧壁57的电介质端部结构26可被包括以提供垂直或基本垂直的电介质侧壁结构以提供边缘终止。

应注意，是否包含电介质端部结构26是可选择的。在期望高电压和/或高功率的应用中，以及在电介质平台18的横向边界不包括基本垂直于衬底14的顶表面16的侧壁的应用中，端部结构26可能是想要的。例如，参看图1，电介质区域71的横向侧壁73是成角度的或锥形的，并不垂直于衬底14的顶表面16。因此，端部结构26可被包括以提供垂直或基本垂直顶表面16且不平行或基本不平行于电介质区域71的横向边界的电介质侧壁57。

电介质端部结构26可邻近、邻接和/或包围有源区域20和21以提供边缘端部，从而终止有源区域20和21中的等势线，其可导致形成在有源区域的有源器件相对较高的击穿电压。

类似地，在端部结构26被省略的实施例中，电介质平台18可邻近、邻接、和/或包围有源区域20和21，且在这些实施例中可提供终止有源区域中的等势线边缘端部，对一些类型的有源器件，诸如例如形成在有源区域中的垂直晶体管，其可导致相对较高的击穿电压。此外，如果电介质平台18包围一个或多个有源区域，则电介质平台18可被用以提供电性隔离。例如，电介质平台18可被用以将有源区域彼此电性隔离，其也可导致形成在隔离的有源区域中的任何有源器件之间的电性隔离。

尽管只讨论了单个有源器件形成在有源区域20和21中，这里描述的方法和装置并不限于此。在一些实施例中，多个有源器件可以形成在有源区域20和21中。此外，有源器件的类型也不限于场效应晶体管。可形成在有源区域20和21中的其它类型的器件包括双极结晶体管、结场效应晶体管、绝缘栅极双极结晶体管、二极管、闸流管(thyristor)、无源器件等等。

图2是在制造的开始阶段的半导体结构的截面图。图2所示的是衬底14，其可以被用作制造半导体结构100(图1)的衬底。衬底14例如可包含诸如硅的半导体材料且根据应用可被掺杂或未掺杂，但是这里描述的方法和装置并不限于此。衬底14可具有在约100μm至约1,000μm范围内的厚度。然而，在一些实施例中，通过后续减薄工艺，衬底14的厚度可以减小。

电介质材料50形成在衬底14上。层50可包含例如二氧化硅(“SiO₂”)，且可具有在约

至约

的范围内的厚度。采用沉积技术或诸如例如硅的热氧化的热生长技术可形成电介质层50。

电介质材料层52可形成在电介质层50上。层52可包含例如氮化硅(“Si₃N”)且可具有在约100A至约10,000A范围内的厚度。在一些实施例中，电介质层52具有电介质层50的厚度约两倍(“2X”)大的厚度。采用低压化学气相沉积(“LPCVD”)可形成电介质层52。

电介质层52可以用作结构100的加工过程中的蚀刻停止层、保护层、和/或掩模层。氧化物层50在衬底14和氮化硅层52之间，以防止可能由直接在衬底14上形成氮化硅层52产生的损伤。形成氮化硅的电介质层52和氧化硅的电介质层50的优点在于，氮化硅作为后续的氧化步骤期间的氧化阻挡。

电介质层52或电介质层50和电介质层52的组合可用作硬掩模，且可被称为掩模层。光致抗蚀剂(未示出)层可形成在层52之上，以用作掩模以图案化层50和52以及衬底14。由于作为用以蚀刻部分的衬底14的硅蚀刻的一部分，在电介质层52之上的光致抗蚀剂也被蚀刻，电介质层52或电介质层50和电介质层52的组合可被用作硬掩模以防止在形成空腔64(图4)期间不希望的蚀刻衬底14的上表面。在一些实施例中，层50和52作为掩模层是可选择的，如在可选择的实施例中，光致抗蚀剂层可被制成相对厚，使得在蚀刻工艺期间其不被完全腐蚀掉，因此光致抗蚀剂可被用作掩模层，而不是采用层50和52。

参看图3，光致抗蚀剂层形成在氮化硅层上。光致抗蚀剂层被图案化以形成具有暴露部分氮化硅层52的开口58的掩模结构56。

图4是图3的结构在制造的较晚阶段的截面图。图5是根据一个或多个实施例的图4的结构的俯视图，且图4是沿图5的截面线4-4的截面图。参看图4和5，氮化硅层52的暴露部分以及在氮化硅层52的暴露部分以下的部分的二氧化硅层50和衬底14例如通过蚀刻被移除，以形成多个具有侧壁62的结构60。换句话说，蚀刻形成具有底板66的空腔64，结构60从底板66延伸。结构60从底板66延伸到顶表面16。结构60可以是支柱、圆柱或壁，且也可被称为隔板、突出物、凸起或垂直结构。尽管这里结构60被描述和显示为支柱，但这里描述的方法和装置并不限于此。尽管未示出，如上所述，在其它实施例中，支柱60可以是隔板或诸如例如拉长壁的壁。空腔64也被称为开口、空穴或沟槽。

在一些实施例中，采用至少一个蚀刻操作以移除部分的层50和52以及衬底14，可形成空腔64。在其它实施例中，两个或三个蚀刻操作可被用以形成空腔64。例如，一个蚀刻操作可用以移除部分的层50、层52和衬底14。如另一个示例，三个蚀刻操作可被用以移除部分的层52、层50和衬底14。

采用湿化学蚀刻或诸如例如反应离子蚀刻(“RIE”)的干蚀刻工艺可蚀刻氮化硅层52。采用湿化学蚀刻或诸如例如反应离子蚀刻(“RIE”)的干蚀刻工艺可蚀刻二氧化硅层50。采用诸如例如反应离子蚀刻(“RIE”)的蚀刻工艺可接着移除部分的衬底14。

在一些实施例中，选择蚀刻化学使得侧壁62形成不与顶表面16垂直的角度。例如，结构60的侧壁62可以是锥形的使得结构60的上部分比结构60的下部分宽。换句话说，在结构60的上部分的结构60之间的间隔或距离基本不同于在结构60的下部分的结构60之间的距离。在一些实施例中，结构60的上部分之间的距离基本较小，或比结构60的下部分之间的距离小。在图4中，结构60的上部分之间的距离标为D1且结构60的下部分之间的距离标为D2。作为示例，结构60的下部分之间的距离可以至少约为结构60的上部分之间的距离的百分之一百零五(105％)，或大于结构60的上部分之间的距离。因此，若距离D1是约1μm，则距离D2约为1.05μm或更大。在另一个示例中，结构60的下部分之间的距离可以至少约为结构60的上部分之间的距离的百分之一百五十(150％)，或大于结构60的上部分之间的距离。换句话说，结构60的下部分之间的距离为大于结构60的上部分之间的距离的约百分之一百五十(150％)。因此，在此示例中，若距离D1为约1μm，则距离D2为约1.5μm或更大。相对于距离D1增加距离D2将进一步增加电介质平台18中的空的空间的面积，从而将进一步减小电介质平台18的有效介电常数。

空腔64的深度大于空腔64的宽度是可以期望的。因此，在一些实施例中，空腔64的深度可以是空腔64的宽度的至少两倍大(“2X”)。可选择地，空腔64的深度可以是空腔64的宽度的约至少10倍大(“10X”)。例如，若空腔64的宽度约为1μm或更小，则空腔64的深度可以约为10μm或更大。

如上所述，在一些实施例中，选择蚀刻化学使得侧壁62形成不与顶表面16垂直的角度。在一些实施例中，采用反应离子蚀刻(“RIE”)可形成具有不垂直侧壁的沟槽。采用RIE，可形成高纵横比(结构的深度与将被蚀刻的空腔的宽度之比)结构60。在一个示例中，采用一系列交替的钝化和蚀刻步骤，其包含涂布所有暴露的表面的钝化步骤、优先移除某些区域中的钝化的蚀刻步骤、和随之的蚀刻暴露部分。钝化/蚀刻循环被重复以形成高纵横比结构。作为示例，可执行衬底14的初始蚀刻以在衬底14中形成一个或多个沟槽，然后钝化步骤可包括采用沿着沟槽的侧壁和底部形成钝化层的沉积工艺形成包含聚合物(未示出)的钝化层。蚀刻步骤可包括优先移除沟槽底部和下部分的部分钝化层的干蚀刻。在其它实施例中，一个或多个蚀刻工艺参数在处理期间是可以变化的以实现特定的侧壁轮廓。可以变化的工艺参数的示例包括压力、蚀刻循环次数、钝化形成循环次数、用于钝化的前躯体的量、用于蚀刻的前躯体的量、以及功率。

如下面参考图6讨论的，执行热氧化以将部分、全部或基本全部的硅结构60转变成二氧化硅以形成二氧化硅结构70(图6)。因此，选择距离D1使得在热氧化之后二氧化硅结构70(图6)的上部分彼此分离且彼此不接触。在一些实施例中，距离D1在约0.5μm到约2μm的范围且距离D2至少约比D1大5％或更多。硅结构60的上部分的宽度标为W1且在一些实施例中约为1.5μm或更少。应注意，宽度W1越宽，氧化硅结构60的时间就越长。尺寸W1可称为直径(取决于结构60的形状)。在一些实施例中，如参考图6所描述的，在执行热氧化工艺以将部分、全部或基本全部的硅支柱60由硅转变成二氧化硅之后，二氧化硅结构70(图6)的上部分之间的距离约为1μm或更小，且二氧化硅结构70(图6)的下部分之间的距离约为1.5μm或更大。此外，二氧化硅结构70(图6)的下部分的宽度基本小于二氧化硅结构70(图6)的上部分的宽度。例如，二氧化硅结构70的上部分的宽度至少约为二氧化硅结构70的下部分的宽度的两倍大(“2X”)。换句话说，在一些实施例中，二氧化硅结构70的上部分的宽度大于约两倍的二氧化硅结构70的下部分的宽度。例如，若二氧化硅结构70的上部分的宽度为约1.5μm，则二氧化硅结构70的下部分的宽度约为0.75μm或更小。在一些实施例中，二氧化硅结构70的上部分的宽度约为二氧化硅结构70的下部分的宽度的四倍(“4X”)，但是这里描述的方法和装置并不限于此。如所了解的，减小二氧化硅结构70的下部分的宽度将进一步增加电介质平台18中的空的空间量，其将导致具有相对较低的有效介电常数的电介质平台。

在移除部分的层52、层50和衬底14之后，掩模结构56(图3)被剥离或移除。氧化也将为空腔64和结构60的侧壁的衬底14的暴露部分转变成二氧化硅。

虽然图5示出了正方形形状的空腔64，但这并不限制所要求保护的主题。空腔64可具有其它形状，包括多边形形状、圆形形状、等等。在其它实施例中，可形成电介质平台18以包围部分的衬底14。因此，空腔64可形成在部分的衬底14周围。这对采用电介质平台18将衬底14的一部分与衬底14的另一部分隔离是期望的。

图6是在制造的较晚阶段的半导体结构100的截面图。执行热氧化工艺使得结构100的暴露的硅被转换成二氧化硅，从而形成包括具有侧壁72的二氧化硅结构70的二氧化硅层或区域71。具体地，硅结构60(图4)的硅可以被部分地，或在图6所示的实施例中被完全地转变成二氧化硅以形成二氧化硅结构70。换句话说，在一些实施例中结构60的侧壁62(图4)之间的硅可基本转变成二氧化硅。此外，如图6所示在热氧化工艺期间，空腔64的底部，即底板66(图4)，也被转变成二氧化硅以形成区域70的下部分。由于硅的介电常数大于二氧化硅的介电常数，减小结构70中硅的量将减小电介质平台18的有效介电常数。

在热氧化期间，从约1个单元的硅形成约2.2个单元的二氧化硅。换句话说，从1A的硅可形成2.2A的热氧化物。结果，在参考图6所示的热氧化工艺期间形成二氧化硅具有减小结构60之间的间隔的效果(图4和5)。因此，制成的二氧化硅结构70之间的间隔小于结构60之间的间隔(图4和5)。

如可以理解的，热氧化工艺和结构60的初始形状(图4和5)可促进后续的空腔64加盖，在初始结构60中，结构60的上部分相比于结构60的下部分彼此间隔紧密。具体地，例如采用非共形的电介质材料将结构60的上部分之间的间隔(图4和5)减小到将促进空腔64A的加盖或密封的距离。此外，由于结构60的初始形状(图4和5)，制成的电介质平台18的有效介电常数被降低，因为结构60的形状允许增加电介质平台18中的空的空间量。换句话说，结构60的形状允许减小电介质平台18中的硅或二氧化硅材料的量。

尽管在热氧化工艺期间结构60的所有的硅被消耗之后，二氧化硅结构70的二氧化硅的厚度或量受限，但是热氧化工艺可持续更长以在电介质平台18的厚度和下边界增加二氧化硅厚度。换句话说，氧化工艺持续更长以在空腔64底部以及沿空腔64的横向直径上增加二氧化硅的量。

图7是在制造的较晚阶段的半导体结构100的截面图。在执行氧化工艺之后，采用光刻和蚀刻工艺可图案化氮化硅层52、二氧化硅层50以及半导体材料14。光刻工艺或操作涉及掩模的使用，且可能有时被称为掩模操作或动作。光刻和蚀刻可包括在图6中所示的制造阶段，在结构100以上形成辐照敏感材料层，诸如光致抗蚀剂(未示出)，然后采用例如紫外线(UV)辐照曝光光致抗蚀剂以形成掩模，然后采用各向异性蚀刻工艺，诸如例如反应离子蚀刻(“RIE”)，蚀刻部分的层52、层50和半导体材料14，以形成围绕电介质平台18的沟槽54。沟槽54也可被称为空腔、开口、空穴、间隙、空区域、空的空间等等。

在沟槽54形成之后，用以形成沟槽54的结构100之上的光致抗蚀剂掩模(未示出)被剥离或移除。接着，电介质层55沿沟槽54的侧壁形成。电介质层55和沟槽54形成如上讨论的电介质端部结构26。在一些实施例中，电介质层55是氧化物层，诸如具有从约

至约

的范围内的厚度的二氧化硅。可采用沉积技术或诸如例如硅的热氧化的热生长技术形成氧化物层55。

如果使用热氧化工艺形成氧化物层55，则结构100的其它部分也可能会受到热氧化工艺的影响。例如，作为此热氧化步骤的一部分，位于空腔64底部和沿空腔64横向周长的二氧化硅的量可能会增加。此外，在替代实施例中，在参照图6描述的初始热氧化工艺中，结构60可能被部分氧化，使得结构60包括硅和二氧化硅，然后结构60中保留的部分的或全部的硅可在后续的用于形成氧化物层55的热氧化工艺中被进一步转化成二氧化硅。因此，氧化物层55的厚度和位于空腔64底部、沿空腔64的横向周长以及结构70中的二氧化硅的量可通过改变用以形成二氧化硅结构70和氧化物层55的两次热氧化工艺的时机来控制。

现参考图8，在绝缘结构70之上形成材料75。材料75可被称为密封层、密封材料、盖帽层、或盖帽材料。在一些实施例中，盖帽材料75是掺杂电介质材料，诸如例如掺杂玻璃或掺杂氧化物。盖帽材料75的合适的掺杂或杂质材料包括硼、砷、磷、或铟。在沉积电介质材料期间或之后可加入杂质材料。如以上讨论的，掺杂剂可以改变掺杂电介质材料的流动与回流特性。

在一些实施例中，盖帽材料75可以使磷硅酸盐玻璃(“PSG”)，硼硅酸盐玻璃(“BSG”)，或者硼磷硅酸盐玻璃(“BPSG”)。形成盖帽材料75的技术包括化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)、减压CVD、溅射、蒸镀、常压化学气相沉积(APCVD)、次常压化学气相沉积(SACVD)，或者旋涂沉积。在一些实施例中，掺杂电介质材料75是含磷浓度在4％到8％之间的PSG。在其它实施例中，层75可在沉积期间或之后掺杂的氧化物层。例如，层75可以是采用诸如例如等离子增强CVD(“PECVD”)的沉积工艺形成的氧化物，且氧化物可在沉积期间或之后被掺以诸如杂质材料或硼或磷的掺杂剂。对材料掺入具有诸如例如磷或硼的杂质材料，可导致此材料在给定温度下具有较低的粘度。尽管材料75被描述成掺杂电介质材料，这里所述的方法和装置并不限于此。在其它实施例中，材料75可以是未掺杂电介质材料，诸如例如旋涂玻璃(SOG)。在其它实施例中，盖帽材料75可以是能被回流的任何材料，而不限于聚合物材料。

图8的实施例显示作为离散或分立的蘑菇状盖帽结构的掺杂电介质盖帽材料75，形成在电介质结构70之上，并形成在相邻电介质材料70的部分的层52之上。然而，要求保护的主题并不限于此。例如，尽管没有显示，掺杂电介质盖帽材料75可能形成连续结构，该连续结构将电介质结构70的上部分彼此相连，并且将电介质结构70的上部分与邻近电介质结构70的部分的层52相连。此外，尽管未示出，部分的掺杂电介质材料75可沿层50和52暴露的侧壁形成，和/或可在形成电介质材料75期间，沿空腔64的底面或下边界形成。然而，在一些实施例中希望限制或最小化形成在空腔64中的材料75的量。

现参考图9，盖帽材料75流动或者回流以形成密封空腔64A和回流层75A。至少部分的电介质材料71在至少部分的衬底14与至少部分的掺杂电介质材料75之间。

在一些实施例中，通过采用热能可流动或软化盖帽材料75，使得盖帽材料75流向密封空腔64。例如，通过加热盖帽材料75到足够高到使其软化和流动的温度，可流动盖帽材料75。换句话说，材料75(图8)可被加热到足够高到使其回流的温度。在一些实施例中，当盖帽材料75是电介质材料时，其在约950摄氏度(℃)到约1200摄氏度(℃)的温度范围内可流动。在一些实施例中，盖帽材料75在约1100℃以下的温度下流动。可在真空或将随后构成密封空腔64A中环境的其他环境下执行流动和回流工艺。如以上讨论的，密封空腔64A可在真空下形成。

此外，在一些实施例中，可通过将结构100放入炉中执行回流工艺，且环境可具有湿汽(wet stream)，或具有某些类型的含气体的掺杂剂，诸如例如氮气或氧气，或者氧气和氮气的混合气体。可被用作回流工艺的一部分的其它技术包括激光辅助回流或者尖峰退火(spike annealing)。

因为其回流特性，盖帽材料75也可被称为可回流材料。在盖帽材料75被回流之后，其也可被称为回流层75A。应注意，在盖帽材料75是连续结构的那些实施例中，回流可以帮助平滑盖帽材料使得层75A的上表面是平坦的或基本平坦的。

再次参照图1，例如，采用化学机械平坦化技术可平坦化层75A。应注意，平坦化层75A是可选步骤。可选的密封层77，诸如例如氮化硅(Si₃N₄)，可形成在二氧化硅层75A之上以气密密封空腔64。换句话说，可选的共形氮化硅层77可防止扩散通过和/或填入层75A中的任何开口或裂缝中，并且通常可以防止气体或者湿气穿过层75A传播进入空腔64A或沟槽54。使用低压化学气相沉积技术(“LPCVD”)可形成氮化硅层77，且氮化硅层77的厚度在约至的范围内。在一个实施例中，氮化硅层77的厚度大约是

作为LPCVD工艺的一部分，在密闭空腔64A中可形成部分真空。在其它的实施例中，密封层76可能是LPCVD低温氧化物(LTO)，LPCVD高温氧化物(HTO)，LPCVD TEOS，或者LPCVD PSG。如果采用可选的密封层77，在可选的密封层77形成之前执行CMP，因为CMP可能完全去除相对较薄的密封层77。电介质层77的形成是可选的，并且在那些不形成电介质层77的实施例中，层75A作为盖帽结构78。

在一些实施例中，密封空腔64A被排空到低于大气压的压力。换句话说，密封空腔64A中的压力在大气压以下。作为示例，密封空腔64A中的压力可能在约0.1托到约10托的范围内。空腔64A中的物质或材料的种类并不限制所要求保护的主题。例如，密封空腔64A可包含固态物质或者诸如气体或液体的流体。

尽管参照图4-9描述了单个加盖的或密封空腔64A，这里所述的方法和装置不限于此。在其它实施例中，衬底14可被蚀刻以形成多个隔离空腔。因此，如果层75A经历了裂开或破裂，由于多个空腔彼此物理隔离，来自密封空腔64A中任何气体的污染可被包含在有限的范围内。盖帽结构78结合电介质结构70和密封空腔64A形成图1所示的电介质平台(“DP”)18。

再参考图1，有源区域20和21中的部分的盖帽结构78、氮化硅层52和氧化硅层50在盖帽结构78形成之后被移除。有源和无源半导体器件可能形成在邻近电介质平台18的衬底14的部分中，或由邻近电介质平台18的衬底14的部分形成。此外，有源或无源电路元件，或者其中一部分，可能形成在电介质平台18上。举例而言，被动电路元件24形成在电介质平台18上。在一些实施例中，如果在形成有源或无源器件之前形成盖帽结构78的层75，则用于形成有源或无源器件的热步骤可在层75A将要流动的温度以下的温度。换句话说，随后的元件和器件，诸如有源或无源器件，可在用以流动层74A的温度以下的一个或多个温度下形成。例如，足够数量的掺杂剂可被加入层75A使得层75A在例如约1075℃到约1100℃的温度下流动，且在此示例中后续的工艺可在低于1075℃的温度下执行。此示例中，场效应晶体管76和89可在层75A形成之后且在低于1075℃的温度下形成。

此外，氧化物内的掺杂剂浓度的空间分布可被控制以调整流动之后氧化物的轮廓。由于重掺杂氧化物对诸如湿气的大气污染更敏感，在氧化结束之前可停止掺杂剂以保留未掺杂的氧化物壳。

尽管电介质平台18被描述为具有一个或多个空腔64A，但是这里所述的方法和装置并不限于此。例如，在可选的实施例中，空腔64A可被填充以材料，诸如例如，包括氧化物、氮化物，或硅(如果需要的话)的材料，以形成没有任何空腔的实心或被填满的电介质平台(未示出)。由于用以填充空腔64A的材料相比于空腔、沟槽、开口或空穴具有相对较高的介电常数，因此，相比于诸如电介质平台18的空气间隙电介质平台，这样的实心填满的电介质平台将具有相对较高的介电常数。可用以填充或回填充空腔64A的材料的示例，可包括氮化硅，多晶硅，或例如采用热壁硅酸四乙酯(TEOS)工艺形成的氧化物材料。

因此，披露了各种结构和方法以提供相对厚的，埋入的电介质平台，其可以是能够在电介质平台之上支撑一个或多个无源器件的电介质支撑结构。在各种实施例中，公开的电介质平台可提供电性隔离，减小寄生衬底电容，允许形成具有相对高Q的无源器件，并可使任何采用或联合电介质平台的结构实现相对较高的操作频率或相对较高的击穿电压。此外，公开的电介质平台和制造电介质平台的方法，相比于其它技术和结构，可减小可能被传入邻近电介质平台的区域的热应力。

尽管在此公开了具体实施例，但并不想要将所要求保护的主题限制在公开的实施例。在不偏离所要求保护的主题精神下可做出修改和变更。所要求保护的主题旨在包含所有这样的落入权利要求范围内的修改和变更。

Claims (54)

1.一种结构，包含：

第一电介质材料和第一空穴，在衬底表面之下；以及

掺杂电介质材料，在所述第一电介质材料之上，在所述第一空穴之上，其中至少部分的所述第一电介质材料在至少部分的所述衬底与至少部分的所述掺杂电介质材料之间。

2.权利要求1所述的结构，其中所述结构是半导体结构。

3.权利要求1所述的结构，其中所述第一空穴邻接所述第一电介质材料并邻接所述掺杂电介质材料。

4.权利要求1所述的结构，还包含第二空穴，在所述衬底的所述表面以下，且与所述第一空穴隔离，其中所述第一空穴邻接所述掺杂电介质材料，且所述第二空穴邻接所述掺杂电介质材料。

5.权利要求1所述的半导体结构，其中所述掺杂电介质材料在所述衬底的所述表面之上。

6.权利要求1所述的结构，还包含导电材料，在所述掺杂电介质材料之上，且在所述衬底的所述表面之上。

7.权利要求6所述的结构，其中所述导电材料包含铝、铜、掺杂多晶硅、金、镍、或坡莫合金，或其组合，且其中所述衬底包含硅。

8.权利要求6所述的结构，还包含有源器件，其中部分的所述有源器件形成在邻近所述第一电介质材料的所述衬底中。

9.权利要求8所述的结构，其中所述有源器件是场效应晶体管(FET)，具有栅极、栅极氧化物、源极区域、漏极区域、以及沟道区域，且所述部分的有源器件是所述场效应晶体管的所述源极区域、所述沟道区域、或所述漏极区域。

10.权利要求8所述的结构，还包含无源器件，其中所述无源器件包含所述导电层，且其中所述导电层耦合到所述有源器件。

11.权利要求10所述的结构，其中所述无源器件是电感器、电容器、或互连件、或其组合。

12.权利要求1所述的结构，还包含第二电介质材料，在所述掺杂电介质材料之上。

13.权利要求12所述的结构，其中所述第二电介质材料包含氮化硅。

14.权利要求1所述的结构，其中掺杂电介质材料是硅酸盐玻璃。

15.权利要求14所述的结构，其中所述硅酸盐玻璃包含硼或磷、或其组合。

16.权利要求1所述的结构，其中所述掺杂电介质材料是磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、或硼磷硅酸盐玻璃(PBSG)、或其组合。

17.权利要求1所述的结构，其中所述掺杂电介质材料包含氧化物。

18.权利要求17所述的结构，其中所述氧化物掺有杂质材料。

19.权利要求18所述的结构，其中所述杂质材料是硼或磷、或其组合。

20.权利要求1所述的结构，其中所述掺杂电介质材料密封所述第一空穴。

21.权利要求1所述的结构，其中所述掺杂电介质材料覆盖所述第一空穴。

22.权利要求1所述的结构，其中所述掺杂电介质材料加盖所述第一空穴。

23.一种方法，包含：

形成第一电介质材料和空穴；

形成第二电介质材料，在所述第一电介质材料之上，且在所述半导体衬底的所述表面之上；以及

加热所述第二电介质材料以密封所述空腔。

24.权利要求23所述的方法，其中所述第二电介质材料是掺杂电介质材料。

25.权利要求23所述的方法，其中所述第二电介质材料包含硅酸盐玻璃或氧化物。

26.权利要求23所述的方法，其中所述掺杂电介质材料是磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、或硼磷硅酸盐玻璃(BPSG)、或掺杂氧化物、或其组合。

27.权利要求23所述的方法，其中所述电介质材料是旋涂玻璃(SOG)或聚合物材料、或其组合。

28.权利要求23所述的方法，其中形成所述第二电介质材料，包含在所述第一电介质材料之上并在所述半导体衬底的所述表面之上沉积氧化物材料，以及在所述氧化物的沉积期间以杂质材料掺杂所述氧化物，其中所述杂质材料是磷或硼、或其组合。

29.权利要求23所述的方法，其中所述加热包含加热所述第二电介质材料以流动所述第二电介质材料以密封所述空腔。

30.权利要求23所述的方法，其中所述加热包含在氧气、氮气、或湿气流、或其组合的环境下加热所述第二电介质材料，以回流所述第二电介质材料以密封覆盖空腔。

31.权利要求23所述的方法，其中所述加热包含加热所述第二电介质材料以软化所述第二电介质材料以密封所述空腔。

32.权利要求23所述的方法，其中所述加热包含加热所述第二电介质材料以减小所述第二电介质材料的粘度以密封所述空腔。

33.权利要求23所述的方法，其中所述加热包含加热所述第二电介质材料以气密密封所述空腔。

34.权利要求23所述的方法，还包含在所述第二电介质材料之上形成第三电介质材料以气密密封所述空腔。

35.权利要求33所述的方法，其中所述第一电介质材料包含二氧化硅、所述第二电介质材料是掺杂电介质材料，且所述第三电介质材料包含氮化硅。

36.权利要求23所述的方法，其中所述空腔邻接所述第一电介质材料且还包含在加热所述第二电介质材料之后形成有源器件，其中部分的所述的有源器件在所述半导体衬底中。

37.权利要求35所述的方法，其中所述部分的所述有源器件是所述半导体衬底中的掺杂区域。

38.权利要求23所述的方法，还包含在所述第二电介质材料之上形成导电材料。

39.权利要求23所述的方法，其中所述加热包含加热所述第二电介质材料到至少第一温度或更大以流动所述第二电介质材料以密封所述空腔。

40.权利要求39所述的方法，还包含形成有源器件，其中至少部分的所述有源器件是在所述半导体衬底中，且其中所述部分的所述有源器件在所述第二电介质材料的加热之后形成，且其中形成所述有源器件包含加热所述半导体衬底到第二温度或更低，其中所述第二温度小于所述第一温度。

41.权利要求23所述的方法，其中所述半导体衬底包含硅；

其中所述形成所述空腔包含移除部分的所述半导体衬底以在所述半导体衬底的所述表面以下形成所述空腔；

其中形成所述第一电介质材料包含氧化部分的所述半导体衬底以形成所述第一电介质材料；

其中所述第一电介质材料邻接所述空腔；以及

其中所述半导体衬底包含硅，且所述第一电介质材料包含二氧化硅。

42.一种方法，包含：

在半导体衬底的表面以下形成电介质区域和沟槽；以及

在所述电介质区域之上，在所述半导体衬底的所述表面之上，并在所述沟槽之上形成掺杂电介质材料。

43.权利要求42所述的方法，其中所述掺杂电介质材料包含硅酸盐玻璃或氧化物。

44.权利要求42所述的方法，其中所述掺杂电介质材料是磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、或硼磷硅酸盐玻璃(BPSG)、或掺杂氧化物、或其组合。

45.权利要求42所述的方法，还包含在邻近所述电介质区域的所述半导体衬底中形成部分的晶体管，其中所述形成所述部分的晶体管发生在所述形成所述电介质区域和所述沟槽之后。

46.权利要求42所述的方法，还包含形成电介质结构，其中所述电介质结构在所述电介质区域和所述部分的所述晶体管之间，且其中形成所述电介质结构包含在所述半导体衬底中形成第二沟槽并执行热氧化工艺以沿所述沟槽的侧壁形成第一电介质材料。

47.一种方法，包含：

移除部分的半导体材料以形成具有下边界和从所述下边界向所述半导体材料的表面延伸的突出物的空腔，其中所述空腔的下边界在所述半导体衬底的所述表面以下；

改变所述空腔的所述下边界；以及

在所述突出物之上形成掺杂电介质材料。

48.权利要求47所述的方法，其中所述下边界在所述半导体材料的所述表面以下至少约1微米或更多。

49.权利要求47所述的方法，其中所述突出物邻接所述空腔并包含电介质材料。

50.权利要求47所述的方法，其中所述突出物为支柱、圆柱、隔板、或壁、或其组合。

51.权利要求47所述的方法，其中所述半导体材料包含硅且其中改变所述空腔的所述下边界包含执行热氧化以将沿所述空腔的所述下边界的部分的硅转变成二氧化硅。

52.权利要求47所述的方法，还包含加热所述掺杂电介质材料以流动所述掺杂电介质材料并密封所述空腔。

53.权利要求47所述的方法，其中所述空腔邻接所述掺杂电介质材料，并还包含：

在所述掺杂电介质材料之上形成第一电介质材料；

在所述第一电介质材料之上形成导电材料；以及

在与所述空腔间隔开并邻近所述空腔的所述半导体材料中形成掺杂区域，其中所述形成所述掺杂区域发生在所述形成所述空腔之后。

54.权利要求47所述的方法，其中所述移除包含移除所述部分的所述半导体材料以形成从所述下边界向所述半导体材料的所述表面延伸的所述突出物。

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