TWI364804B - Wafer level sensor package structure and method therefor - Google Patents

Wafer level sensor package structure and method therefor Download PDF

Info

Publication number
TWI364804B
TWI364804B TW096143100A TW96143100A TWI364804B TW I364804 B TWI364804 B TW I364804B TW 096143100 A TW096143100 A TW 096143100A TW 96143100 A TW96143100 A TW 96143100A TW I364804 B TWI364804 B TW I364804B
Authority
TW
Taiwan
Prior art keywords
wafer
sensing
layer
pads
stress relief
Prior art date
Application number
TW096143100A
Other languages
English (en)
Other versions
TW200921814A (en
Inventor
Jung Tai Chen
Chun Hsun Chu
Tzong Che Ho
Bor Chen Tsai
Original Assignee
Ind Tech Res Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst filed Critical Ind Tech Res Inst
Priority to TW096143100A priority Critical patent/TWI364804B/zh
Priority to US12/073,392 priority patent/US20090121299A1/en
Priority to KR1020080028284A priority patent/KR101027892B1/ko
Priority to US12/331,539 priority patent/US7915065B2/en
Publication of TW200921814A publication Critical patent/TW200921814A/zh
Application granted granted Critical
Publication of TWI364804B publication Critical patent/TWI364804B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00777Preserve existing structures from alteration, e.g. temporary protection during manufacturing
    • B81C1/00785Avoid chemical alteration, e.g. contamination, oxidation or unwanted etching
    • B81C1/00793Avoid contamination, e.g. absorption of impurities or oxidation
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032Packages or encapsulation
    • B81B7/0045Packages or encapsulation for reducing stress inside of the package structure
    • B81B7/0054Packages or encapsulation for reducing stress inside of the package structure between other parts not provided for in B81B7/0048 - B81B7/0051
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • B81C1/00182Arrangements of deformable or non-deformable structures, e.g. membrane and cavity for use in a transducer
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00Specific applications of microelectromechanical systems
    • B81B2201/02Sensors
    • B81B2201/0292Sensors not provided for in B81B2201/0207 - B81B2201/0285
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00Microstructural systems or auxiliary parts thereof
    • B81B2207/07Interconnects
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/05Temporary protection of devices or parts of the devices during manufacturing
    • B81C2201/053Depositing a protective layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13023Disposition the whole bump connector protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS

Description

1364804 100年8月26-‘曰替換ΐ 九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種晶圓級感測構裝結構與製程,特別是 有關一種在感測晶圓進行再佈線製程時可保護感測區不受污 染並可縮小構裝體積之構裝結構與製程。 【先前技術】 以目前整個微機電產業而言,微機電元件雖然與生具有微 形化與積體整合之特點,但因為整體之元件成本一直居高不 下,所以將大幅地縮減其元件可用之領域與範疇。隨著全球通 訊個人化與普及化之潮流影響,人手一機或屬機之狀況已是一 個見怪不怪之現象,就連同剛就學之小學學童,因為親子聯繫 之需求而使得手機之消費族群年齡,大幅地降低至未滿十歲之 兒童,因此大大地增加手機之需求量,而且根據拓墣在2005 年九月之調查報告中指出,全球在2005年之手機出貨數目約 為7. 6億支,且手機用戶數量將達16. 85億戶之多,同時預計 2009年時之全球手機用戶將可高達22. 36億戶。因為可見手機 之應用市場規模實在不可輕忽。 以手機的產品屬性與設計概念來說,手機除了通話的基本 功能之外,其附屬功能如影像通訊、無線資料傳輸、上網連結、 7 I3648Q4 .. 月爵修#替換 :L_100._8JiLa 100 年 8 月 26 日替換頁 時間顯示、鬧鐘提醒、記事薄、全球時差、接收能電子郵件、 個人秘書、GPS導航、衛星定位與協尋、電子地圖、無線遙控、 MP3音樂、即時影像、數位照像、數位節目接收、水平標高、 監控警示、數位遊戲機、收音機、擴充記憶體……等等的功能。 由於單機功能之無線擴充需求,將導致手機内元件數目與元件 積體化之機率大增。很不幸地,由於輕、薄、短、小之消費者 使用需求驅使,手機之本體體積不可能因為手機功能之增加而 隨之增加,相反地可能會被限制在一定之尺寸範圍内,甚至有 可能因為輕巧美觀之賣點推波助瀾下,進而縮小整體手機之外 形大小。另一方面,就是因為手機在全球市場上已是一個平民 化的產物,因此整體手機之成本已將會侷限在一合理之範圍, 不可能如高科技之儀器或配件般地高單價,也就是因為如此, 所有導入手機内之所有元件成本,將會是一個設計上之挑戰, 因此低成本且可大量一貫生產之模式,已變成所有應用在手機 内元件之一個設計準則與原則,也是技術研究之趨向。 在微機電元件成本架構上,微機電之構裝成本往往占整體 微機電元件成本之7〜8成左右,因此在降低微機電元件成本議 題上,構裝成本不但會是第一個必需檢討之課題,也是一個最 有效且重要之改進方向。而目前全球晶圓級之構裝結構還主要 8 1364804 ;: E卿換1 100年8月.26'·日替換頁| :·集中在半導體之構裝應用上,其結構設計在考量未來元件在應 用上,因半導體元件與印刷電路機板間之熱膨脹係數差異(CTE mismatch)所引起之可靠性問題,因此晶圓級構裝結構上皆會 有一應力釋放層和一導電金屬層之導線及銲墊再佈局之設 計,而目前所知之先前技術,大多集中於如何改變導線再佈局 之設計與格式來作文章,此為目前此領域最大之共通點,如美 籲國專利 US 6, 756, 671、US 6, 621,164、US 6, 790, 759 及 US 6350,705等,均未揭示針對需要在赢力釋放層留一感測區開口 -之記載。此類晶圓級構裝技術中(請參照第1A圖至第1D圖), 會在應力釋放層與原先晶片銲墊間,將再佈局之導線全面性的 在整個晶圓上作導電金屬層加載之製程。由於此些傳統半導體 晶圓10上方之應力釋放層11,是整個覆蓋除了晶片銲墊12 φ 區域外之所有晶圓10之表面,因此在利用圖案化的光阻13形 成的導電金屬層14加載之製程不會與晶圓10上之晶片表面有 所接觸,但是,此一技術應用於具有開放空間之感測晶圓上, 每個感測晶片之中皆有一感測區,且其感測區在整個構裝製程 中,必需保持與外界相通之情況,也就是說此晶圓級構裝製程 - 中的應力釋放層對於感測晶圓而言,除了晶片銲墊區域外,必 需也要在各個晶片之感測區有不得覆盖的設計’否則在後續的 9 1364804 100年8月26日替換頁 整體晶圓之導電金屬層加載製程中,其加載之金屬亦同時會加:: 載在晶圓上各感測晶片之感測區上*因此感測層材料受到污染 或是感測設計變更,導致感測層之感測功能失效、衰減、變質 或無法作動之結果。 【發明内容】 有鑑於上述缺失,本發明所欲解決的問題係在於提供一種 晶圓級感測構裝結構及其製程,以避免感測區材料在整體晶圓φ 之導電金屬層加載製程中受到污染並同時縮小構裝體積。 為解決本發明之上述問題,本發明提供之技術手段係一種· 晶圓級感測構裝結構之製程,其包含以下步驟:提供一包含有 複數個感測晶片之晶圓,其每一該感測晶片包含一感測區及複 數個銲墊;形成一應力釋放層於晶圓表面上,應力釋放層曝露 出感測區及銲墊;披覆一光阻層於應力釋放層上以遮蔽感測區| 及銲墊;圖案化光阻層以露出銲墊及電性連結於銲墊之一部份 的應力釋放層;形成一導電金屬層於光阻層所露出之應力釋放 層上,導電金屬層具有複數個重佈銲墊;去除光阻層以露出應 力釋放層及導電金屬層;再次形成一重披覆光阻層於應力釋放 層及導電金屬層上,以遮蔽感測區及銲墊;圖案化重披覆光阻. 層,以打開對應於重佈銲墊區域上方之重披覆光阻層而形成孔‘ 10 1364804 ;· 1為0·月8。雜替換頁丨1〇。年8炉26日替換頁 :·口;以及形成一導電凸塊於每一孔口以電性連接導電金屬層。 為解決本發明之上述問題,本發明提供之技術手段係一種 晶圓級感測構裝結構,包含:一晶圓係具有複數個感測晶片及 ,複數個切割道所組成,每一感測晶片係具有一主動表面,該主 動表面上包含一感測區及複數個鮮塾;一應力釋放層係位於感 測晶片之主動表面上,且露出感測區及銲墊;一導電金屬層係 參設於應力釋放層表面且與銲墊電性麵接,導電金屬層並形成複 .數個重佈銲墊;以及複數個導電凸塊係分別電性耦接於每一重 -佈銲墊上。 本案上述實施例所具有的功效為:本發明預先以光阻實體 遮盖感測晶圓之感測晶片的感測區域’使其形成晶圓之導電金 屬層製程時避免感測區域受到污染,並於後續製程中去除光 φ 阻,省卻傳統感測晶圓中,需額外以透光保護隔板接合於晶圓 表面之製程與材料成本,更可達到縮小整體構裝體積之功效。 【實施方式】 茲配合圖式將本發明較佳實施例詳細說明如下。 請參閱「第2A圖」及「第2K圖」所繪示之本發明之晶圓 • 級感測構裝結構之製程實施例之結構流程示意圖。其包含以下 ' 步驟:首先提供一晶圓20,特別是感測晶圓,晶圓20係由複 1364804 年J。县雙t換頁 ,與: -----—~ ' J | 100年8月26日替換頁 r 數個感測晶片23所組成,晶圓20具有一 」 之晶圓背面22’晶圓表面21上之每一個感測晶片23係包含— 感測區231及複數個銲墊232(第2Α圖所示)。再於晶圓表面 21形成一應力釋放層24(其主要係供應力緩衝之用,常又稱為 應力缓衝層)’其應力釋放層24係曝露出感測晶片23的感測’ 區231及銲塾232(第2B圖所示)。接著再披覆一光阻層沉於 應力釋放層24上,使遮蔽感測區231及銲墊232(第%圖所 示圖案化光阻層25’以露出銲墊232和一部份的應力釋玫 層24,其外露部份係連接於銲墊232(第2D圖所示)。形成一. 導電金屬層26於光阻層25所露出之應力釋放層24上,導電 金屬層26上並具有複數個重新分佈位置的重佈銲墊261(第2E 圖所示)。去除光阻層25,且前一步驟中所附著於光阻層25 上的導電金屬層26亦隨之去除,以露出應力釋放層24及導電 金屬層26(第2F圖所示)。續形成一重披覆光阻層27於應力釋· 放層24及導電金屬層26上,以遮蔽感測區231、銲墊232與 重佈銲墊261 (第2G圖所示)。圖案化重披覆光阻層27,以打 開對應於重佈銲塾261區域上方的重披覆光阻層27而形成複 數個孔π 28(第2H圖所示)。利用既有之形成晶圓凸塊技術如 電鍍、鋼板印刷等方式形成一導電凸塊29於每一孔口 28,以 12 接導i金屬層26。以形成一晶圓級感測構裝結構(第2I 圖至第2K圖所不)。當然上述之形成-導電凸塊製程(第21圖 第2Κ目所不)係亦可直接置放一鲜球於孔口 μ,且孔口 28 .内預先塗有助銲劑或銲膏,以利銲球之黏接(如第3Α圖及第3Β 圖所示)。 、田然,上述之形成一導電凸塊29步驟係包含一移除重披 一層27步驟及一進行迴銲(Reflow)製程步驟,而且其上 -述之移除重披覆綠層27步驟亦可於迴銲⑽心)之後再進 —行之。 本案上述實施例之導電金屬層係應用電鍍(electr〇 条鐘(vaP〇r deposition)或賤錢(sputter)形成 β 本案上述實施例中,形成一導電凸塊29於每一孔口 28以 #電性連接導電金屬層26步驟之後,更包含一切割晶圓2〇之感 /則曰a片23相鄰位置,即一般為預留之切割道5〇,以形成複數 個顆粒狀之感測晶片構裝結構。 上述實施例中,其24應力釋放層之組成物係為聚亞醯胺 (ΡΙ)、笨并環丁烷(BCB)或矽膠等。 本案上述實施例中,其光阻層25之加載,可以由泛用的 居膜成形製程,如鋼板印刷、旋轉塗佈(spin-coating)、預成 13 1364804
100年8月26日替換頁 塑膜熱壓…等等。 續請參照第2D圖,其實施例係具應力釋放層之感測晶圓 結構,包含:一晶圓20具有一晶圓表面21與複數個感測晶片 23,每一感測晶片具有一感測部及複數個銲墊,於感測晶圓之* 主動表面覆蓋一應力釋放層,應力釋放層曝露出銲墊與感測 部,形成複數個銲墊區與感測區,覆蓋一光阻層於應力釋放層 表面,並於銲墊區之對應位置形成開口以曝露出銲墊區233。 φ 續請參照第2K圖所示,在運用上述製程所形成之晶圓級感測 構裝結構,包含:一晶圓20,其係具有複數個感測晶片23及. 複數個切割道50所組成,晶圓20具有一晶圓表面21及相對 之一晶圓背面22,於晶圓表面21之每一感測晶片23係具有一 主動表面,該主動表面上包含一感測區231及複數個銲墊 2 3 2,一應力釋放層2 4,係位於晶圓2 0之感測晶片2 3之晶圓 # 表面21上,且露出感測區231及銲墊232; —導電金屬層26, 係設於應力釋放層24的表面上且與銲墊232電性耦接,導電 金屬層26並形成複數個重佈銲墊261 ;以及複數個導電凸塊 29,係分別電性耦接於每一重佈銲墊261上。 請再參照第4A圖所繪示之本發明的晶圓級感測構裝結構 之薄膜感測器實施例示意圖。上述之晶圓級感測構裝結構亦可 · 14 1364804 P ' I于仙月。曰巧替换買100年8月2.6日替換頁 , i—1QO. 8.¾ -e- --- :·進一步於晶圓20之每一感測晶片23相對於感測區231之一晶 圓背面22上,且對應於感測區231位置具有一凹穴30。又如 第4B圖繪示本發明之晶圓級感測構裝結構之薄膜感測器及強 化板實施例示意圖。於第4A圖之實施例中,亦可在晶圓背面 22更具有一强化板40,以補足開有凹穴30之晶圓20之應力 損失。又如第4C圖繪示本發明之晶圓級感測構裝結構之薄膜 隹感測器及具通孔之強化板實施例示意圖所示,在上述的第4B 圖實施例中,亦可於强化板40之對應於凹穴30位置更具有一 通孔41。 綜上所述,乃僅記載本發明為呈現解決問題所採用的技術 手段之較佳實施方式或實施例而已,並非用來限定本發明專利 實施之範圍。即凡與本發明專利申請範圍文義相符,或依本發 φ 明專利範圍所做的均等變化與修飾,皆為本發明專利範圍所涵 蓋。 【圖式簡單說明】 第1A圖至第1D圖繪示先前技術之晶圓加載導電金屬層之結構 流程示意圖; - 第2A圖至第2K圖繪示本發明之晶圓級感測構裝結構之製程實 ’ 施例之結構流程示意圖; 15 1364804 第3Α圖至第3Β圖繪系 • 弘: | 100年8月26日替換頁 第2Η圖之後之應用植球技術形成晶圓凸 塊, 第4Α圖繪*本發#晶®减測構裝結構之賴感測器實施 例不意圖, 第4Β圖繪示本發明之晶ϋ級感測構裝結構之薄膜感測器及強 化板實施例示意圖;以及 第4C圖緣示本發明之晶圓級感測構裝沾搂 ...00 „ a 衣、0構之薄膜感測器及具 通孔之強化板實施例示意圖。 【主要元件符號說明】 [先前技術部分] 10 晶圓 !1 應力釋放層 12 晶片銲·塾 121 晶片表面 13 光阻 導電金屬層 [本發明部分] 2〇 晶圓 21 晶圓表面 1364804
2 2 晶圓背面 23 感測晶片 231 感測區 232 銲墊 233 銲墊區 24 應力釋放層 25 光阻層 26 導電金屬層 261 重佈銲墊 27 重披覆光阻層 28 孔口 29 導電凸塊 30 凹穴 40 强化板 41 通孔 50 切割道 100年8月26日替換頁 17

Claims (1)

136mA__ .. -1W° B, 100年8月26日替換頁 申請專利範圍ί: 1. 一禮具45¾釋放層之感測晶圓結構,包含: 一晶圓,係具有一晶圓表面及相對之一晶圓背面,該晶 圓具有複數個感測晶片,每一感測晶片具有一感測部及複數 個銲墊,該晶圓背面具有複數個凹穴及一强化板,且每一該 些凹穴位置係對應於每一該些感測區位置,該强化板係補足 具有該些凹穴之該晶圓的應力損失,以及 一應力釋放層,係覆蓋於該晶圓表面,並曝露出該些銲 墊與該些感測部,形成複數個銲墊區與感測區。 2. 如申請專利範圍第1項所述之具應力釋放層之感測晶圓結 構,其中該强化板對應於該凹穴位置更具有一通孔。 3. —種晶圓級感測構裝結構,其包含: 一晶圓,其係包含複數個感測晶片及複數個切割道,該 晶圓具有一晶圓表面及相對之一晶圓背面,於該晶圓表面之 每一感測晶片係具有一主動表面,該主動表面上包含一感測 區及複數個銲墊; 一應力釋放層,係位於該晶圓之感測晶片之該主動表面 上,且露出該感測區及該些銲墊; 一導電金屬層,係設於該應力釋放層表面且與該些銲墊 18 1364804 Λ ί 100年8月26日替換頁 電性耦接,該導電金屬層並形成複數個重佈銲墊;以及 複數個導電凸塊,係分別電性耦接於每一該些重佈銲墊 .4.如申請專利範圍第3項所述之晶圓級感測構裝結構,其 中該晶圓之每一該感測晶片相對於該感測區之一晶圓背 面上,且對應於該感測區位置具有一凹穴。 善5.如申請專利範圍第4項所述之晶圓級感測構裝結構,其 中該晶圓背面更具有一强化板,該强化板係補足具有該 凹穴之該晶圓的應力損失。 6. 如申請專利範圍第4項所述之晶圓級感測構裝結構,其 中該强化板對應於該凹穴位置更具有一通孔。 7. —種晶圓級感測構裝結構之製程,其包含以下步驟: φ 提供一.晶圓,其包含有複數個感測晶片,該晶圓具有一 晶圓表面,該晶圓表面上之每一該感測晶片包含一感測區及 複數個銲墊; 形成一應力釋放層於該晶圓表面上,該應力釋放層曝露 出該感測區及該些銲墊; 披覆一光阻層於該應力釋放層上,以遮蔽該感測區及該 些鲜塾; 19 1364804 ·'丨· _ _.个 年月:m正替邊頁1 ....... ^•=*^100. -S. 2 0 和 100年8月26日替換頁 圖案化該光阻層,以露出該些銲墊及連接於該些銲墊之 複數個重佈銲墊預留區; 形成一導電金屬層,以於該光阻層、該些銲墊區形成一 重佈金屬層,且於該些重佈銲墊預留區形成重佈銲墊區; 去除該光阻層,以露出該應力釋放層及該導電金屬層; 形成一重披覆光阻層於該應力釋放層及該導電金屬層 上,以遮蔽該感測區及該些銲墊; 圖案化該重披覆光阻層,以打開對應於該重佈銲墊區域 上方之該重披覆光阻層而形成複數個孔口;以及 形成一導電凸塊於每一孔口以電性連接該導電金屬層。 8. 如申請專利範圍第7項所述之晶圓級感測構裝結構之製程, 其中該形成一導電凸塊於每一孔口以電性連接導電金屬層 步驟係包含一移除該重彼覆光阻層步驟及一進行迴銲製程 步驟,且其該二步驟順序可以對調。 9. 如申請專利範圍第7項所述之晶圓級感測構裝結構之製程, 其中該導電金屬層係應用電錢(electro plating)、蒸鐘 (vapor deposition)或賤鐘(sputter)形成。 10. 如申請專利範圍第7項所述之晶圓級感測構裝結構之製 程,其中於該形成一導電凸塊於每一孔口以電性連接導電金 20 1364804 100年8月26日替換頁 屬層步驟之後,更包含—切㈣㈣之 置,以形成複數個顆粒狀之感測晶片構裝結構。 11·二申請專利範圍帛7項所述之晶圓級感測構裝結構之製 程’其中該應力釋放層之組成物係選自聚魏胺⑽、笨并 環丁烷(BCB)及矽膠所組成之族群。 12. 如申請專利範圍帛7項所述之晶圓級感測構震結構之製 程’其中該導電凸塊係以電鐘方式形成。 13. 二申請專利範圍®7項所述之晶圓級感測構裝結構之製 私’其中該形成-導電凸塊製程係直接置放一鲜球於該孔 口,且該孔口内預先塗有助銲劑或銲膏。 14·如申#專利_帛7項所述之晶圓級感測構裝結構之製 〇 ”中該導電凸塊係為金凸塊(gold bump)或銲錫凸塊 (solder bump) 〇 15.如申4專利範圍帛7項所述之晶圓級感測構裝結構之製 私八中該光阻層或重披覆光阻層之披覆,係由泛用的厚膜 、衣程如鋼板印刷、旋轉塗佈(Spin-coating)或預成塑 膜熱壓形成。 21
TW096143100A 2007-11-14 2007-11-14 Wafer level sensor package structure and method therefor TWI364804B (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW096143100A TWI364804B (en) 2007-11-14 2007-11-14 Wafer level sensor package structure and method therefor
US12/073,392 US20090121299A1 (en) 2007-11-14 2008-03-05 Wafer level sensing package and manufacturing process thereof
KR1020080028284A KR101027892B1 (ko) 2007-11-14 2008-03-27 웨이퍼 레벨 센싱 패키지 및 그 제조 공정
US12/331,539 US7915065B2 (en) 2007-11-14 2008-12-10 Wafer level sensing package and manufacturing process thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW096143100A TWI364804B (en) 2007-11-14 2007-11-14 Wafer level sensor package structure and method therefor

Publications (2)

Publication Number Publication Date
TW200921814A TW200921814A (en) 2009-05-16
TWI364804B true TWI364804B (en) 2012-05-21

Family

ID=40622918

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096143100A TWI364804B (en) 2007-11-14 2007-11-14 Wafer level sensor package structure and method therefor

Country Status (3)

Country Link
US (2) US20090121299A1 (zh)
KR (1) KR101027892B1 (zh)
TW (1) TWI364804B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMI20070099A1 (it) * 2007-01-24 2008-07-25 St Microelectronics Srl Dispositivo elettronico comprendente dispositivi sensori differenziali mems e substrati bucati
TWI364804B (en) 2007-11-14 2012-05-21 Ind Tech Res Inst Wafer level sensor package structure and method therefor
KR102357937B1 (ko) 2015-08-26 2022-02-04 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102372349B1 (ko) * 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
US20210125948A1 (en) * 2019-10-28 2021-04-29 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0702221A3 (en) * 1994-09-14 1997-05-21 Delco Electronics Corp Sensor integrated on a chip
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
KR100306842B1 (ko) * 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
KR100344833B1 (ko) 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
US6756671B2 (en) * 2002-07-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic device with a redistribution layer having a step shaped portion and method of making the same
KR20040080602A (ko) * 2003-03-12 2004-09-20 주식회사 하이닉스반도체 웨이퍼 레벨 패키지 제조방법
US6790759B1 (en) * 2003-07-31 2004-09-14 Freescale Semiconductor, Inc. Semiconductor device with strain relieving bump design
KR100548581B1 (ko) 2004-07-22 2006-02-02 주식회사 하이닉스반도체 웨이퍼 레벨 칩 스케일 패키지
TWI253700B (en) * 2004-08-03 2006-04-21 Ind Tech Res Inst Image sensor module packaging structure and method thereof
TWI239594B (en) * 2004-10-06 2005-09-11 Advanced Semiconductor Eng Redistribution layer structure of a wafer and the fabrication method thereof
TWI251886B (en) * 2004-11-03 2006-03-21 Advanced Semiconductor Eng Sensor chip for defining molding exposed region and method for manufacturing the same
JP4777644B2 (ja) * 2004-12-24 2011-09-21 Okiセミコンダクタ株式会社 半導体装置およびその製造方法
US7582556B2 (en) * 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
KR100707801B1 (ko) 2005-08-10 2007-04-17 주식회사 하이닉스반도체 웨이퍼 레벨 패키지 및 그의 제조 방법
US7622782B2 (en) * 2005-08-24 2009-11-24 General Electric Company Pressure sensors and methods of making the same
TWI364804B (en) 2007-11-14 2012-05-21 Ind Tech Res Inst Wafer level sensor package structure and method therefor

Also Published As

Publication number Publication date
US7915065B2 (en) 2011-03-29
US20090121299A1 (en) 2009-05-14
KR20090049974A (ko) 2009-05-19
US20090124074A1 (en) 2009-05-14
TW200921814A (en) 2009-05-16
KR101027892B1 (ko) 2011-04-07

Similar Documents

Publication Publication Date Title
US7338891B2 (en) Semiconductor chip, mounting structure thereof, and methods for forming a semiconductor chip and printed circuit board for the mounting structure thereof
TWI286454B (en) Electrical connector structure of circuit board and method for fabricating the same
US8174090B2 (en) Packaging structure
JP4016984B2 (ja) 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
TWI251314B (en) Manufacturing method of semiconductor device, semiconductor device, circuit substrate and electronic equipment
CN100587931C (zh) 用于晶圆片级芯片尺寸封装的再分布层及其方法
CN108695292A (zh) 具有微带架构和电接地表面导电层的集成电路封装基底
US20120049343A1 (en) Conductive connection structure with stress reduction arrangement for a semiconductor device, and related fabrication method
JP2006108690A (ja) 再配線基板を用いたウェーハレベルチップスケールパッケージの製造方法
TWI364804B (en) Wafer level sensor package structure and method therefor
TW200933845A (en) Semiconductor package and camera module
TW200908306A (en) Image sensor package and fabrication method thereof
CN101335280A (zh) 影像感测元件封装体及其制作方法
CN103946965B (zh) 封装上受控的管芯上焊料集成及其装配方法
US20120100671A1 (en) Semiconductor Package And Method Of Manufacturing The Same
CN102593102B (zh) 半导体芯片、堆叠型半导体封装体及其制造方法
TW201021174A (en) Semiconductor substrate, package and device and manufacturing methods thereof
TW200832576A (en) Method of packaging a device having a keypad switch point
KR102101712B1 (ko) 브릿지 기판을 포함하는 인쇄회로기판
JP2014503992A (ja) 埋込みトレースによって画定される導電性パッド
CN110620048B (zh) 用于增强三维结构到衬底的粘附的方法以及相关组合件及系统
US8237258B2 (en) Semiconductor module including a semiconductor device, a device mounting board, and a protecting layer therebetween
TWI278979B (en) Chip package substrate and manufacturing method thereof
TW201250947A (en) Package structure having a micromechanical electronic component and method of making same
KR20120135626A (ko) 반도체 칩 패키지의 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees