CN110620048B - 用于增强三维结构到衬底的粘附的方法以及相关组合件及系统 - Google Patents

用于增强三维结构到衬底的粘附的方法以及相关组合件及系统 Download PDF

Info

Publication number
CN110620048B
CN110620048B CN201910455692.1A CN201910455692A CN110620048B CN 110620048 B CN110620048 B CN 110620048B CN 201910455692 A CN201910455692 A CN 201910455692A CN 110620048 B CN110620048 B CN 110620048B
Authority
CN
China
Prior art keywords
photodefinable material
photodefinable
substrate
semiconductor
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910455692.1A
Other languages
English (en)
Other versions
CN110620048A (zh
Inventor
C·J·甘比
N·段
C·S·蒂瓦里
O·R·费伊
陈莹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110620048A publication Critical patent/CN110620048A/zh
Application granted granted Critical
Publication of CN110620048B publication Critical patent/CN110620048B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/1191—Forming a passivation layer after forming the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements

Abstract

本申请案涉及用于增强三维结构到衬底的粘附的方法以及相关组合件及系统。在半导体结构上形成3D结构的支撑件的方法包括通过沉积、选择性暴露及固化从光可界定材料形成所述支撑件。还揭示包含具有相关联支撑件的3D结构的半导体裸片及半导体装置。

Description

用于增强三维结构到衬底的粘附的方法以及相关组合件及系统
优先权主张
本申请案主张2018年6月20日申请的第16/013,237号美国专利申请案“用于增强三维结构到衬底的粘附的方法以及相关组合件及系统(Methods for Enhancing Adhesionof Three-Dimensional Structures to Substrates,and Related Assemblies andSystems)”的申请日权益。
技术领域
本发明的实施例涉及半导体装置制造的方法，且更特定来说，涉及用于增强三维(3D)结构到此类半导体装置的衬底的粘附的方法以及相关组合件及系统。
背景技术
增加电路密度是半导体装置制造商的持续目标。一种长期受青睐的配置是垂直堆叠式半导体裸片的组合件，其中至少一些是电互连的且堆叠式裸片组合件机械连接且电连接到更高级封装，例如承载导电迹线的插入物或其它衬底。
一种采用多个堆叠式半导体裸片的配置是微柱栅阵列封装(“MPGA”)。此封装包括从最高裸片垂直互连到最低裸片的多个(例如四(4)个)动态随机存取存储器(DRAM)半导体存储器裸片的堆叠，以及从最低存储器裸片的下侧延伸以连接到逻辑裸片或芯片上系统(SoC)裸片的多个导电柱。
逻辑裸片或SoC裸片的供应商常规地将其装置安装到插入物，例如球栅阵列(BGA)衬底、逻辑或包含用于连接到MPGA下侧上的导电柱的导电通孔的SoC裸片。MPGA经安装到插入物上的逻辑裸片或SoC裸片且接着用囊封剂将组合件包覆为成品球栅阵列(BGA)封装。
实施为所谓“宽I/O”存储器装置的前述配置实现快速存储器存取且降低功率要求。
一种特别有前途的MPGA配置是裸片组合件，其在用硅通孔(TSV)互连的DRAM裸片的垂直堆叠下方并入高速逻辑裸片。DRAM裸片专门配置为仅处置数据，而逻辑裸片提供裸片组合件内的所有DRAM控制。所述设计有望减少延时，且大大改善带宽及速度，同时显著降低功率需求及物理空间要求且通过使用不同逻辑裸片为多个平台及应用提供灵活性。如上文所描述的裸片组合件的一个此实施方案可表征为包括在DRAM裸片上方且与逻辑裸片接触的导热包覆件的存储器立方体DRAM(MCDRAM)，其中导热包覆件在外围延伸超出DRAM裸片堆叠。此裸片组合件的另一实施方案可表征为混合存储器立方体(HMC)，其中盖子经安置在DRAM裸片堆叠上方而与逻辑裸片外围接触。
上述设计的最终产品将找到各种各样的应用，尤其包含移动电子装置，例如所谓“智能电话”、膝上型计算机及笔记本计算机、超级计算机、
Figure BDA0002076513880000021
装置、
Figure BDA0002076513880000022
及
Figure BDA0002076513880000023
装置及
Figure BDA0002076513880000024
装置。
关于实施上述设计的一个重要问题是提供半导体裸片的接合垫及其它表面部分与呈间距紧密的小直径柱形式的3D结构之间的足以承受可靠性压力测试的良好粘附，所述3D结构用来提供到另一半导体裸片、堆叠中的所述半导体裸片上方或下方的插入物或其它衬底的可靠电连接、稳定堆叠式半导体裸片或在没有电连接的情况下提供热传递。
然而，前述专利中所揭示的方法不适用于形成在半导体裸片上的一些结构，且具体来说不适用于其中在半导体裸片的衬底上或上方形成的3D结构非冶金地接合到所述裸片的下层金属结构(例如，接合垫)的那些结构。在其它情况下，即使冶金接合的3D结构也可能无法针对所有应用都展现出足够的剪切强度。
在半导体裸片的垫互连结构上呈常规柱形式的3D结构中，呈柱形式的导电元件的铜材料在接合垫的经暴露表面及钝化材料上方延伸，所述钝化材料围绕接合垫的部分且在接合垫的部分外围延伸，所述柱经接合到接合垫及钝化材料两者。在包括覆盖柱的焊接材料的质量回流的热诱导接合期间建立连接性以将半导体裸片附接且电连接到另一组件(例如另一裸片、插入物或更高级封装)时，通过到接合垫的冶金接合结合到与接合垫接触的区域外围的钝化材料的接合而向导电元件提供的结构支撑可为足够的。类似地，如果不采用焊接材料，那么可通过热压接合将柱扩散接合到另一组件的端子垫。然而，对于某些应用，可能期望向柱提供额外结构支撑以增强其粘附，且具体来说是柱到接合垫的附接的剪切强度。
另外，当制造例如呈非电活性的所谓“虚设”柱、接线柱、柱状物或形成为支座或支腿的其它配置的3D结构以当与另一组件一起组装时稳定具有一或多行中心接合垫的半导体裸片时，不会在3D结构的金属材料与下层钝化材料之间形成冶金接合。响应于3D结构增强半导体裸片与和其它组件电隔离的另一组件之间的热传递也会出现类似问题。因此，3D结构的粘附的剪切强度可能受损到对于处置及与其它组件一起组装来说不可接受的程度。
发明内容
在一些实施例中，一种增强3D结构到半导体衬底的粘附的方法包括：将光可界定材料施加到半导体衬底的表面且围绕从所述表面突出的至少一个3D结构的外围；将邻接所述至少一个3D结构的所述光可界定材料暴露于小于足以穿透所述光可界定材料的基本上整个厚度的辐射能量剂量的辐射能量亚剂量，同时将所述光可界定材料中与所述至少一个3D结构横向隔开的至少一个其它部分暴露于所述辐射能量剂量；及移除暴露于所述辐射能量剂量的所述光可界定材料厚度。
在其它实施例中，一种增强3D结构到半导体衬底的粘附的方法包括：仅邻接从半导体衬底的表面突出的至少一个3D结构的外围将正色调光可界定材料施加到所述表面；及将所述正色调光可界定材料固化成基本上固态以形成支撑件。
在进一步实施例中，一种增强3D结构到半导体衬底的粘附的方法包括：仅邻接从半导体衬底的表面突出的至少一个3D结构的外围将负色调光可界定材料施加到所述表面；将所述负色调光可界定材料暴露于辐射能量；及将所述负色调光可界定材料固化成基本上固态以形成支撑件。
在又进一步实施例中，一种增强3D结构到半导体衬底的粘附的方法包括：将光可界定材料施加到半导体衬底的表面，所述光可界定材料的部分围绕且邻接从所述表面突出的至少一个3D结构的外围；将围绕且邻接所述至少一个3D结构的所述光可界定材料部分暴露于足以穿透所述光可界定材料的基本上整个厚度的辐射能量剂量，同时防止将所述至少一个3D结构的顶部及所述光可界定材料中与所述至少一个3D结构横向隔开的至少一个其它部分上方的光可界定材料暴露于所述辐射能量剂量；及移除未暴露于所述辐射能量剂量的所述光可界定材料。
在又其它实施例中，一种半导体装置包括：至少一个半导体裸片，其包括集成电路且在其有源表面上具有接合垫；第一3D结构群组，其包括在所述接合垫上且与所述接合垫接触的金属柱；第二3D结构群组，其包括在所述有源表面上方的钝化材料上且与所述钝化材料接触的金属柱；及支撑元件，其邻接所述第二3D结构群组的至少一些3D结构且至少粘附到所述钝化材料。
在又进一步实施例中，一种半导体结构包括：半导体衬底；至少一个导电元件，其包括所述半导体衬底的主表面上的柱；及支撑元件，其包括经固化光可界定材料，所述经固化光可界定材料围绕及接触所述柱且经粘附到所述柱及所述半导体衬底的所述主表面。
附图说明
图1及2是根据本发明的实施例的用于制造呈柱形式的3D结构的方法的部分的示意性侧视截面图，此类结构易受进一步处理影响；
图3A到3E是根据本发明的实施例的用于制造3D结构的支撑元件的方法的示意性侧视截面图；
图4A到4E是根据本发明实施例的用于制造3D结构的支撑元件的方法的示意性侧视截面图；
图5是根据本发明的实施例的包含具有相关联支撑元件的3D结构的半导体裸片的示意性侧视图；
图6是根据本发明的实施例的包含具有相关联支撑元件的3D结构的半导体裸片的示意性俯视图；
图7是根据本发明的实施例的包含内含具有相关联支撑元件的3D结构的堆叠式半导体裸片的电子组合件的部分的示意性侧视图；
图8A及8B分别是根据本发明实施例的具有相关联支撑元件的3D结构的示意性侧视截面图；及
图9是根据本发明的一或多个实施例的包含内含具有相关联支撑元件的3D结构的至少一个半导体裸片的电子系统的框图。
具体实施方式
揭示用于半导体裸片组合件的3D结构、包含此类3D结构的半导体裸片组合件及增强此类3D结构到例如半导体裸片的衬底的粘附的方法。如本文中所使用，术语“3D结构”表示且包含形成在半导体裸片的衬底上或上方且在横向于衬底的方向上从衬底突出的三维元件。换句话说，3D结构展现平行于衬底的主平面的长度及宽度(其可相同)以及横向于主平面的高度。
本发明人已认识到，半导体装置制造及封装的期望特性是提供3D结构到半导体衬底的增强粘附而不增加3D结构的高度，且因此不增加封装高度且不改变接合线厚度且不将新材料引入到已结合给定封装设计使用的那些材料。另外，高度期望具有3D结构的半导体裸片的电特性在增强粘附时不变，或设计中的3D结构不需要重新设计。
本发明的实施例可增加3D结构的剪切强度以防从下层衬底表面移位，从而在封装过程层级处而非通过上游过程变化或设计变化增强制造工艺的稳健性。
如本文中所使用，术语“晶片”表示且包含呈块状半导体衬底形式的一定体积的半导体材料，且不限于常规的大体上圆形晶片。如本文中所使用，术语“半导体材料”表示且包含硅、锗、砷化镓、磷化铟及其它III-V或II-VI型半导体材料。如本文中所使用，术语“半导体衬底”、“半导体裸片”及“裸片”及其复数形式表示且包含承载集成电路且从块状半导体衬底单切的半导体材料的一或多个区段。如本文中所使用，术语“存储器裸片”及其复数形式表示且包含所有形式的集成电路存储器，作为非限制性实例包含DRAM、SRAM、快闪存储器及其它存储器形式。
如本文中所使用，术语“主表面”表示且包含晶片、半导体衬底或半导体裸片的有源表面及背侧中的一者。如本文中所使用，术语“主平面”表示且包含平行于晶片的有源表面及背侧、晶片的部分或半导体裸片的平面。
如本文中所使用，术语“光可界定材料”表示且包含配制成响应于暴露于辐射能量而改变一或多种材料特性的材料。此类材料特性包含但不限于材料化学及结构特性，且具体来说包含或缺乏在选定溶剂中的相对溶解度。光可界定材料的实例包含市售的正色调及负色调光致抗蚀剂，以及如用来在此类光致抗蚀剂中提供前述行为的载体流体中的溶液或悬浮液中的其它材料。光致抗蚀剂的具体非限制性实例包含正及负聚酰亚胺抗蚀剂。溶剂的实例包含在暴露于辐射能量之后结合光致抗蚀剂采用的显影剂。
如本文中所采用，视情况而定且如所属领域一般技术人员所认识到，如结合给定参数所使用的术语“约”及“基本上”各自表示且包含与正常制造公差、材料变动、测量仪器准确度、控制一致性等内的给定参数参考的指定值的差异。
如本文中所使用，关于3D结构的术语“粘附”表示且包含将3D结构接合及固定到衬底的表面或衬底上方的其它材料，直接地及组合接触3D结构及衬底的相关联支撑元件两者。
如本文中所使用，术语“套环”及“支撑件”各自表示且包含与3D结构分离且邻接以增强3D结构的粘附及支撑的结构，且不限于环形结构或不一定是围绕3D结构的结构。例如，套环可位于3D结构的一侧上，绕3D结构的直径的部分延伸或在矩形或多边形结构的一些而非所有侧上延伸。
下文描述提供具体细节(例如材料类型及处理条件)以便提供对本发明的实施例的详尽描述。然而，所属领域的一般技术人员将理解，可在不采用这些具体细节的情况下实践本发明的实施例。实际上，本发明的实施例可结合行业中所采用的常规半导体制造技术来实践。另外，下文所提供的描述不形成用于制造半导体装置的完整工艺流程。下文仅详细描述理解本发明的实施例所必需的那些过程动作及结构。可通过常规制造技术执行从半导体结构形成完整半导体装置的额外动作。
在下文详细描述中参考附图，附图形成下文详细描述的部分且其中以说明方式展示可实践本发明的具体实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实施本发明的实施例。然而，可实施其它实施例，且可进行本发明所涵盖的结构变化、逻辑变化及电变化。本文中所呈现的说明并不意味着是任何特定半导体裸片或半导体装置的实际视图，而仅仅是用来更完全描述本发明的实施例的理想化表示。本文中所呈现的附图不一定按比例绘制。另外，附图之间的共同元件可保持相同或类似数字标号。
为了清楚起见且仅作为实例，本发明的方法及相关结构的某些实施例的下文描述主要关于形成在半导体衬底上的两个3D结构表征，一个此3D结构包括晶片的有源表面上的垫(即，接合垫)结构上的柱且另一此结构包括形成在晶片的有源表面上的钝化材料上的柱。然而，在实践中，可对于晶片规模的效率执行各种实施例，以在驻留在晶片上的数百个半导体裸片上形成前述类型中的每一者的数千个3D结构。此晶片规模处理对于所属领域的一般技术人员来说是熟知的且因此将不再详细描述。
在下文描述中，为了清楚起见，由相同或类似参考数字描述附图中所描绘的类似元件及特征。
现参考附图的图1及2，描述用于制造半导体裸片的3D结构的方法及所得结构的实施例。
在图1中，半导体裸片102包括由钝化材料116及再钝化材料116'(如果采用单独的此种材料)围绕的有源表面114上的接合垫112。接合垫112可包括铜或铝材料，且钝化材料116可包括例如SiNx、SiOx及SiOxNy中的至少一者。在一个实施例中，钝化材料116及/或再钝化材料116'可包括通过化学气相沉积(CVD)技术施加的SiO2及Si3N4。再钝化材料116'还可包括例如聚合物材料，例如聚酰亚胺材料。钝化材料116或再钝化材料116'可在接合垫112的横向外围113上方延伸一段距离(例如约5μm到7μm)，从而使接合垫112的相当大的一部分暴露以形成导电元件104(参见图2)。
在图2中，呈导电元件形式的3D结构(为了简单起见，后文中简称为“3D结构104”)可通过以下步骤形成：在钝化材料116及铜或铝接合垫112上方循序地毯式沉积例如钨、钛、钛/钨或钽的晶种材料106(例如，通过物理气相沉积PVD)；用正或负色调光致抗蚀剂108(以虚线展示)选择性地遮蔽晶种材料106(正或负色调光致抗蚀剂108经施加到例如约44μm的厚度且经图案化以留下孔110，从而暴露在接合垫112上方且在覆盖接合垫112的外围部分的钝化材料116上的第一选定区域A1及接合垫112外围的第二选定区域A2上的晶种材料106)；及通过电镀在经暴露晶种材料106上形成铜材料118的柱。应注意，在施加光致抗蚀剂108之前可选择性地遮蔽及蚀刻晶种材料106，使得晶种材料106仅保持在要形成3D结构104的位置处(例如，在接合垫112及周围钝化材料116上方)。替代地，晶种材料106可保持在有源表面114上的整个钝化材料116上方以在其上形成3D结构且稍后被移除。在形成时，包括铜材料118的柱的3D结构104经配置用于通过热压接合过程引发的与另一组件的端子垫的扩散接合。任选地，如果要采用热引发质量回流来连接到另一组件，那么可在铜材料118上形成镍材料120及焊接材料122(例如，SnAg)或其它可电镀材料(例如，Sn、SnCu)。铜材料118的柱可具有例如约30μm横向范围(例如，直径)的直径，其中铜材料118的约15μm与接合垫112的材料接触，另一约15μm与钝化材料116上方的晶种材料106接触。在一些实施例中，电镀镍材料120可用作势垒层以防止在铜材料118与焊接材料122之间形成金属间化合物。镍材料120可包括例如约3μm的厚度。经电镀焊接材料122可包括例如约15μm的厚度。导电元件104的所有材料厚度是近似的，因为经电镀铜材料118、镍材料120及焊接材料122在实践中可在邻近材料之间展现非线性(例如，弧形)边界。在完成电镀过程之后，接着从有源表面114移除光致抗蚀剂108及晶种材料106。
参考图3A到3E，将描述根据本发明的方法的第一实施例。图3A是组合件100的部分的示意性侧视截面图，组合件100包括在有源表面114上具有接合垫112的半导体裸片102。如上文关于图1及2所描述那样形成呈例如铜材料118(任选地用镍材料120及焊接材料122覆盖)的柱形式的3D结构104。为了简单起见，图3A的左手侧的3D结构104r经形成在接合垫112上且通过晶种材料106粘附到钝化材料(标记为116)的邻近部分，晶种材料106经沉积、经遮蔽及选择性地经蚀刻以使仅在其上形成3D结构的位置处留下晶种材料106，如关于图1及2所描述。然而，图3A的右手侧的3D结构104r经形成在钝化材料116上且通过晶种材料106仅粘附到钝化材料116，从而导致基本上较弱接合，尤其是易受剪切应力影响。
如图3B中所展示，在有源表面114上的钝化材料116上方非选择性地施加展现介电(即，电绝缘)性质且作为非限制性实例包括正色调光可界定材料(例如光可界定聚酰亚胺)的光可界定材料130到约2μm到约10μm的厚度，还覆盖3D结构104l及104r到例如约1μm或更小的第二较小厚度(未展示)。旋涂可用来在有源表面114上方施加可流动的光可界定材料130，因为离心力及重力的组合可用来根据需要减少导电元件104上方的光可界定材料130的厚度。也可采用可流动的光可界定材料130的喷涂。使用相对粘性的光可界定材料130使能够在3D结构104上方变薄，同时确保在有源表面114上方有足够厚度的光可界定材料130。光可界定材料130可通过所谓“直写”工艺沉积，其类似于喷墨打印中所采用的工艺。光可界定材料130也可使用真空层压施加为干膜，所述技术还促进3D结构104上方的光可界定材料130变薄。适用于光可界定材料的电介质材料包含例如聚酰亚胺、环氧树脂、聚苯并恶唑(PBO)及苯并环丁烯(BCB)。仅作为实例，光可界定材料供应商包含加利福尼亚州森尼维耳市的JSR Micro公司、日本东京的住友电木(Sumitomo Bakelite)有限公司、新泽西州帕林市的HD Microsystems及亚利桑那州凤凰城的信越化工(Shin-EtsuMicroSi)。一种合适光可界定材料是由日本东京Asahi Kasei公司供应的MA1001。
在图3C中，在将光可界定材料130施加到有源表面114上方的钝化材料116且在3D结构104l及104r上方施加光可界定材料130之后，将在有源表面114上方且在左手3D结构104l上方延伸的光可界定材料130的部分暴露于选定宽带辐射能量剂量RD，例如汞弧光源。选定剂量量值包括例如功率量值E0，通过使光可界定材料130可溶于显影剂中而从有源表面114上方基本上完全移除光可界定材料130的厚度所需的辐射能量剂量RD。就相对所要功率来说，穿透例如约5μm厚度的聚酰亚胺基光可界定材料130所施加的剂量RD可包括约150mJ的能量，而E0＝500mJ。宽带辐射能量可包括分别在436nm、405nm及365nm的波长峰值处的G-H-I紫外宽带暴露。采用E0的选定宽带辐射能量剂量RS导致穿透光可界定材料130的厚度，从而使经穿透部分可溶于显影剂中且因此可被显影剂移除。
此外且还如图3C中所描绘，上述汞弧光源可用来利用部分光学透射光掩模132(在所属领域中通常表征为“灰色调主光罩”或“渗漏铬”掩模)产生辐射能量亚剂量RSD，以将右手3D结构104r上方及附近的光可界定材料130暴露于经减少辐射能量剂量RSD。铬常规地用作阻挡光透射的掩模材料，且渗漏铬掩模包括铬或其它掩模材料的棋盘图案及极小分辨率(例如小于1μm，例如0.5μm或甚至0.25μm分辨率)的开放区域。用部分光学透射光掩模132覆盖半导体裸片102可用来通过使用光掩模特性限制辐射能量透射以实现所期望能减少来将全辐射能量剂量RD减少到合适亚剂量RSD。采用小于E0的选定宽带辐射能量亚剂量RSD导致仅穿透光可界定材料130的厚度的部分，从而使仅经穿透部分可溶于显影剂中且因此可被显影剂移除。应注意，如果施加光可界定材料130的干膜，那么根据需要光掩模132可经配置以将全辐射能量剂量RD提供到3D结构104r的顶部以便暴露及移除所述膜的全厚度，而环形渗漏铬区段与3D结构104r对准且围绕3D结构104r延伸。
如图3D中所展示，在暴露于辐射能量之后，使正光可界定材料130显影。接着，移除在有源表面114上方的钝化材料116上方及在左手3D结构1041上方及在左手3D结构1041的侧周围的已基本上完全由辐射能量剂量RD穿透及暴露的光可界定材料130。然而，由于接近右手3D结构104r的辐射能量RSD的量值减少，因此在有源表面114上方且围绕右手3D结构104r的光可界定材料130的全厚度尚未被穿透及暴露。因此，当光可界定材料130的厚度的经暴露部分显影且溶解时，未经暴露厚度130u保持在有源表面114上方，围绕且接触3D结构104r。
如图3E中所展示，在光可界定材料130已显影之后，其通过高温固化而固化，粘附到钝化材料116及3D结构104，且绕3D结构104r形成呈套环134形式的基本上固体支撑元件。套环134可充当剪切应力缓冲器，从而降低在处置及组装期间机械损坏的可能性且避免电问题或其它可靠性问题的可能性。经固化光可界定材料130的形状(在图3E中被展示为大体上截头圆锥形)可通过在热预算限制内选择性地改变固化温度及温度斜升来调整。固化中的快速温度斜坡可更多地保留光可界定材料130的初始形状，而缓慢温度斜升可允许光可界定材料在固化期间坍落，从而导致如图4E中所展示的形状。光可界定材料130与所采用显影剂之间的相互作用也可影响套环134的最终形状。应注意，光可界定聚酰亚胺展现到聚酰亚胺钝化材料以及SiNx、SiOx及SiOxNy的钝化材料的大量粘附，此粘附是化学相依的。因此，除聚酰亚胺之外且如上所述的光可界定材料130可与其它钝化材料一起使用以最大化相互粘附。另外，如本发明的实施例中所采用的光可界定材料与多组件半导体装置组合件的接合线中所采用的毛细管底部填充(CUF)材料、非导电膏(NCP)材料及非导电膜(NCF)材料兼容。
参考图4A到4E，将描述根据本发明的方法的另一实施例。图4A是组合件100'的部分的示意性侧视截面图，组合件100'包括在有源表面114上具有接合垫112的半导体裸片102。基本上如上文关于图1及2所描述那样形成呈例如铜材料118(任选地用镍材料120及焊接材料122覆盖)的柱形式的3D结构104l及104r，不同之处在于在施加及图案化光致抗蚀剂108之前未选择性地遮蔽及蚀刻钝化材料116上的毯式沉积的晶种材料106。为了简单起见，图4A的左手侧的3D结构104l通过晶种材料106粘附到接合垫112及有源表面114上方的钝化材料(标记为116)，晶种材料106如关于图1及2所描述那样沉积。然而，图4A的右手侧的3D结构104r通过晶种材料106仅粘附到钝化材料116，从而导致显著较弱接合，尤其是易受剪切应力影响。
如图4B中所展示，展现介电(即，电绝缘)性质且作为非限制性实例包括正色调光可界定材料(例如光可界定聚酰亚胺)的光可界定材料130非选择性地施加在有源表面114上的钝化材料116上方，池化到有源表面114上的约2μm到约10μm的厚度，且还覆盖3D结构104l及104r的顶部及侧到例如约1μm或更小的第二较小厚度(未展示)。旋涂可用来在有源表面114上方施加可流动的光可界定材料130，因为离心力及重力的组合可用来根据需要减少光导电元件104上方的可界定材料130的厚度。也可采用可流动的光可界定材料130的喷涂。使用相对粘性的光可界定材料130使能够在3D结构104上方减薄，同时确保在有源表面114上方有足够厚度的光可界定材料130。光可界定材料130可通过所谓“直写”工艺沉积，其类似于喷墨打印中所采用的工艺。光可界定材料130也可使用真空层压施加为干膜，所述技术还促进使3D结构104上方的光可界定材料130减薄。适用于光可界定材料的电介质材料包含例如聚酰亚胺、环氧树脂、聚苯并恶唑(PBO)及苯并环丁烯(BCB)。仅作为实例，光可界定材料供应商包含加利福尼亚州森尼维耳市的JSR Micro公司、日本东京的住友电木(Sumitomo Bakelite)有限公司、新泽西州帕林市的HD Microsystems及亚利桑那州凤凰城的信越化工(Shin-EtsuMicroSi)。合适光可界定材料包含例如由日本东京旭化成(AsahiKasei)公司供应的MA1001。
在图4C中，在将光可界定材料130施加到有源表面114上方的钝化材料116且在3D结构104l及104r上方施加光可界定材料130之后，将在有源表面114上方且在左手3D结构104r上方延伸的光可界定材料130的部分暴露于选定宽带辐射能量剂量RD，例如汞弧光源。选定剂量量值包括例如功率量值E0，通过使光可界定材料130可溶于显影剂中而从有源表面114上方基本上完全移除光可界定材料130的厚度所需的辐射能量剂量。就相对所要功率来说，穿透例如约5μm厚度的聚酰亚胺基光可界定材料130所施加的剂量RD可包括约150mJ的能，而E0＝500mJ。宽带辐射能量可包括分别在436nm、405nm及365nm的波长峰值处的G-H-I紫外宽带暴露。采用E0的选定宽带辐射能量剂量RS导致穿透光可界定材料130的整个厚度，从而使经穿透部分可溶于显影剂中且因此可被显影剂移除。
此外且还如图4C中所描绘，上述汞弧光源可用来利用部分光学透射光掩模132(在所属领域中通常表征为“灰色调主光罩”或“渗漏铬”掩模)产生辐射能量亚剂量RSD，以将右手3D结构104r上方及附近的光可界定材料130暴露于经减少辐射能量剂量RSD。铬常规地用作阻挡光透射的掩模材料，且渗漏铬掩模包括铬或其它掩模材料的棋盘图案及极小分辨率(例如小于1μm，例如0.5μm或甚至0.25μm分辨率)的开放区域。用部分光学透射光掩模132覆盖半导体裸片102可用来通过使用光掩模特性限制辐射能量透射以实现所期望能减少来将全辐射能量剂量RD减少到合适亚剂量RSD。采用小于E0的选定宽带辐射能量亚剂量RSD导致仅穿透光可界定材料130的厚度的部分，从而使仅经穿透部分可溶于显影剂中且因此可被显影剂移除。应注意，如果施加光可界定材料130的干膜，那么光掩模132可经配置以将全辐射能量剂量RD提供到3D结构104r的顶部以便暴露及移除膜的全厚度，而环形渗漏铬区段与3D结构104r对准且绕3D结构104r延伸。
如图4D中所展示，在暴露于辐射能量之后，使正光可界定材料130显影。接着，移除在有源表面114上方的钝化材料上方及在左手3D结构1041上方及左手3D结构1041的侧周围的已基本上完全由辐射能量剂量RD穿透及暴露的光可界定材料130。然而，由于接近右手3D结构104r的辐射能量RSD的量值减少，因此尚未穿透及暴露在有源表面114上方且围绕右手3D结构104r的光可界定材料130的全厚度。因此，当光可界定材料130的厚度的经暴露部分显影且溶解时，未经暴露厚度保持在有源表面114上方，围绕且接触3D结构104r。
如图4E中所展示，在光可界定材料130已显影之后，其通过高温固化而固化，粘附到下层钝化材料116、邻近3D结构104r的钝化材料116上的晶种材料116及3D结构104，且绕3D结构104r形成基本上固体套环134。套环134可充当剪切应力缓冲器，从而减少在处置及组装期间机械损坏的可能性且避免电问题或其它可靠性问题的可能性。经固化光可界定材料130的形状(在图4E中被展示为基本上截头圆锥形)可通过在热预算限制内选择性地改变固化温度及温度斜升来调整。固化中的快速温度斜坡可更多地保留光可界定材料130的初始形状，而缓慢温度斜升可允许光可界定材料在固化期间坍落，从而导致如图4E中所展示的形状。光可界定材料130与所采用显影剂之间的相互作用也可影响套环134的最终形状。应注意，光可界定聚酰亚胺展现到聚酰亚胺钝化材料(例如如果再钝化材料118(图2)是聚酰亚胺)以及SiNx、SiOx及SiOxNy的钝化材料的大量粘附，此粘附是化学相依的。因此，除聚酰亚胺之外且如上所述的光可界定材料130可与其它钝化材料一起使用以最大化相互粘附。另外，如本发明的实施例中所采用的光可界定材料与多组件半导体装置组合件的接合线中所采用的毛细管底部填充(CUF)材料、非导电膏(NCP)材料及非导电膜(NCF)材料兼容。
还如图4E中所展示，在光可界定材料130已固化之后，通过常规技术(例如湿酸蚀刻或等离子体蚀刻)移除在钝化材料116上方及在3D结构104之间的晶种材料106，从而防止3D结构104之间的电短路。
包括例如光可界定聚酰亚胺的光可界定材料在本文中已被描述为所谓“正”色调材料，其可在暴露于一或多种合适波长的辐射能量且接着显影时被移除。然而，本发明人预期本文中所描述的技术还可使用“负”色调光可界定材料结合骨架掩模来实施，以在包括光可界定材料涂覆的半导体裸片的晶片暴露于辐射能量期间覆盖半导体衬底表面上的柱型3D结构的顶部以及远离所述3D结构的表面区域，此暴露之后是使用正显影剂进行显影。在此情况下，移除覆盖导电元件顶部及远程表面区域的未经暴露光可界定材料，从而使在外围围绕3D结构且邻接3D结构的侧的经暴露、经显影的光可界定材料固化且绕3D结构形成套环。
尽管本文中主要关于毯式沉积工艺描述光可界定材料的施加，但如上所述可采用直写工艺进行沉积。在此情况下，为了节省光可界定材料且减少工艺时间，可在仅位于3D结构附近及周围的一或多个写入通道中选择性地沉积光可界定材料到所期望厚度及横向距离，且接着以亚剂量RSD暴露于辐射能量以使用减少经透射辐射能量的灰色调光掩模或经功率量值减少的辐射光源部分地穿透光可界定材料。如果沉积准确度使得光可界定材料可精确地放置到所期望宽度及厚度，那么预期可消除辐射能量暴露，且光可界定材料仅仅固化。替代地，可在直写工艺中采用负色调光可界定材料，且在不使用掩模的情况下将承载由光可界定材料围绕的3D结构的半导体裸片暴露于所期望辐射能量，且接着进行固化。
虽然本文中关于通过电镀、由铜形成来描述根据本发明的实施例的3D结构，但是本发明不限于此且可在不背离本发明的范围的情况下采用其它金属材料及其它沉积技术。
本发明的实施例的选定应用预期，除增强垫上柱3D结构到例如衬底表面上的钝化材料的粘附之外，本文中所描述的方法还可用来增强此类结构到此类表面的粘附。换句话说，如果寻求增强此类3D结构的粘附及剪切强度，那么附图中的3D结构(例如3D结构104l)可具有绕其形成的套环134。此类套环在图3E及4E中以虚线展示。
3D结构104已被描绘为柱或柱状物，且被描述为圆形形状，但是其配置不限于此。例如，矩形或多边形横截面的3D结构可受益于增强型粘附及抗剪切应力。预期展现约1.5:1或更大的纵横比(高宽比)的3D结构可在这方面受益于本发明的实施例的实施方案。
图5示意性地描绘半导体裸片102的侧视图，半导体裸片102经配置为DRAM裸片且在有源表面114上具有两行接合垫112，两行接合垫112邻近于所述裸片的纵轴L且在所述裸片的纵轴L的相对侧上，接合垫112在其上具有呈铜材料118的柱形式的3D结构104e以电连接到另一组件。在图5中，柱经配置用于扩散接合，且因此未用焊料覆盖。如上文所描述，通过电镀在晶种材料106上形成铜材料118，晶种材料106可与接合垫112的经暴露表面以及有源表面114上方的钝化材料116的外围围绕部分接触。额外3D结构104s接近半导体裸片102的有源表面114的边缘而定位，与接合垫112上的3D结构同时形成，但是根据实施例形成在钝化材料116上的晶种材料106上。具有套环134且接近有源表面114的边缘的3D结构104s是电隔离的且表征为支座或支腿，其充当稳定元件以将半导体裸片102沉积在另一电子组件上，例如另一裸片、插入物或电路板。3D结构104s包含如上文所描述的套环134，这可改善到有源表面114的粘附。
图6是半导体裸片102的俯视图，半导体裸片102例如经配置为具有3D结构104e的逻辑裸片，3D结构104e在半导体裸片102的有源表面上包括柱以电连通下层集成电路(未展示)与一或多个其它电子组件。另外，3D结构104位于有源表面114上，3D结构104通过钝化材料116与下层集成电路电隔离，一些3D结构104以规则间隔位于有源表面114上方，中间插入有3D结构104e。3D结构104提供来自半导体裸片102的增强型热传递。某些3D结构104可位于且集中在半导体裸片102的有源表面114的相对较高功率区域HP内。区域HP生成显著大于半导体裸片102的其它区域的热量，从而如所展示需要经放置用于增加来自区域HP的热传递的更大3D结构及不同形状(例如圆柱形、矩形及椭圆形)的3D结构。一些或所有3D结构104可具有支撑结构，例如套环134(参见图3E及4E)，从而邻接3D结构104外围的至少部分且粘附到其以及钝化材料116。
图7是堆叠式半导体裸片102的组合件的示意性侧视图，其具有穿过其的导电通孔140(通常称为“穿硅通孔”或“TSV”)，导电通孔140通过所述裸片之间的接合线142中的经对准3D结构104e而连接以在堆叠的裸片当中进行电力、接地(偏压)及信号传输。同样位于接合线中的是3D结构104，3D结构104与其所接触的裸片中的至少一者电隔离，以提供接合线中的裸片之间的支撑、裸片之间的稳定性或堆叠的相邻半导体裸片102之间的增强型热传递中的至少一者。如所展示，3D结构104可在不同接合线142上垂直对准或彼此横向偏移，且可使用迹线144增强偏移3D结构之间的热传递，迹线144中的一者是以虚线展示。至少一些3D结构104可具有呈与其相关联的套环134形式的支撑结构，从而邻接3D结构104外围的至少部分且粘附到其以及半导体裸片102的主表面。
图8A及8B分别描绘本发明的两个额外实施例。图8A描绘半导体裸片102，半导体裸片102具有：接合垫112，其是由例如玻璃钝化材料116围绕；及3D结构104，其包括通过晶种材料106固定到接合垫112的铜材料118的柱。3D结构104在接合垫112的基本上整个表面上方延伸，且包括聚酰亚胺材料的再钝化材料116'绕接合垫112的外围基本上邻接3D结构104的外围。经固化光可界定聚酰亚胺在再钝化材料116'上方延伸且粘附到再钝化材料116'，且形成呈绕、接触且粘附到3D结构104的侧壁的套环134形式的支撑件。图8B描绘半导体裸片102，半导体裸片102具有：接合垫112，其是由例如玻璃钝化材料116围绕；及3D结构104，其包括通过晶种材料106固定到接合垫112的铜材料118的柱。3D结构104在接合垫112的表面的部分上方延伸，且包括聚酰亚胺材料的再钝化材料116'在接合垫112的外部外围上方延伸且基本上邻接3D结构104的外围。经固化光可界定的聚酰亚胺在再钝化材料116'上方延伸且粘附到再钝化材料116'，且形成绕、接触且粘附到3D结构104的侧壁的支撑件134。
根据本发明的实施例的半导体装置(例如，一或多个半导体裸片102)可用于本发明的电子系统的实施例中。例如，图9是根据本发明的实施例的说明性电子系统300的框图。电子系统300可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或支持蜂窝的平板计算机，举例来说例如
Figure BDA0002076513880000141
或
Figure BDA0002076513880000142
平板计算机、电子书、导航装置等。电子系统300包含至少一个存储器装置302。存储器装置302可例如包含半导体裸片102或如本文中所描述的多个裸片的组合件的实施例。此存储器装置可任选地包含经配置用于其它功能的裸片，例如逻辑裸片、RF裸片或两者。电子系统300可进一步包含至少一个电子信号处理器装置304(通常称为“微处理器”)。电子系统300可进一步包含用于由用户将信息输入到电子系统300中的一或多个输入装置306，举例来说例如鼠标或其它指向装置、键盘、触摸板、按钮或控制面板。电子系统300可进一步包含用于将信息(例如，视觉或音频输出)输出到用户的一或多个输出装置308，举例来说例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置306及输出装置308可包括单个触摸屏装置，所述单个触摸屏装置既可用来将信息输入到电子系统300又可将视觉信息输出到用户。输入装置306及输出装置308可与存储器装置302及电子信号处理器装置304中的一或多者电通信。还预期，代替单独的存储器装置302及信号处理器装置304，具有不同功能的单个半导体裸片组合件可经配置为包含如前所述的处理器及/或其它裸片功能的封装中的系统。
预期与采用如图3A及4A中的每一者的右手侧所说明的3D结构的裸片组合件相比的根据本发明的实施例且如本文中所描述的裸片组合件并入具有增强型支撑及粘附特性的3D结构，功能半导体裸片组合件的产量在使用高加速应力测试(HAST)及温度循环(TMCL)测试进行两倍或更高(例如高达32倍或更高)的裸片堆叠的可靠性应力测试之后将可测量地增加。例如，3D结构的剪切强度可至少加倍，或甚至增加到无支撑3D结构的剪切强度的五倍到十倍，从而导致如此显著更高的产量。
如所属领域的一般技术人员将容易明白，根据本发明的方法可用于半导体封装中而不增加接合线厚度、不改变封装尺寸或3D结构设计，以促成对更坚固结构的更高3D结构粘附及结构强度，且由于在柱到衬底表面界面处的经固化光可界定套环材料的韧性而提供更好可靠性及性能。此外，当在接合线处采用毛细管底部填充(CUF)材料时，套环的圆化边缘可增强流动性能，且在套环与CUF材料之间提供聚合物间界面兼容性，从而降低接合线中的任何空隙的可能性。
虽然本发明易于进行各种修改及替代形式，但是具体实施例已在附图中以实例方式展示且已在本文中进行详细描述。然而，本发明不限于所揭示的特定形式。而是，本发明涵盖落入如由下文所附权利要求书及其合法等效物界定的本发明的范围内的所有修改、等效物及替代物。

Claims (22)

1.一种增强3D结构到衬底的粘附的方法，所述方法包括：
将光可界定材料施加到衬底的表面且围绕从所述表面突出的至少一个3D结构的外围；
将邻接所述至少一个3D结构的所述光可界定材料暴露于小于足以穿透所述光可界定材料的整个厚度的辐射能量剂量的辐射能量亚剂量；
在将邻接所述至少一个3D结构的所述光可界定材料暴露于所述辐射能量亚剂量的同时将与所述至少一个3D结构横向隔开且围绕邻接所述至少一个3D结构的所述光可界定材料的所述光可界定材料的至少一个其它部分暴露于所述辐射能量剂量；
移除之前暴露于所述辐射能量剂量的所述光可界定材料的所述至少一个其它部分；及
允许邻接所述至少一个3D结构的所述光可界定材料改变形状。
2.根据权利要求1所述的方法，其中将所述光可界定材料的所述至少一个其它部分暴露于所述辐射能量剂量包括使所述光可界定材料的所述至少一个其它部分可溶于显影剂中，
移除所述光可界定材料的所述至少一个其它部分包括将所述可溶性光可界定材料溶解在显影剂中；且
将邻接所述至少一个3D结构的所述光可界定材料暴露于所述辐射能量亚剂量包括仅使所述光可界定材料的部分厚度可溶于所述显影剂中，且进一步包括通过溶解在所述显影剂中而仅移除所述光可界定材料的所述部分厚度以留下所述光可界定材料的剩余部分。
3.根据权利要求2所述的方法，其进一步包括将邻接所述至少一个3D结构的所述光可界定材料的所述剩余部分固化成固态以绕所述3D结构的外围的至少部分形成支撑结构。
4.根据权利要求3所述的方法，其中固化所述光可界定材料的所述剩余部分进一步包括将所述支撑结构粘附到所述至少一个3D结构及所述支撑结构下方的所述衬底的所述表面。
5.根据权利要求3所述的方法，其中将光可界定材料施加到衬底的表面包括将所述光可界定材料施加到所述表面上方的钝化材料。
6.根据权利要求5所述的方法，其中将光可界定材料施加到衬底的所述表面进一步包括除将所述光可界定材料施加到所述钝化材料之外还将所述光可界定材料施加到晶种材料。
7.根据权利要求6所述的方法，其进一步包括在固化邻接所述至少一个3D结构的所述光可界定材料的所述剩余部分之后移除经暴露晶种材料。
8.根据权利要求1所述的方法，其中将邻接所述至少一个3D结构的所述光可界定材料暴露于辐射能量亚剂量包括通过使用部分透射光掩模减少来自光源的所述辐射能量的透射来产生所述辐射能量剂量。
9.根据权利要求1所述的方法，其进一步包括选择所述光可界定材料以包含选自由聚酰亚胺、环氧树脂、聚苯并恶唑及苯并环丁烯组成的群组的电介质材料。
10.根据权利要求1所述的方法，其中施加所述光可界定材料是通过旋涂、喷涂、直写或干膜真空层压技术中的一者来实现的。
11.一种增强3D结构到衬底的粘附的方法，所述方法包括：
将正色调光可界定材料仅施加到邻接从衬底的表面突出的至少一个3D结构的外围的所述表面；及
将所述正色调光可界定材料固化成固态以形成支撑件。
12.一种增强3D结构到衬底的粘附的方法，所述方法包括：
将负色调光可界定材料仅施加到邻接从衬底的表面突出的至少一个3D结构的外围的所述表面；
将所述负色调光可界定材料暴露于辐射能量；及
将所述负色调光可界定材料固化成固态以形成支撑件。
13.一种增强3D结构到衬底的粘附的方法，所述方法包括：
将光可界定材料施加到衬底的表面，所述光可界定材料的部分围绕且邻接从所述表面突出的至少一个3D结构的外围；
将围绕且邻接所述至少一个3D结构的所述光可界定材料的所述部分暴露于足以穿透所述光可界定材料的整个厚度的辐射能量剂量；
在将围绕且邻接所述至少一个3D结构的所述光可界定材料的所述部分暴露于所述辐射能量剂量的同时防止将所述至少一个3D结构的顶部上方的所述光可界定材料及与所述至少一个3D结构横向隔开并环绕围绕且邻接所述至少一个3D结构的所述光可界定材料的所述光可界定材料的至少一个其它部分暴露于所述辐射能量剂量；
移除之前免于暴露于所述辐射能量剂量的所述光可界定材料的所述至少一个其它部分；及
允许邻接所述至少一个3D结构的所述光可界定材料改变形状。
14.根据权利要求13所述的方法，其中将围绕且邻接所述至少一个3D结构的所述光可界定材料的所述部分暴露于所述辐射能量剂量包括使围绕且邻接所述至少一个3D结构的所述光可界定材料不溶于显影剂中；且
移除之前免于暴露于所述辐射能量剂量的所述光可界定材料的所述至少一个其它部分包括将所述光可界定材料的所述至少一个其它部分溶解在显影剂中。
15.根据权利要求13所述的方法，其进一步包括将围绕且邻接所述至少一个3D结构的所述光可界定材料的所述部分固化成固态以绕所述3D结构形成支撑件。
16.一种半导体装置，其包括：
至少一个半导体裸片，其在其有源表面上具有接合垫；
第一3D结构群组，其包括在所述接合垫上且与所述接合垫接触的金属柱；
第二3D结构群组，其包括金属柱，其中所述第二3D结构群组的所述金属柱整体地位于所述有源表面上方的钝化材料上且与所述钝化材料接触；及
支撑元件，其邻接所述第二3D结构群组中的至少一些3D结构且至少粘附到所述钝化材料。
17.根据权利要求16所述的半导体装置，其中所述支撑元件包括粘附到所述第二3D结构群组的所述金属柱及所述钝化材料的经固化光可界定材料。
18.根据权利要求17所述的半导体装置，其中所述光可界定材料包括选自由聚酰亚胺、环氧树脂、聚苯并恶唑及苯并环丁烯组成的群组的电介质材料。
19.根据权利要求16所述的半导体装置，其中所述至少一个半导体裸片包括两个或更多个半导体裸片，且所述两个或更多个半导体裸片中的每一者的所述第一3D结构群组及所述第二3D结构群组与相邻半导体裸片、所述半导体装置的插入物或所述半导体装置的载体衬底接触，且所述插入物和所述载体衬底承载导电迹线。
20.根据权利要求16所述的半导体装置，其进一步包括支撑元件，所述支撑元件邻接所述第一3D结构群组中的至少一些3D结构且至少粘附到所述钝化材料。
21.一种半导体结构，其包括：
半导体衬底，其包括在所述半导体衬底的主表面上的接合垫和在所述主表面上的钝化材料；
至少一个导电元件，其包括在所述钝化材料上且与所述接合垫电隔离的柱；及
支撑元件，其包括经固化光可界定材料，所述经固化光可界定材料围绕及接触所述柱且经粘附到所述柱及所述钝化材料。
22.根据权利要求21所述的半导体结构，其中包括柱的所述至少一个导电元件包括至少一个第一导电元件，所述至少一个第一导电元件包括第一柱，所述半导体结构进一步包括至少一个第二导电材料，所述至少一个第二导电材料包括第二柱，所述第二柱粘附到所述接合垫中的一个接合垫的至少一部分。
CN201910455692.1A 2018-06-20 2019-05-29 用于增强三维结构到衬底的粘附的方法以及相关组合件及系统 Active CN110620048B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/013,237 2018-06-20
US16/013,237 US10790251B2 (en) 2018-06-20 2018-06-20 Methods for enhancing adhesion of three-dimensional structures to substrates

Publications (2)

Publication Number Publication Date
CN110620048A CN110620048A (zh) 2019-12-27
CN110620048B true CN110620048B (zh) 2023-05-16

Family

ID=68921335

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910455692.1A Active CN110620048B (zh) 2018-06-20 2019-05-29 用于增强三维结构到衬底的粘附的方法以及相关组合件及系统

Country Status (2)

Country Link
US (2) US10790251B2 (zh)
CN (1) CN110620048B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404390B2 (en) * 2020-06-30 2022-08-02 Micron Technology, Inc. Semiconductor device assembly with sacrificial pillars and methods of manufacturing sacrificial pillars
CN116487358A (zh) * 2022-01-13 2023-07-25 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990060346A (ko) * 1997-12-31 1999-07-26 윤종용 반도체 장치의 보호막 제조방법
JPWO2009122867A1 (ja) * 2008-03-31 2011-07-28 日本電気株式会社 半導体装置、複合回路装置及びそれらの製造方法
CN104471680A (zh) * 2012-07-16 2015-03-25 美光科技公司 垫上柱体互连结构、半导体裸片及包含所述互连结构的裸片组合件及相关方法
CN105814674A (zh) * 2013-10-31 2016-07-27 美光科技公司 装置、系统及用于制造穿衬底通孔及前侧结构的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US20110285013A1 (en) * 2010-05-20 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling Solder Bump Profiles by Increasing Heights of Solder Resists
US9484259B2 (en) * 2011-09-21 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US9385102B2 (en) * 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
US10269747B2 (en) * 2012-10-25 2019-04-23 Taiwan Semiconductor Manufacturing Company Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
WO2014129556A1 (ja) * 2013-02-20 2014-08-28 国立大学法人大阪大学 レジストパターン形成方法、レジスト潜像形成装置、レジストパターン形成装置及びレジスト材料
TWI606099B (zh) * 2015-06-03 2017-11-21 羅門哈斯電子材料有限公司 圖案處理方法
US9905467B2 (en) * 2015-09-04 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990060346A (ko) * 1997-12-31 1999-07-26 윤종용 반도체 장치의 보호막 제조방법
JPWO2009122867A1 (ja) * 2008-03-31 2011-07-28 日本電気株式会社 半導体装置、複合回路装置及びそれらの製造方法
CN104471680A (zh) * 2012-07-16 2015-03-25 美光科技公司 垫上柱体互连结构、半导体裸片及包含所述互连结构的裸片组合件及相关方法
CN105814674A (zh) * 2013-10-31 2016-07-27 美光科技公司 装置、系统及用于制造穿衬底通孔及前侧结构的方法

Also Published As

Publication number Publication date
US11276658B2 (en) 2022-03-15
US20190393176A1 (en) 2019-12-26
US10790251B2 (en) 2020-09-29
CN110620048A (zh) 2019-12-27
US20200365542A1 (en) 2020-11-19

Similar Documents

Publication Publication Date Title
EP3216055B1 (en) Integrated device package comprising silicon bridge in an encapsulation layer
US9806014B2 (en) Interposer with beyond reticle field conductor pads
EP3338303B1 (en) Integrated device package comprising bridge in litho-etchable layer
US20160141234A1 (en) Integrated device package comprising silicon bridge in photo imageable layer
JP6163550B2 (ja) ピラーオンパッド相互接続構造、半導体ダイスおよび当該相互接続構造を含むダイアセンブリ、ならびに関連する方法
CN107851588B (zh) 包括多个管芯的堆叠式封装(pop)结构
JP5654067B2 (ja) アンダーバンプ配線層の方法および装置
US20180033770A1 (en) Semiconductor package structure and method for manufacturing the same
JP2017504212A (ja) 集積デバイスの再配線層内の環状インダクタ
JP2017507495A (ja) 高密度インターコネクトおよび再分配層を備える集積デバイス
KR20130014307A (ko) 반도체 장치, 패키징 방법 및 구조
US20110244675A1 (en) Structure and method of forming pillar bumps with controllable shape and size
US11676922B2 (en) Integrated device comprising interconnect structures having an inner interconnect, a dielectric layer and a conductive layer
US10916494B2 (en) Device comprising first solder interconnects aligned in a first direction and second solder interconnects aligned in a second direction
CN110620048B (zh) 用于增强三维结构到衬底的粘附的方法以及相关组合件及系统
US20180331061A1 (en) Integrated device comprising bump on exposed redistribution interconnect
WO2023027811A1 (en) Integrated device comprising pillar interconnect with cavity
US20240006361A1 (en) Integrated device comprising pillar interconnects with variable widths
TW202410227A (zh) 包括具有可變寬度的焊柱互連的整合元件
CN117913066A (zh) 半导体封装结构和半导体封装结构制备方法
JP2004349631A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant