KR100707801B1 - 웨이퍼 레벨 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 숄더 볼의 신뢰성을 개선하고, 숄더 마스크의 열 스트레스에 의한 크랙을 방지하는데 적합한 웨이퍼 레벨 패키지 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 웨이퍼 레벨 패키지는 본딩 패드가 표면에 배치된 반도체 칩; 상기 반도체 칩 상에 상기 본딩 패드를 오픈하면서 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 표면보다 낮은 두께를 갖도록 형성된 절연층; 상기 절연층 상에 2층 구조인 중앙에 원형으로 형성된 제 1 및 제 2 숄더 볼랜드; 상기 제 2 숄더 볼랜드를 오픈하면서 제 1 숄더 볼랜드의 끝단 일부와 오버랩되도록 상기 절연층 상에 형성된 숄더 마스크; 및 상기 2층 구조인 중앙에 원형으로 형성된 제 1 및 제 2 숄더 볼랜드 상에 형성된 숄더 볼을 제공한다.
WLP(Wafer Level Package), SJR(Solder Junction Reliability)

Description

웨이퍼 레벨 패키지 및 그의 제조 방법{WAFER LEVEL PACKAGE AND MANUFACTURING METHOD THEREOF}
도 1은 종래 기술에 따른 웨이퍼 레벨 패키지 제조 방법을 도시한 단면도,
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지 제조 방법을 도시한 단면도,
도 3은 본 발명의 일실시예에 따른 웨이퍼 레벨 페키지 구조를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 칩 22 : 본딩 패드
23 : 절연층 24 : 제 1 숄더 볼랜드
25 : 메탈 트레이스 26 : 제 1 포토레지스트 패턴
27 : 제 2 포토레지스트 패턴 28 : 제 2 숄더 볼랜드
29 : 숄더 마스크 30 : 숄더볼
본 발명은 웨이퍼 레벨 패키지 제조 기술에 관한 것으로, 보다 상세하게는 숄더 조인트의 신뢰성(solder reliability)을 개선하기 위한 웨이퍼 레벨 패키지(Wafer Level Package) 제조 방법에 관한 것이다.
기존의 패키지는 반도체 제조 공정이 완료된 웨이퍼를 그의 스크라이브 라인을 따라 절단하여 개개의 반도체 칩들로 분리한 후, 각 반도체 칩별로 패키징 공정을 실시하는 것에 의해 제조 되었다.
그러나, 패키징 공정은 자체적으로 많은 단위 공정들, 예를 들어 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체 칩별로 각각의 패캐징 공정이 수행되어야 하는 기존의 패키지 제조 방법은 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 많다는 문제점을 안고 있다.
이에, 최근에는 웨이퍼 레벨에서 패키징을 실시한 후, 웨이퍼 레벨로 패키징된 각 칩들을 절단하여 개개의 캐피지들로 분리시키는 방법이 제시되었으며, 이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(Wafer Level Package; WLP)라 칭한다.
이러한, 웨이퍼 레벨 패키지는 칩 싸이즈로 제작이 가능하며, 따라서 생산성을 향상시킬 수 있다는 이점 외에 기존의 칩 싸이즈 패키지와 마찬가지로 패키지의 실장 면적을 줄여 고용량의 전기/전자 제품을 구현할 수 있다는 이점을 갖는다. 이에 웨이퍼 레벨 패키지는 웨이퍼 레벨 칩 싸이즈 패키지로도 불리운다.
도 1은 종래 기술에 따른 웨이퍼 레벨 패키지 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 알루미늄 패드(1a)가 형성된 반도체 칩(1) 상에 알루미늄 패드(1a)를 노출시키도록 스트레스 버퍼 역할을 하는 절연층(2)이 형성되어 있고, 절연층(2) 상에는 반도체 칩(1)의 각 본딩 패드와 연결되게 메탈 트레이스(3)가 형성되어 있다. 그리고, 절연층(2) 및 메탈 트레이스(3) 상에는 숄더 볼랜드(4)를 노출시키도록 숄더 마스크(5)가 형성되어 있으며, 노출된 숄더 볼랜드(4) 상에는 숄더 볼(6)이 부착되어 있다.
그러나, 상술한 종래 기술은 절연층(2) 상에 형성하는 메탈 트레이스(3) 두께에 의한 단차 때문에, 후속 공정에서 증착하는 숄더 마스크(5)가 균일하게 코팅되지 않는 문제가 있다. 따라서, 숄더 마스크(5)가 얇게 도포된 메탈 트레이스(3)와 숄더 볼랜드(4) 부위에 크랙(A)이 발생하는 문제가 있다.
또한, 숄더 볼 랜드가 상부면에 노출되며, 숄더 마스크가 걸쳐 있는 구조로 형성되므로, 숄더 마스크와 메탈 트레이스 계면으로의 흡습이 용이하다.
또한, 숄더 볼 랜드가 상부면에 노출되며, 숄더 마스크가 걸쳐 있는 구조로 형성되므로, 숄더 볼 쉐어 강도(shear strength)가 약하다.
또한, 숄더 볼과 숄더 볼랜드의 표면 접합면이 일직선으로 형성되어 열 스트레스에 의한 숄더 조인트 안정성이 취약한 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 숄더 볼의 신뢰성을 개선하고, 숄더 마스크의 열 스트레스에 의한 크랙을 방지하는데 적합한 웨이퍼 레벨 패키지 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 웨이퍼 레벨 패키지는 본딩 패드가 표면에 배치된 반도체 칩, 상기 반도체 칩 상에 상기 본딩 패드를 오픈하면서 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 표면보다 낮은 두께를 갖도록 형성된 절연층, 상기 절연층 상에 2층 구조인 중앙에 원형으로 형성된 제 1 및 제 2 숄더 볼랜드, 상기 제 2 숄더 볼랜드를 오픈하면서 제 1 숄더 볼랜드의 끝단 일부와 오버랩되도록 상기 절연층 상에 형성된 숄더 마스크, 및 상기 2층 구조인 중앙에 원형으로 형성된 제 1 및 제 2 숄더 볼랜드 상에 형성된 숄더 볼을 제공한다.
또한, 본 발명은 본딩 패드가 배열된 반도체 칩들로 이루어진 웨이퍼 상에 절연층을 형성하는 단계, 상기 절연층을 현상하되 상기 본딩 패드는 오픈시키고, 동시에 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 표면에 비해 상대적으로 얇은 두께를 갖도록 상기 절연층을 잔류시키는 단계, 상기 제 1 및 제 2 숄더 볼랜드가 형성될 영역에 2층 구조인 중앙에 원형으로 요철이 형성된 상기 제 1 및 제 2 숄더 볼랜드를 형성하는 단계, 상기 제 1 숄더 볼랜드 끝단 일부와 오버랩도록 숄더 마스크를 형성하는 단계, 및 상기 제 1 및 제 2 숄더 볼랜드 상에 숄더볼을 형성하는 단계를 포함한다.
또한, 본 발명은 본딩 패드가 배열된 반도체 칩들로 이루어진 웨이퍼를 제공하는 단계, 상기 웨이퍼 상에 절연층을 형성하는 단계, 상기 절연층을 현상하되 상기 본딩 패드는 오픈시키고, 동시에 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 표면 보다 상대적으로 얇은 두께의 상기 절연층을 잔류시키는 단계, 상기 절연층과 상기 본딩 패드 상에 씨드 메탈을 형성하는 단계, 상기 씨드 메탈 상에 상기 제 1 및 제 2 숄더 볼랜드가 형성될 영역을 오픈하는 제 1 포토레지스트 패턴을 형성하는 단계, 상기 제 1 숄더 볼랜드가 형성될 영역에 제 1 숄더 볼랜드를 형성하는 단계, 상기 제 1 숄더 볼랜드가 형성된 결과물의 전면에 상기 제 1 숄더 볼랜드의 일부 영역을 오픈하는 제 2 포토레지스트 패턴을 형성하는 단계, 상기 오픈된 제 1 숄더 볼랜드 상에 2층 구조인 중앙에 원형으로 요철 구조의 제 2 숄더 볼랜드를 형성하는 단계, 상기 제 1 및 제 2 포토레지스트 패턴을 스트립하는 단계, 상기 제 1 숄더 볼랜드의 끝단 일부와 오버랩되도록 숄더 마스크를 형성하는 단계, 및 상기 제 1 및 제 2 숄더 볼랜드 상에 숄더볼을 형성하는 단계를 포함한다.
이와 같이 본 발명은, 웨이퍼 상에 절연층을 형성하고, 절연층을 현상하되 본딩 패드는 오픈시키고, 동시에 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 상대적으로 얇은 두께의 상기 절연층을 잔류시켜 숄더 마스크가 균일하게 코팅되는 효과가 있다.
또한, 본 발명은 2층 구조인 중앙에 원형으로 요철 구조의 제 1 및 제 2 숄 더 볼랜드를 형성함으로써 열 스트레스에 의한 숄더 조인트 안정성을 개선할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지 구조를 도시한 단면도이다.
도 3에 도시된 바와 같이, 웨이퍼 레벨 패키지는 본딩 패드(22)가 표면에 배치된 반도체 칩(21) 상에 본딩 패드(22)를 오픈하면서 제 1 및 제 2 숄더 볼랜드(24, 28)가 형성될 영역은 표면보다 낮은 단차를 갖는 스트레스 버퍼용 절연층(23)이 형성되어 있고, 절연층(23) 상에 2층 구조인 중앙에 원형으로 요철 구조로 형성된 제 1 숄더 볼랜드(24)와 제 2 숄더 볼랜드(28)가 형성되어 있다. 계속해서, 제 2 숄더 볼랜드(28)를 오픈하면서 제 1 숄더 볼랜드(24)의 끝단 일부와 오버랩되는 숄더 마스크(29)를 형성하고, 제 1 숄더 볼랜드(24) 및 제 2 숄더 볼랜드(28) 상에 숄더볼(30)이 형성된 구조를 제공한다.
상기와 같은 2층 구조인 중앙에 원형으로 요철이 형성된 제 1 및 제 2 숄더 볼랜드(24, 28) 구조를 적용하므로써, 숄더 볼 쉐어 강도를 강화할 수 있고, 열 스트레스에 의한 숄더 조인트 안정성을 향상시킬 수 있다.
또한, 본딩 패드(22)를 오픈하면서 제 1 및 제 2 숄더 볼랜드(24, 28)가 형 성될 영역은 표면보다 낮은 단차를 갖는 스트레스 버퍼용 절연층(23) 구조를 적용하므로써, 동일한 메탈 트레이스를 가지면서 단차를 줄여 숄더 마스크가 균일하게 코팅되는 효과가 있다. 따라서, 숄더 마스크가 메탈 트레이스 주위로 얇게 도포된 부위에 크랙이 발생되는 문제를 개선할 수 있다.
상기한 웨이퍼 레벨 패키지를 설명하기 위해 도 2a 내지 도 2e는 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 소자 제조 공정이 완료되고, 본딩 패드(22)가 형성된 다수개의 반도체 칩(21)상에 포토레지스트 성분과 유사한 물질, 예컨대 폴리이미드로 이루어진 스트레스 버퍼용 절연층(23)을 도포한다. 따라서 포토 공정시 마스크를 사용하지 않고 포토 공정을 진행할 수 있다.
한편, 본딩 패드(22)는 알루미늄 패드 또는 구리 패드를 사용한다.
이어서, 절연층(23)을 노광 및 현상하여 구현하고자 하는 절연층(23) 패턴을 형성한다. 이는, 영역에 따라 상이한 두께를 갖도록 현상하는데, 먼저 본딩 패드(22) 상부는 메탈 콘택이 연결되어야 하기 때문에 절연층(23)을 완전히 현상하도록 하고, 메탈 트레이서 및 숄더 볼 랜드가 형성될 영역은 광반현상(half develop)를 진행하여 절연층(23)의 일부 두께(H)를 현상한다.
이렇게, 메탈 트레이서 및 숄더 볼 랜드가 형성될 영역의 절연층(23)을 광반현상 함으로써, 후속 공정시 증착하는 메탈 트레이스는 두께를 가지면서 단차를 줄여 균일한 숄더 마스크가 코팅되게 된다.
따라서, 후속 공정에서 숄더 마스크가 메탈 트레이스 주위로 얇게 도포된 부 위에 크랙이 발생되는 문제점을 방지할 수 있다.
한편, 메탈 트레이스는 너무 얇으면 열을 가했을 때, 끊어지므로 일정 두께(10㎛) 이상으로 증착한다.
도 2b에 도시된 바와 같이, 광반현상을 실시한 절연층(23) 상에 씨드 메탈(도시하지 않음)을 증착한다.
이어서, 결과물의 전면에 포토레지스트를 도포하고, 노광 및 현상을 진행하여 제 1 숄더 볼랜드(24)와 메탈 트레이스(25)로 사용되는 금속막, 예컨대 구리가 증착될 영역을 정의하는 제 1 포토레지스트 패턴(26)을 형성한다.
계속해서, 전해도금법으로 제 1 숄더 볼랜드(24)와 메탈 트레이스(25)를 형성한다. 한편, 무전해 도금법을 이용하면 씨드 메탈 증착 공정을 생략할 수 있는 장점이 있으나 많은 도금 시간이 소요되므로, 실시예에서는 전해도금법을 사용한다.
도 2c에 도시된 바와 같이, 제 1 숄더 볼랜드(24)와 메탈 트레이스(25)로 구분된 금속막이 형성된 결과물의 전면에 포토레지스트를 도포하고 노광 및 현상을 진행하여 제 1 숄더 볼랜드(24)를 일부 오픈하는 제 2 포토레지스트 패턴(27)을 형성한다.
이어서, 전해 도금법 또는 무전해 도금법으로 제 1 숄더 볼랜드(24) 상에 제 2 숄더 볼랜드(28)를 형성한다. 따라서, 제 1 숄더 볼랜드(24) 상에 형성된 제 2 숄더 볼랜드(28)는 2층 구조인 중앙에 원형으로 요철이 형성된 구조를 갖는다.
도 2d에 도시된 바와 같이, 포토레지스트 스트립 공정을 실시하여 제 1 및 제 2 포토레지스트 패턴(26, 27)을 스트립한다.
이어서, 결과물의 전면에 숄더 마스크용 물질을 회전 코팅하여 형성하고, 노광 및 현상을 진행하여, 숄더 마스크(29)를 형성한다. 이 때, 숄더 마스크(29)는 2층 구조인 중앙에 원형으로 요철 구조로 형성된 제 1 숄더 볼랜드(24)와 제 2 숄더 볼랜드(28) 상부를 오픈하면서, 제 1 숄더 볼랜드(24)의 양끝단의 일부와 오버랩되도록 하고 제 2 숄더 볼랜드(28)와의 일정 간격을 갖도록 형성한다. 이렇게, 숄더 마스크(29)와 제 1 숄더 볼랜드(24)를 오버랩되도록 형성하여 제 1 숄더 볼랜드(24)가 노출되어 숄더 마스크(29)와 메탈 트레이스(25)계면에 발생하는 흡습을 방지하여 계면과 계면 사이의 특성을 개선할 수 있다.
한편, 제 1숄더 볼랜드(24)와 제 2 숄더 볼랜드(28)는 후속 공정에서 숄더 볼이 부착되는 영역이다. 이렇게, 숄더 볼이 부착되는 영역을 2층 구조인 중앙에 원형으로 요철이 형성된 구조로 형성하여 접촉 면적을 증가시키면 열 스트레스에 의한 숄더 조인트 크랙의 진행이 어려워져(반응에 견디는 시간이 길어짐) 숄더 조인트의 신뢰성이 향상되며, 숄더 마스크(29)가 숄더 볼랜드를 지지하는 특성을 갖게 되어, 숄더 볼랜드와 하부 층간의 계면 박리에 대한 저항성을 높이게 되어, 소자의 신뢰도를 개선할 수있다.
도 2e에 도시된 바와 같이, 요철 구조로 형성된 숄더 볼랜드(24, 28) 상에 숄더 볼(30)을 부착한 후, 이를 리플로우 시킨다.
이어서, 세정 공정을 진행하여 공정 잔유물을 제거한 후 웨이퍼 레벨로 제조된 다수개의 패키지를 칩 레벨로 절단하여 웨이퍼 레벨 패키지를 완성한다.
상술한 바와 같이, 절연층을 광반현상 하여 메탈 트레이스 증착 두께의 단차를 줄여 숄더 마스크를 균일하게 코팅하여 크랙을 방지함으로써, 웨이퍼 레벨 패키지 공정의 숄더 조인트 안정성을 강화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 웨이퍼 레벨 패키지의 숄더 조인트 안정성을 개선하는 효과를 얻을 수 있다.
또한, 본 발명은 웨이퍼 레벨에서 패키지 공정이 완성되기 때문에 패키지 가격을 절감시킬 수 있는 효과가 있다.
또한, 절연층을 절반 현상하여 동일한 메탈 트레이스 두께를 가지면서 단차를 줄여 숄더 마스크가 균일하게 코팅되므로, 크랙(crack)이 발생하는 문제를 해결할 수 있다,
또한, 2층의 요철 구조로 형성된 숄더 볼랜드 구조는, 숄더볼쉐어강도(shear strength - 숄더 볼 측면에서 숄더 볼을 밀 때, 숄더 볼이 찢어지면서 파괴되면 그 강도, 클수록 좋음)를 강화할 수 있다.
또한, 숄더 마스크 하부에 숄더 볼랜드가 존재하여 숄더 마스크와 메탈 계면으로 흡습을 방지할 수 있다.
또한, 2층의 요철 구조로 형성된 숄더 볼랜드가 숄더 마스크 하부에 존재하여 열 스트레스에 의한 숄더 조인트 안정성(열악한 상황에서 소자가 견디는 능력, 시간이 길수록 좋음)을 향상시킬 수 있다.

Claims (19)

  1. 본딩 패드가 표면에 배치된 반도체 칩;
    상기 반도체 칩 상에 상기 본딩 패드를 오픈하면서 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 표면보다 낮은 두께를 갖도록 형성된 절연층;
    상기 절연층 상에 2층 구조인 중앙에 원형으로 형성된 제 1 및 제 2 숄더 볼랜드;
    상기 제 2 숄더 볼랜드를 오픈하면서 제 1 숄더 볼랜드의 끝단 일부와 오버랩되도록 상기 절연층 상에 형성된 숄더 마스크; 및
    상기 2층 구조인 중앙에 원형으로 형성된 제 1 및 제 2 숄더 볼랜드 상에 형성된 숄더 볼
    을 제공하는 웨이퍼 레벨 패키지.
  2. 제 1 항에 있어서,
    상기 2층 구조인 중앙에 원형으로 형성된 제 1 및 제 2 숄더 볼랜드는,
    상기 절연층 상에 형성된 제 1 숄더 볼랜드와 상기 제 1 숄더 볼랜드보다 작은 폭을 갖는 제 2 숄더 볼랜드가 적층된 구조로 형성된 웨이퍼 레벨 패키지.
  3. 제 1 항에 있어서,
    상기 절연층은 폴리이미드 계열로 형성된 웨이퍼 레벨 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 숄더 볼랜드는 하부에 씨드 메탈을 포함한 웨이퍼 레벨 패키지.
  5. 본딩 패드가 배열된 반도체 칩들로 이루어진 웨이퍼 상에 절연층을 형성하는 단계;
    상기 절연층을 현상하되 상기 본딩 패드는 오픈시키고, 동시에 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 표면에 비해 상대적으로 얇은 두께를 갖도록 상기 절연층을 잔류시키는 단계;
    상기 제 1 및 제 2 숄더 볼랜드가 형성될 영역에 2층 구조인 중앙에 원형으로 요철이 형성된 상기 제 1 및 제 2 숄더 볼랜드를 형성하는 단계;
    상기 제 1 숄더 볼랜드 끝단 일부와 오버랩도록 숄더 마스크를 형성하는 단계; 및
    상기 제 1 및 제 2 숄더 볼랜드 상에 숄더볼을 형성하는 단계
    를 포함하는 웨이퍼 레벨 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 절연층을 현상하되 상기 본딩 패드는 오픈시키고, 동시에 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 표면에 비해 상대적으로 얇은 두께를 갖도록 상기 절연층을 잔류시키는 단계는,
    상기 웨이퍼 상에 상기 절연층을 형성하는 단계; 및
    상기 본딩 패드를 오픈하도록 광현상을 실시하고, 상기 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 광반현상을 실시하여 상기 절연층의 일부 두께만 현상하는 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 절연층은 폴리이미드 계열의 물질로 형성하는 웨이퍼 레벨 패키지 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 1 및 제 2 숄더 볼랜드가 형성될 영역에 2층 구조인 중앙에 원형으로 요철이 형성된 상기 제 1 및 제 2 숄더 볼랜드를 형성하는 단계는,
    현상된 상기 절연층 상에 씨드 메탈을 형성하는 단계;
    상기 씨드 메탈 상에 상기 제 1 숄더 볼랜드를 형성할 영역을 한정하는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 숄더 볼랜드 형성 영역에 제 1 숄더 볼랜드를 형성하는 단계;
    결과물 상에 상기 제 1 숄더 볼랜드의 일부 영역을 오픈하여 제 2 숄더 볼랜드가 형성될 영역을 한정하는 제 2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제 2 숄더 볼랜드가 형성될 예정 영역에 제 2 숄더 볼랜드를 형성하여 2층 구조인 중앙에 원형으로 요철이 형성된 상기 제 1 및 제 2 숄더 볼랜드를 형성하는 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법.
  9. 제 8 항에 있어서,
    상기 2층 구조인 중앙에 원형으로 요철이 형성된 상기 제 1 및 제 2 숄더 볼랜드는,
    상기 절연층 상에 형성된 제 1 숄더 볼랜드와 상기 제 1 숄더 볼랜드보다 작은 폭을 갖는 제 2 숄더 볼랜드가 적층된 구조로 형성하는 웨이퍼 레벨 패키지 제조 방법.
  10. 제 5 항 또는 제 8 항에 있어서,
    상기 제 1 및 제 2 숄더 볼랜드는 전해도금법 또는 무전해도금법으로 형성하는 웨이퍼 레벨 패키지 제조 방법.
  11. 제 8 항에 있어서,
    상기 씨드 메탈은 구리, 니켈 및 알루미늄과 같은 물질을 단독 또는 혼합하여 사용하는 웨이퍼 레벨 패키지 제조 방법.
  12. 제 5 항에 있어서,
    상기 제 1 숄더 볼랜드 끝단과 오버랩도록 숄더 마스크를 형성하는 단계는,
    상기 제 1 및 제 2 포토레지스트 패턴을 스트립하는 단계; 및
    결과물 상에 숄더 마스크를 형성하되, 상기 제 1 숄더 볼랜드 끝단과 일부 중첩되면서 상기 제 2 숄더 볼랜드와 일정 간격을 유지하도록 형성하는 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법.
  13. 제 5 항에 있어서,
    상기 숄더 마스크는 회전 코팅법으로 형성하는 웨이퍼 레벨 패키지 제조 방법.
  14. 본딩 패드가 배열된 반도체 칩들로 이루어진 웨이퍼를 제공하는 단계;
    상기 웨이퍼 상에 절연층을 형성하는 단계;
    상기 절연층을 현상하되 상기 본딩 패드는 오픈시키고, 동시에 제 1 및 제 2 숄더 볼랜드가 형성될 영역은 표면 보다 상대적으로 얇은 두께의 상기 절연층을 잔류시키는 단계;
    상기 절연층과 상기 본딩 패드 상에 씨드 메탈을 형성하는 단계;
    상기 씨드 메탈 상에 상기 제 1 및 제 2 숄더 볼랜드가 형성될 영역을 오픈하는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 숄더 볼랜드가 형성될 영역에 제 1 숄더 볼랜드를 형성하는 단계;
    상기 제 1 숄더 볼랜드가 형성된 결과물의 전면에 상기 제 1 숄더 볼랜드의 일부 영역을 오픈하는 제 2 포토레지스트 패턴을 형성하는 단계;
    상기 오픈된 제 1 숄더 볼랜드 상에 2층 구조인 중앙에 원형으로 요철 구조의 제 2 숄더 볼랜드를 형성하는 단계;
    상기 제 1 및 제 2 포토레지스트 패턴을 스트립하는 단계;
    상기 제 1 숄더 볼랜드의 끝단 일부와 오버랩되도록 숄더 마스크를 형성하는 단계; 및
    상기 제 1 및 제 2 숄더 볼랜드 상에 숄더볼을 형성하는 단계
    를 포함하는 웨이퍼 레벨 패키지 제조 방법.
  15. 제 14 항에 있어서,
    상기 절연층은 폴리이미드 계열의 물질로 형성하는 웨이퍼 레벨 패키지 제조 방법.
  16. 제 14 항에 있어서,
    상기 씨드 메탈은 구리, 니켈 및 알루미늄과 같은 물질을 단독 또는 혼합하여 사용하는 웨이퍼 레벨 패키지 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 1 숄더 볼랜드 및 제 2 숄더 볼랜드는 전해도금법 또는 무전해도금법으로 형성하는 웨이퍼 레벨 패키지 제조 방법.
  18. 제 14 항에 있어서,
    상기 숄더 마스크는 회전 도핑법으로 형성하는 웨이퍼 레벨 패키지 제조 방법.
  19. 제 14 항에 있어서,
    상기 본딩 패드는 알루미늄 패드 또는 구리 패드로 형성하는 웨이퍼 레벨 패키지 제조 방법.
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147413A (en) 1996-03-07 2000-11-14 Micron Technology, Inc. Mask repattern process
KR20020000623A (ko) * 2000-06-26 2002-01-05 박종섭 웨이퍼 레벨 패키지
KR20030042819A (ko) * 2001-11-24 2003-06-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 상기 반도체 패키지를 적층한 적층형반도체 패키지, 이를 제조하는 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147413A (en) 1996-03-07 2000-11-14 Micron Technology, Inc. Mask repattern process
KR20020000623A (ko) * 2000-06-26 2002-01-05 박종섭 웨이퍼 레벨 패키지
KR20030042819A (ko) * 2001-11-24 2003-06-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 상기 반도체 패키지를 적층한 적층형반도체 패키지, 이를 제조하는 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101027892B1 (ko) 2007-11-14 2011-04-07 인더스트리얼 테크놀로지 리서치 인스티튜트 웨이퍼 레벨 센싱 패키지 및 그 제조 공정

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