TWI360949B - Type-ii all-digital phase-locked loop (pll) - Google Patents
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- 238000000034 method Methods 0.000 claims description 23
- 238000012545 processing Methods 0.000 claims description 16
- 238000001914 filtration Methods 0.000 claims description 13
- 238000007639 printing Methods 0.000 claims description 12
- 238000004891 communication Methods 0.000 claims description 11
- 238000005070 sampling Methods 0.000 claims description 10
- 230000002079 cooperative effect Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 238000010606 normalization Methods 0.000 claims 6
- OTMSDBZUPAUEDD-UHFFFAOYSA-N Ethane Chemical compound CC OTMSDBZUPAUEDD-UHFFFAOYSA-N 0.000 claims 2
- 230000005611 electricity Effects 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 claims 1
- 230000007704 transition Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 19
- 230000008901 benefit Effects 0.000 description 13
- 101150008358 TRK1 gene Proteins 0.000 description 8
- 230000006399 behavior Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 238000012937 correction Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 101150072397 trk2 gene Proteins 0.000 description 4
- 229910000859 α-Fe Inorganic materials 0.000 description 4
- 101100205847 Mus musculus Srst gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 241000282376 Panthera tigris Species 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 235000011194 food seasoning agent Nutrition 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
- H03F1/3282—Acting on the phase and the amplitude of the input signal
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Description
1360949 A7 B7 五、發明說明(ο 發明所眉之技術領域 本申請案係為聲稱2002.6.19申請之名稱為”全數 位 PLL之累進指數頻寬偏移(Graduated Exponential Bandwidth Shifting of an All-Digital 5 PLL) ”之美國臨時申請案第60/389872號;以及 2003.1.17申請之名稱為”在深次微米CMOS中之第 二型全數位 PLL(Type-ll-AN-Digital PLL in Deep-Submicron CMOS ) ”之美國臨時申請案第 60/441080號之優先權,玆以引用方式將其全文併入 10 本文。 本申請案與下列審理中及共同受讓之專利申請案 有關:序號09/728180,2000.12.1申請,名稱為” 具傳動偏移之數位PLL ( Digital PLL with Gear Shift) ”;序號 10/464957,2003.6.19 申請,名稱 15 為”數位鎖相迴路(PLL )之精細分割傳動偏移 經濟部智慧財產局員工消費合作社印製 (Fine-Grained Gear-Shifting of a Digital Phase-Locked Loop(PLL)) ”,玆以引用方式將其全文併入 本文。 本發明概與鎖相迴路(PLL)電路有關,更特別 20 言之,與要求快速信號取得模式之數位第二型(及 較高階)PLL有關。 先前技術 全數位鎖相迴路(ADPLL)係具可週期性調整之數位控 制振盈器(DCO)之數位電路,使得DC〇之輸出相位得以 本紙張尺度適用中國國家標準(CNS)A4規格(2丨〇 χ297公爱) 1360949 A7 B7 五、發明說明(2 ) 5 ο 11 5 11 經濟部智慧財產局員工消費合作社印製 20 追縱參考信號之相位(以及因而得以追蹤其頻率)。 pLL之階數對p|_L之雜訊濾波能力有所影響。例如第 型PLL (具有一個位於DC並起因於頻率對相位轉換機制 之極點)可對DCO (或電壓控制振盪器(Vc〇))、參考信 號及時間對數位轉換器(TDC)相位雜訊提供_2〇dB/1〇渡 波。另一方面’第二型PLL (具有兩個位於%之極點)可 於特定條件下對相同組件提供_4〇(^/10濾波。此外,相對 方;DCO而言,第一型pLL傾向將封閉進入(c丨 1/U)2相位雜訊平坦化,而第二型PLL則具有以2〇dB/1〇將 1’⑴相位雜訊农減之能力。因此,使用第二型(或較高 階)PLL較佳’因其可改善雜訊濾波能力。 但第二型PLL傾向具有長的過渡安定時間(與第一型 PLL相較)。長的過渡安定時間係指第二型PLL —般在取得 L號上,較第一型PLL時間長,並需更多時間自pll消除 初始條件。較長的取得與安定時間會使PLL所追蹤之信號 頻率受限。 —種解決方法合併第一型與第二型操作,並使用第一型 PLL以供初使信號取得相位之用,接著切換至第二型PLL 供L 5虎追縱相位之用。使用第一型pLL可快速鎖於所要信 5虎上’同時第二型PLL可提供第二型之雜訊濾波優 點。 先則技藝之一缺點在於採用第二型ρϋ_可能造成慢速 之信號取得與紋。此現象可能料_於第二型PLL之 較長過渡。小迴路頻寬會增加信號取得絲定初始條件所需 -4- 本紙張尺度適用中関家標準(&从4規格(2丨G χ 297
A7 B7 P60949 i '發明說明(3 ) 之時間。
先前技藝之第二缺點在於在初使信號取得模式中,來自 於使用第一型PLL之相位誤差中而存在之偏移。此偏移會 增加第二型PLL在完全追蹤所要信號前所需之時間。此可 5 旎肇因於第二型PLL之過渡期增加《再次強調,此對PLL 能多快地鎖於所要信號上造成影響。 發明内容 本發明之較佳實施例提供具有可精密調整之可調 整迴路增益之數位PLL及其調整方法,得以廣泛解 10 決或避免上述及其他問題,並廣泛達成技術優點。 根據本發明之一較佳實施例,用以改善鎖向迴路 (PLL)中仏號取得性能之方法包括利用比例迴路增 益電略取得信號;測量在該信號中之偏移;啟動一 完整區塊以累增-調整信號;以及合併來自該比例 15 迴路増益電路與該完整區塊之輸出以產生一振盪器 調譜信號。 經濟部智慧財產局員工消費合作社印製 板據本發明之另一較佳實施例,迴路濾波器電路 包括一耦合至一相位誤差輸出之比例迴路增益電 路,該比例迴路增益電路包含以第一常數將一相位 20 誤差信號做比例調整之電路系統;一耦合至該相位 誤差輪入之完整迴路增益區塊,該完整迴路増益區 塊包括一耦合至該相位誤差輸入之殘值閂,該殘值 閃包含用以將-存在於該相位誤差信號中之偏移取 f紙張尺度適用中國國i標準(CNS)A4規格(2丨0x297公^ 1360949 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(4) 樣並用以產生一調整相位誤差信號之電路系統;< 耦合至該殘值閂之完整區塊,該完整區塊包含用以 累增該殘值閂產生之該調整相位誤差信號之電路系 統;一耦合至該完整區塊之迴路增益調整器,該迴 5 路增益調整器包含以第二常數將該累增調整相位誤 差信號做比例調整之電路系統;以及該迴路濾波器 電路進一步包括一耦合至該比例迴路增益電路與誃 完整迴路增益區塊之加總點,該加總點將來自該比 例迴路增益電路與該完整迴路增益區塊之信號結 10 合。 根據本發明之另一較佳實施例,鎖相迴路 (PLL)合成器,包括一用以提供一相位誤差信號之 相位檢測器;一具一調諧輸入之振盪器;一耦合至 該相位檢測器之迴路濾波器電路,其中該迴路濾波 15 器電路可於快速取得操作模式下操作,繼而切換至 第二型操作模式,該迴路濾波器電路包括一耦合至 該相位檢測器之比例迴路增益電路,該比例迴路增 益電路包含以第一常數將該相位誤差信號做比例調 整之電路系統;一耦合至該相位檢測器之完整迴路 20 增益區塊,該完整迴路增益區塊包含以第二常數將 該相位誤差信號做比例調整之電路系統;以及一耦 合至該比例迴路增益電路與該完整迴路增益區塊之 加總點,該加總點將來自該比例迴路增益電路與該 完整迴路增益區塊之信號合併。 -6- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
1360949 A7 B7 五、發明說明(5) 5 ο 5 11 · 經濟部智慧財產局員工消費合作社印製 20 根據本發明之另一較佳實施例,無線通訊裝置包 括射頻(RF)埠,一搞合至該rf埠之rf收發 機,該RF收發機包含用以處理RF信號之電路系統 以及耦合至该RF埠之數位鎖相迴路(pLL)合成 器。亥PLL合成器包括一用以提供一相位誤差信號 之相位檢測器;-具-觸輸人之振盧器;一搞合 至該相位檢測器之迴路濾波器電路,該迴路濾波哭 電路包含用以提供對該相位誤差信號之濾波之電路 系、·先其中5玄迴路濾波器電路可於快速取得操作模 式下操作,繼而切換至第二型操作模式;以及該無 線通=裝置進-步包括—_合至該RF收發機之信號 處理單元He唬處理單元包含用以處理信號串及 用戶可用資料之電路系統。 本發明之-較佳實施例之一優點在於藉由在初使 信號取得模式中使用第_型pLL,並接著在信號追 縱模式令使用第二& PLL,快速信號取得可與較高 1¾ L 5虎及雜訊渡波結合。 本發明之-較佳實施例之另一優點在於消除由第 一型操作引人之偏移(殘值)之能力,其有助於在 信號追蹤模式中之第二g PLL更快速安定。偏移 (K值)之移除需要之附加硬體為最少,且利用 PLL可視需要保持偏移並可自然安定。 前揭已更廣泛指陳本發明之特徵與技術優點,利 於對下列本發明之細部福述之瞭解。後將自本發明 本紙張尺度適用中國國家標準(CNS)A4 ^7^297公爱)
1360949 A7 B7 五 ' 發明說明(6) 之申請專利範圍之主題t描述本發明之附加特徵與 優點。熟悉此技藝者應知所揭概念與特定實施例易 於供作改良或設計供施行本發明之相同目的用之其 他結構或方法。熟悉此技藝著亦應知此類等效架構 5 並未背離隨附申請專利範圍中之本發明之精神與範 疇。 實施方式 以下將έ羊述目如較佳實施例之之製作與使用。但應知本 發明泛於各特定内文中提供許多應用發明性概念。所述特定 1〇 實施例僅供製作與使用本發明之特定方式闡釋之用,本發明 之範·不以之為限。 將於特疋内文中以特定實施例描述本發明,亦即在藍芽 相容無線裝置中使用之全數位鎖向迴路合成器。但本發明亦 適用於可採用全數位鎖向迴路合成器之其他應用,諸如同時 15 焦要快速信號取得與較高階雜訊濾波之有無線裝置。 經濟部智慧財產局員工消費合作.社印製 現參閱圖1,所示係闡釋依本發明之一較佳實施例之全 數位同步鎖向迴路(ADPLL)合成器100之相位域之方塊 圖。如前述,ADPLL 100之目的在測量參考信號fref 2〇 (例如出自參考時鐘)與可變信號(例如來自數位控制振盛 器(DCO)之輸出)間的相位差,並利用該相位差對可變 信號施行頻率調整。例如在藍芽通訊網路中 罟 中,可變信號落在2.4GHz頻帶,參考信號則為13MHz: 參考相位與可變相位間之相位差可視為相位誤差^ 咖)’並可於ADPLL 100之相位檢測器12〇中之。相 -8- 11360949 A7
經濟部智慧財產局員工消費合作社印製
位檢測器120可具三輸入。相位檢測器12Q之第—輸人可 ; 由參考相位1Q5提供,其用以計算參考信號之鮮 Γ 控制字元(FCW)之累增。累增之Fcw為RR(k)。可於再 ; 物之FREF時鐘之每-上升邊緣上執行累增。可將fcw : 定義為所期可變頻率對參考信號頻率之比。 ; 相位檢測器120之第二輸入可為可變信號之邊緣時鐘過 ; 渡之累增。可於增量器150中計算可變信號之邊緣時鐘過 : 渡之累增Rv(k),並接著於時鐘問155中取樣。相位檢測器 ΐ 120之第二輸入可為以部份誤差修正單元11〇計算之部份誤 _ 差修正值£仆)。可利用部份誤差修正單元11〇計算部份誤 : 差修正,其係參考時鐘邊緣與可變時鐘邊緣間之差距。可藉 ; 由自時間域至數位域轉換(藉由時間對數位轉換器彳彳4)上 ^ 述差距(參考時鐘邊緣與可變時鐘邊緣間之差距),並接著 : 將該數位值乘上週期倒數(藉由多工器116)而計算部份誤 1 差修正。 4 接著施加(區塊125)比例迨路增益α (或簡稱迴路增 : 盃)至相位誤差0E(k)。迴路增益〇:係表在影響Dc〇頻率 ψ 前施加於相位誤差之衰減量。就頻率域而言,α控制所檢測 : 之部分頻率,其響應於在DC〇之輸入處改變之頻率。就時 j 間域觀之,α控制在DCO之輸入處應可得見之參考時鐘週 ; 期内之計時衰減量,其響應於在前—個時鐘週期中所見之 ·; DCO輸入中觀察到之變化。 .: 最終,相對於DCO增益(DCO調諧字元之每一步驟之 ; 頻率偏移比(最不顯著位元))將DCO調諧(用以調敕
本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公爱 1360949 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(8) 一 DC〇頻率之信號)正規化,並於施加至DCO 140前以時 鈿閂135取樣》DCO 140之輸出係可變相位信號,並可以 功率放大H 145緩衝及放大,俾產生射頻輸出信號。圖2 提供在相位域之另一 ADPLL觀點,其強調ADpLL中不同 5 部件之功能。 現參閲圖3a與3b ’所示圖闡釋部份ADPL(_ (圖3a) 及較高階ADPLL ( ® 3b) ’其可用以提供職迴路增益之 技術,允許在ADPLL操作模式中之變化。注意圖加與北 闡釋已施行相位檢測後之部份ADPLL,例如圖]相位檢測 1〇器120之右俱卜此外,並未顯示ADPLL之其他部份,諸如 回饋迴路,俾專注於對迴路增益調整硬體之支援。 調整迴路增益之技術係兩步驟技術。第一步驟包括添加 DC偏移於用以調整DCO之信號;第二步驟則改變迴路增 益值α。耦合至相位檢測器輸出之計算機單元3〇5,可用以 15 決定添加於DC〇調諧信號之〇◦偏移大小。OC偏移大小 可為迴路增益與α2之函數。可利用正反器31〇儲存 DC偏移值,並提供該儲存值至加法器315,其合併相位誤 差調整信號與DC偏移。實際上,正反器31〇可為具同步 重置之狀態機,其一自取得時段過渡至追縱時段即儲存新的 20 相位誤差調整於已淨空之暫存器中。 受控於追驢CTRK”之多工H 32〇可用以選擇兩迴路 增益或之一。接著可以乘法器325將所選擇之迴路 增益值乘上DCO調整信號。接著可提供增益調整Dc〇調 諧信號至DCO 330。注意追蹤信號”TRK”值決定ADpLL何 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱
1360949 A7 B7 五、發明說明(9) 5
ο 1A 經濟部智慧財產局員Η消費合作社印製 20 時切換操作時段。圖3b加入迴路濾波器355 ,其提供必要 的濾波,使得ADPLL成為較高階PLL。 ,迴路增益α降低造成相位誤差中雜訊量之對應與比例降 低。因此,若迴路增益減半,則相位誤差申之雜訊量亦將以 比例降低。但迴路增益之突然與劇烈降低亦將可能造成相位 誤差中之過渡產生。過渡需要時間始能安定下來。不幸地, 隨著迴路增益之降低(及迴路頻寬之對應下降),過渡可能 需要更長時間始能安定。這會造成ADPLL整體性能下降。 現參閱圖3c,所示圖係根據本發明之一較佳實施例闡 釋供較高階ADPLL用之迴路濾波器355之高階觀點。如圖 3c所示,迴路濾波器355 (圖3b)可以沿著數個單極點 IIR濾波器.(諸如IIR渡波器360、361、362與363)之串 聯施加。在迴路渡波器355中的四個||R渡波器360-363 可提供高達第五階ADPLL。注意可於迴路濾波器355中使 用更多(或更少)個IIR濾波器,所示使用四個llR濾波器 360-363僅係供闡釋之用。此外,在計算調整之相位誤差 後,亦可將迴路濾波器355置於較高階ADPLL中。 現參閱圖3d ’所示圖係依本發明之一較佳實施例闡釋 於較高階ADPLL之迴路濾波器355中可使用之MR濾波器 360之詳圖。注意||R 360可以做為圖3c所示四||R濾波器 (360-363)中之任一個。如圖3d所示,丨IR濾波器360具 有以H(z)= —表示之z域轉移函數,其中Λ為小於1 之正衰減因數。由於在ADPLL中之值係以二位元值表示, 故可藉由偏移等於Log(/i)之右位元偏移運算(位元偏移單
本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公楚) 1360949 A7 B7 五、發明說明( 5
ο IX 5 11 經濟部智慧財產局員Η消費合作社印製 20 70 370與371)施行衰減;I,其中Logo係基底為2之運 算° >角异單元(加法器)375與正反器382及加總點385 合併施行轉移函數。具一耦合至同步重置之輸入之AND閘 382可用以清除丨IR濾波器360之狀態。 HR濾波器360亦具有以多工器390 (受控於一致動信 號)施行之旁通特性。例如若開啟致動,則IIR濾波器360 係用以提供單極點濾波,若關閉致動,則多工器390可將 其直接耦合至||R濾波器36〇之輸入處之輸入置於其輸出 處。因此,可視致動信號值將輸入信號置於濾波或未濾波之 HR濾波器360之輸出處。但注意即使旁通hr濾波器 360 ’濾波仍在進行,因此,一但若欲致動||r濾波器360 之濾波’則可以少許或無延遲選擇濾波之輸入信號供為丨丨R 遠波器360之輸出,亦即,丨|R渡波器360提供之可切換渡 波為無妨礙。 回溯至圖3c,當如圖3d所示施行各||R渡波器36〇_ 363時,可藉由動態致動部分、所有,或不致動丨丨R濾波器 而改變迴路濾波器355之階數。例如若欲具第一階迴路濾 波器355,則僅可致動IIR渡波器之一(例如hr淚波器 360),並將其他||R濾波器關閉。 現參閱圖4a ’所不係根據本發明之一較佳實施例之1 有5周整迴路增ϋ能力之ADPLL 400的' —部分之闊釋圖。根 據本發明之較佳實施例’將迴路增益α自初始值^彳調整至 最終值α2。為達此目的’ ADPLL 400可採用兩增益調整 器’第一增益調整器405與第二增益調整器4〇6。由於 -12- ^張尺中國@家標準(CNS)A4規格(210x297公爱)
1360949 Α7 Β7 五、發明說明(。 ----- ADPLL使用二位元值’故增益破器得以簡單藉由施行相 位誤差之二位元偏移而修改迴路增益^此外由於增益調整 傾向P牛低迴路增益’故以第一與第二增益調整器咖與 。所得之二位元增益調整可_右偏移為之^第—增益調 5整器4〇5可偏移每一相位誤差值L〇g(a1),其中Log〇係基 底為2之運算。在ADPLL於信號取得時段中操作時,同時 提供初始迴路增益值α1供做使n增益調整器4〇6施 t之偏移等於L〇g(a2 -α1)。其在ADPLL於信號追縱時 丰又中操作時’同時提供迴路增益α 2供做使用。 10 當迴路增益自0:1變成《2時,可調整DC〇調諧字 元產生正規化調諸字元。可利用兩加總點41〇與415及 閂420作調整。可將此電路稱之為正規化調諧字元單元 422。第一加總點410自(α1*相位誤差)扣除(α2*相位 誤差)。當致動閂420時,可將扣減結果儲存於閂42〇中 丨5 (諸如當彳§號TRK自低過渡至高時)。接著於第二加總點 經濟部智慧財產局員工消費合作社印製 415將該扣減結果與(α2*相位誤差)合併,產生調整之正 規化調諧字元。當迴路增益為〇;1或當迴路增益為〇2時, 可利用多工器425選擇調諧字元。接著將多工器425之輸 出提供予DCO。 ' 現參閱圖4b ’所示係根據本發明之一較佳實施例之具 有兩種調整迴路增益能力之ADPLL 450之一部份9圖4中 所示部分ADPLL 450與圖4a中所示部份ADPLL 400類 似’但添加了 一個附加增益調整器(增益調整器457),以 提供將迴路增益自α2變更為α3所需之增益調整。此外, -13- 本紙張尺度適用中國國家標準(CNS)A4規格(2丨0x297公g) 1360949 A7 B7
1360949 經濟部智慧財產局員工消費合作社印製 五、發明說明(丨3) 5
ο IA 5 20 A7 B7 益α可以二位元值儲存4隨意降低迴路增益,增益調整器 505可;行運异乘法器演#法使迴路增益以所期量降低。但 若迴路增益降低限為二的級數,則增^調整器5〇5可 增益。例如若關數四降低 迴路增P㈣於以二位元右偏料細減。若齡迴路增 益值使知最左位元為最重要位元,則增益調整器5〇5將施 行右偏移。 如上述,於多重小增E而非單—大幅變動施行迴路增益 調整較佳。因此各增益調整器以單—位元偏移(或雙位元偏 移)使迴路增益減半(或四分之_)較佳。故如圖&所 示,整體迴路增益調整可為原始增益之1/2*1/2*1/2,換言 之,最終迴路增益原使迴路增益的1/8。根據本發明之較佳 貫施例,增益調整器數量之施行上限約為十六(16)。但對 ADPLL中使用之增益調整器數量並無實際限制。 除調整迴路增益外,ADPLL 500產生可用以調整
DCO 之新正規化調諧字元(37NTW)。可於正規化調諧字元單元 (例如正規化調諧字元單元5彳0)中產生正規化調諧字元。 例如正規化調諧字元單元51〇之輸出可為ΔΝΤν^=αι<;6ι_ 〜必1 ’同時正規化調諧字元單元511之輸出可為_谓产 (△NTWl+a202) _〇:302 »以下將描述正規化調諧字元單 元之細部設計。 正規化調tt字元單元510可受控於追縱信號,,丁RK1,,。 根據本發明之較佳實施例,當啟動追蹤信號時,與其耦合之 正規化調諧字元單元51〇啟動。除增益調整器5〇5之 度適用中國國家標準(CNS)A4規格(21〇χ297公爱:
1360949 五、發明說明(14) A7 B7 > 10 15 經濟部智慧財產局員工消費合作社印製 20 =可料舰規化麵字元單元之輸岐供付控於追縱 之夕工S 515 ’較佳為與啟動正規化調諸料單元相同 縱信號。可視追縱信號位準而定將多工H 515之輸入 提供做為多工器515之輸出,用以調諧dc〇。如前 1只要魏賴-過渡至啟動辦,職該解低之追縱 Lp不限C只要—啟動追縱信號,猶,則追縱 信號” TRK2”與"TRK1”變成”不限定"。 現參閱圖5b,所示圖餘據本發明之—較佳實施例之 ,規化_字元單元540之詳細_圖。正規化調諧字元 早几54Q可作為圖5a之正規化繼字元單元⑽、州或 512之任—個。可利用兩加總點550與555及-問560產 生正規化調諧字it單元54〇。第—加總點55Q自〜*αΝι (若正規化調譜字元單元54〇係第一正規化調错字元單 元)或前一正規化調諧字元單元(若正規化調諧字元單元 540並非第—正規化調料元單元)減㈣An,其中〜* αΝ為對應增益調整ϋ之輸出。接著在問56Q致動時(當信 號’’TRK”自低過渡至高時),將相減結果儲存於閂56(^接 著於第二加總點555將相減結果與必Ε*αΝ合併,產生正規 化調諧字元單元540之輸出。 現參閱圖6,所示係根據本發明之較佳實施例之可做Ν 種迴路增益調整之ADPLL 600之一部分闡釋圖,其中Ν為 正整數。圖6闡釋ADPLL 500 (圖5a)之延伸,其中 ADPLL 600特性在於有N+1個增益調整器(示如6〇5至 608)。N個正規化調諧字元單元(61〇至614)中,各正規 訂 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公;g) 丨1360949
5 ο n 5 11 經濟部智慧財產局員工消費合作社印製 20 化調為子元單元係受控於N個追職狀—。可利用受控 於N個追縱信號之(N+1)眷1多工器520由N+1個相異 迴路增益值選擇其一。見> 閱圖7 ’所示係根據本發明之一較佳實施例之複數 健號軌跡之時序圖,其顯示可用以控制ADPLL迴路增益 調,整之追縱信號。如冑早所述,追縱信號(諸 如TRK1、TRK2”等)可用以控制迴路增益調整之施加。 例如視追縱信號狀態,適當調整之調諧字元可提供給 ADPLL 之 DCO。 一系列時序軌跡(705至720)闡釋以N個追縱信號假 设之可能狀之示例性序列。第—時序軌跡7〇5可闡釋追 縱信號’’TRK1”之行為;第二時序軌跡71〇可闡釋追縱信 號TRK2”之行為;.第三時序軌跡715可闡釋追蹤信 號TRK3之行為;同時第四時序軌跡72〇可闡釋追蹤信 號”TRK Ν”之行為。 在第一時段期間(示如730),可能在接著一取得後之 ADPLL之初始重置之後,所有追蹤信號均處於低位準。復 參閱圖6,當所有的追蹤信號均處於低狀態下時,即可將 ADPLL迴路增益設定為^^。接著在第二時段中(示如 735),追蹤信號”TRK1”(第一時序執跡7〇5)過渡至高狀 態。再次參閱圖6,當追蹤信號”TRK1,,處於高狀態時,接著 ADPLL迴路增益歷經增益調整,且現等於α2。類似地,在 第二時段中(示如740) ’追縱信號”TRK1”可回到低狀態, 同時追縱信號"TRK2”可視為高狀態。所得ADPLL谭路增益 -17- 本纸張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
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ο IA 經濟部智慧財產局員工消費合作社印製 20 五、發明說明(16) 現可為α:3。此可延續直到追蹤信號叮RK N,,啟動(第N+1 個時段750>注意雖.然第_、第二、第三及後續時段均可 為有限期程,只要ADPLL運作,即可持續第N+1個時段 750 ’直到ADPLL追蹤之封包末端;直到ADpu_重置;或 者ADPLL不再希望於其最小頻寬運作時。 /主思雖然所示各追縱信號(諸如》TRKi,,及”trk2',等) 均自關閉位準過渡至啟動位準,並接著回到關閉位準,但在 追縱彳§號自關閉位準初始過渡至啟動位準後,可能便使初始 過渡後之狀態無關緊要。例如在示如735之時段中,追蹤 信號’’TRK1”自關閉位準過渡至啟動位準,接著在該時段 末,追縱k號TRK1過渡回關閉位準。但追縱信號,,丁rki” 可於該時段末維持在啟動位準,而對本發明之運作無其他不 利之影響。 - 注意如圖7中所示,第二、第三及第四時段735、74〇 及745之期程相同。但亦可能各時段(當追縱信號”” 至”TRK N-1”處於高狀態時)之期程相異;或部份時段之期 程相等而部分相異。此外,第一時段730之期程可能與其 他叫^又相等或相異。概言之,一般係使期程隨迴路增益值而 變。迴路增益值較小,則一般時段較長;迴路增益值較大, 則一般時段較短《造成PLL在迴路增益值高時具大的迴路 頻寬,在迴路增益值低時具小的迴路頻寬。 如圖7中討論所述知ADPLL中之迴路增益調整操作係 已決定,亦即事先在一特定時間後即知道(在adr±起始 或重置後),ADPLL將於其最小迴路增益設定中操作。但, -18-
1360949 五、發明說明(Γ 5 ο 1 5 經濟部智慧財產局員工消費合作社印製 20 若ADPLL性能充分,則以可早先停止對迴路增益之調整為 有益的。 現參閲圖8,所示流程關釋根據本發明之—較佳實施 例控制ADPLL迴路增益調整之演算法8〇〇,其中演二= 8〇〇可利祕能尺度決定何時停止調整迴路增益。'根據:發 明之一較佳實施例,演算法800可於供ADPLL用之控制器 (未圖示)中執行,其中該控制器可為處理構件、狀態機了 數位信號處理器、通用微處理器 '微控制器等。或者可於特 別設定來控制ADPLL功能之客製化積體電路中專門施行演 算法800 〇 “ 控制器可始於重置ADPLL (區塊805)。ADPLL可於 開啟電源時、位於其令之接收機已完成傳輸之接收後或於完 成先前接收之封包後重置。將ADPLL重置可將暫存器及其 他s己憶體儲存構件恢復至初始狀態等。在重置adpll後, 控制器可施行對迴路增益之初始調整(區塊81〇>可於重 置後隨即施行初始調整’俾將迴路增益設定為某些初始值。 在設定迴路增益(區塊810)及以時間充分安定後,控 制器即可測量ADPLL性能(區塊815)。性能尺度之—實 例可為ADPLL安定限制’諸如執行相位誤差均值之斜率平 坦度。在一數位PLL中,相位誤差(或調諧字元)取樣為 可數位處理之數位值。數位處理易於決定相位誤差之斜率平 坦度。因此,數位處理可用以測量ADPLL已達之安定程度 之不同品質測量。 在測量性能尺度後,控制器即可判定ADPLL性能是否 -19- 本紙張尺度適用中國國家標準(CNS)A4規格(21Qx297公楚) 1360949 A7 B7 五、發明說明(18) 5 ο —1 5 經濟部智慧財產局員工消費合作社印製 20 已符合預定值(區塊820)。此可為所測性能尺度對預定值 之簡單比較。例如若性能尺度係執行均值之斜率,則與預定 值之簡單味即可提供ADPLL安定程㈣訊。或者刊用 數位處理決定雜訊或雜訊峰值之均方根(rms)或均方 (MS)值,或相位誤差決定值之平均。因迴路增益值可為 各種雜訊源間之競合,故雜訊可為良好性能尺度。若迴路增 益降低’貞'丨DCQ雜訊貢獻增加,但參考值及時間對數位轉 換器雜訊貢獻降低。 若ADPLL性能符合預定值,控制器即可停止調整迴路 增益並可終止演算法_ 若ADPLL性能不㈣定值則 控制器可能嘗試進一步調整迴路增益。但控制器可能需要決 定是否可能進一步調整迴路增益(區塊825)。例如可能根 本沒有任何附加增益調整器。若控制器仍可調整迴路增益, 則控制器可回观塊810進-頻迴路增益做調整。若控 制器無法再調整迴路增益,則控制器可能須要接受ADPLL_ 性能並終止演算法800。 ,注意雖然上述對演算法800之討論焦點在於調整迴路增 益α,藉由性能尺度之使用,演算法8〇〇亦可用以調整衰 減因數λ ^例如根據所測性能尺度,可致動附加丨丨R濾波器 (諸如UR濾波器360-363 (圖3c))以調整衰減因數λ。° 此外,演算法_可用以婦迴路增益α及衰減因數又兩 者。 一現參閱圖9a與9b,所示資料圖闡釋根據本發明之一較 佳貫施例之單一傳動偏移(初始迴路增益值與最終迴路增益 -20- 本纸張尺度適用國國豕標準(CNS)A4規格(210 X 297公爱) "------- 1360949 A7 B7 ω 0 b20 經濟部智慧財產局員Η消費合作社印製 五、發明說明(19) 值間之單一偏移)與雙重傳動偏移(初始迴路增益值與最終 迴路增益值間之雙重偏移)間性能差異。例如單一傳動偏移 包含迴珞增益值之自初始值至最終值〇_^之偏移; 就雙重.傳動偏移而言’ α在偏移至最終值£1_^前,偏移至 中間值去。 圖9a闡釋單一傳動偏移ADPLL之追蹤期間相位誤差 (Phe)對時鐘週期(上圖)以及振盪器調諧字元(調譜) 對時鐘週期(下圖)。圖9b闡釋雙重傳動偏移ADpLL之相 同圖對時鐘週期。相位誤差對時鐘週期圖(圖ga與9b之 上圖)顯示在單-傳動偏歸況下具錢著的較大過渡。接 著須於具相當小頻寬之ADPLL中將此過渡穩定下來。 圖9a與9b之下圖闡釋ADPLL之多重操作相位中之單 -傳動祕(® 9a)及雙重傳動偏移(圖9b)之調諸字元 對時鐘棚·》只魏較第—觸字元曲線91Q (單—傳動偏 移)與第二調譜字^曲線咖(雙重傳動偏移),即可於雙 重傳動偏移中見到性能改善,其中第二調諧字元曲線92〇 斜率在約_ _鐘週期下均相#平坦,㈣—調譜字元 曲線_在經過12〇〇個時鐘週期處仍具顯著負值。亦注意 ^在自第二繼字元曲線92Q之具相當大雜訊之第一部位 (部位_過渡至具較低雜訊之第二部位(部位935), 接著最後過渡至具相當低雜訊之第三部位(部位94〇)。第 ^字元曲線_顯示兩個此卿位(未標示部位)。此 ^釋迴路增益值之偏移。注意雖然圖9a與9b中所示資料 圖係針對單一愈警會值知 、 又重傳動偏移ADPLL,對三重(及更高) 1360949 A7
五、發明說明(2〇 ) 5 ο tx 5 ΤΑ 經濟部智慧財產局員工消費合作社印製 20 傳動偏一之資料圖中亦可見到類似情況。 現參閱圖9c,所示係為闡釋根據本發明之一較佳實施 例之具雙傳動偏移之ADPLL之相位誤差對時間之資料圖。 第一曲線955顯示具雙重傳動偏移之ADPLL之相位誤差對 時間之行為。第二曲線960 (環繞於第一曲線955)標注第 一曲線955雜訊外圍之最高與最低邊界。第一不連續965 顯不以迴路增益之第―變化將過渡引入迴路中,第二不連續 966則顯示以迴路增益之第二變化將另一過渡引入。注意隨 著迴路增益之下降,第一曲線955上之最高與最低邊界亦 隨之而降。 藉由將IIR濾波器引入迴路中,即可延伸傳動偏移。除 藉由改變迴路增益值而改變迴路頻寬外,亦可藉由改變||R 濾波器之極點位置來降低迴路頻寬。可利用衰減因數又來移 動丨丨R濾波器之極點位置,因而降低迴路頻寬。 現參閱圖10,顯示根據本發明之一較佳實施例<具有 可切換比例迴路增益1005及/或丨丨r濾波器36〇之adpll 的一部分。基本上,可切換比例迴路增益1〇〇5與圖4a所 不之類似,相異處在於涵括一計算單元1〇15,其用以產生 正規化調料元所需之計算。圖1Q所示可_比例迴路增 /益1005可以因數α調整迴路增益。丨丨R遽波器36〇係如圖 3d所述。 注意可能在不對輪出產生基準線衝擊下,切換丨丨R渡波 器360之頻寬(因而藉由移訓R滤波器之極點位置而調整 迴路頻寬)。因此無需藉由改變比例迴路增益而調整迴路頻 -22- 本纸張尺度適用中S國家標準(CNS)A4規
1360949 A7 五、發明說明(21 ) 寬時所需之附加調整。此外,由於IIR濾波器360 —貫施行 濾波(無論致動信號值為何),故致動IIR濾波對迴路不具 影響或影響甚微。 根據本發明之一較佳實施例,可切換比例迴路增益 5 1005及/或丨丨R渡波器360均可藉由不致動IIR濾波器360 (經由連至多工器390之致動線)而如單純之比例迴路增 益般運作。或者,可切換比例迴路增益1〇〇5及/或丨丨R濾波 斋360可以具比例迴路增益及||R濾波兩者般運作而影響迴 路頻寬。最終,在特定環境下,可能可關閉可切換比例迴路 1〇 增分1005及/或丨丨R濾波器360之可切換比例迴路增益部 釦,僅利用IIR濾波器360而影響迴路頻寬。根據本發明之 較佳貫施例,可能如圖1 〇所示,串聯數個可切換比例迴 路增盈1005及/或IIR濾、波器36〇區塊,其夢聯方式與上述 之精細分割之傳動偏移類似。藉由這些區塊之串聯,即可對 15 迴路增益做多種微調而非單一大幅調整。 第二型及較雜PLL提供凌駕於第—型pL|_之優點在 於提供較高級數之雜訊渡波(第二型之咖關對第—型 =-20dB/10)。此外’在特定條件下,與第一型ρι±相較, 第二型PLL提供之衰減(第二型之藤/1〇衰減對 第-型之簡單平坦化)。因此,第二型及較高階pLL在雜訊 係屬關鍵之情況下,較第一型PLL為佳。 不幸地,第二型及較高階PLL具較大過渡,因此所需
取得時間較長。但在ADPLL之情况下,可能延遲ADM 之第二型行為直到ADPLL已進入信號追縱相位為止,其中 -23- 本^規格⑺“------- 1360949 A7 B7 五、發明說明(22 ) 第二型雜訊及錢性質可改善性能。在錢取得相位期 間,ADPLL可以第-型行為運作,提供較大的整體頻宽, 並因而利於信號取得。 現參閱圖11 ’所示贿示根據本發明之—較佳實施例 5 之ADPLL1100,其具有内建支援,以自信號取得模式之第 -型操作娜至信號追賴式之帛二型㈣。圖^中所示 ADPLL 11〇〇與ADPLL勘(圖,)類似,相異處在於迴: 渡波器區塊1110 (在圖1中稱之為迴路增益區塊125)。因 ADPLL 1100與ADPLL 100類似,故其他部分不再贊述。 10 ADPLL 1100之迴路渡波器區塊1110可具共用共同輸 入並經加總點1125合併之比例迴路增益區塊1115及完整 迴路增益區塊1120。比例迴路增益區塊1115可具增益 並可與迴路增益區塊125類似(圖υ。注意雖然^示比例 迴路增盈區塊可為單-增益調整單元,比例迴路增益區塊亦 15 可如上述使用複數個增益調整單元而以精細分割傳動偏移單 元實施之。完整迴降增益區塊1120可用以添加一位於零頻 率之附加極點,因而提升至第二型ADpu_。在相位域中, 經 濟 部 智 慧 .財 產 局 員 工 消 費 合 作 社 印 製 完整迴路增益區塊1120之行為可以_^表示,其中z·1為 延遲項。 一2 、 2〇 根據本發明之-較佳實施例,關閉完整迴路增益區塊 1120直到ADPLL 1100進入頻率,相位追縱模式為止較佳。 亦即在信號取得模式期間,僅啟動比例迴路增益區塊 川5。因此,當ADPLL彻〇需要最大的迴路頻寬時, ADPLL 1100之操作與第一型ADPLL類似。在頻率/相位取 -24-
五、發明說明 ο 11 5 11 經濟部智慧財產局員工消費合作社印製 20 付核式完成後’即可減弱比例迴路增益(諸如上述經由傳動 偏移),並且在-段時間後,即可啟動絲迴路增益區塊 1120並將加總點1125與兩增益區塊之輸出合併。 如韵述,在彳§號取得模式期間,在相位誤差或Dc〇調 諧字το中可能存在DC偏移。在第—塑ADpu_中,相位誤 差與頻率偏移姐例。但在第二型ADpu_巾,可將DC偏 移視為在ADPLL 11〇〇中要花_長段時間始能安定之非所欲 相位誤差偏差。一種解決方法係將此DC偏移自相位誤差中 扣除。 現參閱圖12,顯示根據本發明之一較佳實施例之 ADPLL之第二型迴路濾波器區塊之方塊圖。根據本發明之 一較佳實施例,圖12所示第二型迴路濾波器區塊係圖u 所示第二型迴路濾波器區塊111〇之可能施行方式。第二型 迴路濾波器區塊1110特性在於具有兩條信號流動路徑。第 一仏號流動路徑可用以施行比例迴路增益區塊(諸如比例迴 路增盈區塊1115 (圖11));而第二信號流動路徑可用以施 行元整迴路增盈區塊(諸如完整迴路增益區塊112〇 (圖 11 ))。根據本發明之一較佳實施例,比例迴路增益區塊 1115可以如前述施行之具二位元偏移器施行之。最後,加 總點(諸如加總點1125 (圖11))可用以合併比例與完整 迴路增益區塊之輸出。 、 完整迴路增益區塊1120包含可在第二型迴路操作之初 始時段藉由對相位誤差之取樣而提供DC偏移補償之殘值閃 1205 ’並可輸出調整相位誤差(目前相位誤差-取樣相位誤 -25- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
A7 ^ ___ B7 五、發明說明---
差)。接著可於完整累增器1215中累增調整相位誤差。根 據本發明之—較佳實施例,殘值閂1205可具有受控於序列 控制信號’’SEQJ2”之多工器術,並分別以相位誤差及取 5 樣相位誤差做為輸人。可將多工器1207之輸出作為AND 閘1209之輸入。AND閘12〇9可用以清除儲存於正反器 1211中之取樣相位誤差。可藉由同步重置信號,,srs丁,,達成 正反器1211之清儲。最後,加總點1213可用以合併取樣 相位誤差與目前的相位誤差,以產生上述調整相位誤差。 完整累增器1215可具演算單元(加法器)1217,其一 輪入可為殘值問1205之輸出,另一輸人可為完整累增器之 樣本。接著可藉由多工器1219將演算單^ 1217之輸出選 擇性搞合至AND閘1221。多工器1219可受控於序列控制 信號”SEQ—T2”,相同的信號可用以控制殘值閃12〇5中之 多工器1207。多工器1219可選擇性轉合加法器1217之輸 15 A或完整累增11之樣本至AND問1221。藉由,,SRST”信號 之使用,AND閘1221可用以同步重置正反器1223之内 谷。最後,可以控制完整項之增益調整器1225對完整累增 器1215之輸出做增益調整。根據本發明之—較佳實施例, 增证調整s 1225可藉由實行二位元偏移 20 1215之輸出做2的級數之調整。 現參閱圖13’所科序關祿據本發明之—較佳實 施例之第二型ADPLL之操作。根據本發明之一較佳實1 例,圖13所示時序圖可代表用以控制如圖μ所示之第二 型ADPLL操作之信歌值。第一曲線13〇5顯示可用以重置 P60949
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5 ο 1 經濟部智慧財產局員工消費合作杜印製 20 第二型ADPLL之同步重置信號線”SRST"。在圖13中作 號”SRST”可用以同步重置正反器1211與1223之内容。第 二曲線1310顯示序列控制信號線”SEQ一TA”,其可用以開 關第二型ADPLL之快速追賴式(糊轉模式增益因數 α )。如前述,第二型ADpll之信號取得模式可包含實際 充作具較大迴路頻寬之第一型ADPLL之ADPLL,以快速取 得信號》 ' 第二曲線1315顯示序列控制信號線,,3日〇一下丁„,其可 用以開關第二型ADPLL之信號真實追蹤模式^號追縱棋 式具有較小的祕絲,使得ADPLL可純健體雜訊 注意”SEQ_TA”與”SEQ_TT”信號線不應同時啟動。因此,在 關閉信號線”SEQ—TA”後一小段時間,即開啟信號 線”SEQ_TT”,並啟動ADPLL之信號追縱模式。第一垂直 虛線1312代表啟動信號線”seqjtt”之時間。在啟動信號 線’’SEQ—TT”後一小段時間,即將相位誤差中存在之Dc偏 移取樣。所示時間示例為第二垂直虛線1317。根據本發明 之一較佳實施例,以殘值閂(諸如殘值閂12〇5 (圖 將DC偏移取樣。 第四曲線1320顯示可用以將ADpLL轉成第二型迴路 之序列控制信號線"SEQJT2,,。此可藉由開啟殘朗(諸如 殘值閃1205 (圖12))及完整累增n (諸如完整累增器 1215 (圖12))為之。第五轨跡顯示相位誤差上之DC偏移 效應,曲線1325顯示具殘值之相位誤差,曲線133〇則顯 示不具殘值之相位誤差。 -27- 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 2打公釐) 11360949 A7
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5 IX 經濟部智慧財產局員工消費合作社印製 20 現參閲圖14 ’所示流程圖1400顯示根據本發明之一較 佳實施例之具相位誤差殘值之第二型ADPLL之操作。流程 圖1400表示ADPLL之操作隨各操作模式而變之另一觀 點。流程圖M00之第一區塊1405顯示ADPLL之第一操作 模式其中其處於蒼乱*頻率取得模式。在蒼亂頻率取得模式 中,利用PVT-測定(製程、電壓及溫度)模式將ADpll 紊亂(或隨意)鎖.定在初使頻率上。根據本發明.之一較佳實 施例’ ADPLL在已開啟或重置後即施行紊亂頻率取得。 在紊亂頻率取得後,ADPLL即進入快速追蹤模式(受 控於序列控制信號”SEQ_TA”)(區塊1410)。在快速追縱模 式中,迴路增益α會相當大,ADPLL因而具有大的迴路頻 寬。大的迴路頻寬使得ADPLL得以快速取得所追蹤之信 號。在快速追蹤模式下,ADPLL可僅使用其迴路濾波器區 塊(諸如迴路濾波器區塊1110 (圖糾))之比例迴路增益 部位1120 (圖11 ) >在完成快速追蹤模式乂區塊141〇) 後,ADPLL即可進入所έ胃的正常追縱(或實際追蹤)模式 (區塊1415)。在正常追蹤模式中,可降低比例迴路增益以 縮減整體迴路頻寬。藉由降低迴路頻寬即可降低ADPLL中 之整體雜訊。 在ADPLL進入正常追縱模式後,即可以殘值閂(諸如 殘值閂1205 (圖12))取得相位誤差樣本(區塊142〇)。 最後,ADPLL即可藉由致動其完整累增器區塊(諸如完整 累增器1215 (圖12))而進入第二型操作模式(區塊 1425)。ADPLL可利用取樣之相位誤差(於區塊142〇中取 -28- 本紙張尺度適用中國國家標準(CNS)A4規格(2丨〇χ 297公釐)
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5 ο 1Λ 經濟部智慧財產局員工消費合作社印製 20 得)提供在相位誤差中存在之DC偏移補償。注意對 ADPLL而言,可藉由簡單設定取樣之相位誤差為零而忽略 DC偏移。接著ADPLL可持續在第二型操作模式,直到完 成任穆或重置為止。 現參閱圖15,所示圖顯示根據本發明之—較佳實施 例,具有全數位鎖相迴路(ADPLL)之無線通訊裝置 1500 〇可將ADPLL納入耦合至天線152〇之射頻(RF)收 發機1510巾。ADPLL可充作局部振盈器,供無線通訊裝 置1500中之發射機與接收機使用。天線1520負責接收透 過空中傳輸之類比RF信號。此外’天線152〇可用以發射 出自無線裝置1500之類比RF信號。RF收發機151〇負責 取得天線1520所接收之類比RF信號,並將之轉換為可供 無線裝置15QQ其他部分使用之數位資料串。在無線通訊裝 置1500中亦存在相反路徑,其中當無線通訊裝置係充作發 射機使用時,數位資料串被轉換為可由天線152〇發射之類 比RF信號。 在RF收發機1510接收並接著將類比RF信號轉換為 數位資料串後,即將數位資料串傳輸至數位基頻帶 (DBB)控制器153〇。DBB控制器153〇負責取得數位資 料串並對其施行所有必要之數位信號處理’俾將數位資料串 轉換為用戶可用資料串。DBB控制器1530所施行之處理實 例可包含但不限於:數位濾波、資料編碼與解碼誤差檢查 與修正,以及通訊協定軟體堆疊與應用。DBB控制器153〇 耦合至記憶體1540,其可包含唯讀記憶體(R〇M) '隨機 -29- 本紙張尺度適用中關家標到CNS)A4規格(2⑴X 29?公楚)
存取記憶體(_)、'_可料記憶料。記憶體154〇 :用以健存DBB控制器153〇中使用之必要次模組、組態 資料、隨意記憶體等。 DBB控制益1530可經由主介面輕合至部分其他數位裝 置主"面可為持有人介面或可依附於互連結標準如:Rs_ 232通用串接匯流排呢8、闩「,丨阳、旧任印2 11、9〇 卡等。主介面使得數位裝置得以經由DBB控制器153〇連 結至無線裝置15GG。數絲置之實例包含電腦、個人數位 助理、多媒體裝置、網際網路制裝置、儲存裝置等。 —雖已詳述本發明及其優點,應知可在*背離隨附申請專 他圍所界^之本㈣之精神與範訂,可做各種改變、取 代及替代。 人此外’非欲以說明書中所述處理、機器、製造、物件組 口、手段'方法及步驟限定本中請案之範嘴。熟悉此技藝者 自本發明之揭示«於瞭解本發明,既有或隨發展之處 理、機器、製造、物件組合、手段、方法或步驟,即可如同 j據本發明_之此處所輯應實施織,施行大致相同功 此或達成大致相同結果 爰此’隨附之中請專利細係欲於 其範嘴内涵括諸如理、機器、製造、物件組合、手段、方法 或步驟。 圖式簡單說明 為*曰進對本發明及其優點之完全瞭解,可翔下列詳細 說明暨隨附之圖示,其中: 圖1係先m技藝之全數位鎖相迴路(ADpLL)合成器之 |l360949 29 五、發明說明( 相位域方塊圊; 圖2係先前技藝之ADPLL之另一相位域圖; 圖3a與3b係第-型與較高階ADpL[_之部分圖示; 圖3c與3d係依本發明之較佳實施例之較高階ADpLj^ 5 迴路濾波器圖; 圖4a係依本發明之較佳實施例之具有可對迴路增益做一 調整之能力之ADPLL之部分圖示; 圖4b係依本發明之較佳實施例之具有可對迴路增益做兩 調整之能力之ADPLL之部分圖示; 10 圖5a係依本發明之較佳實施例之具有可對迴路增益做精 細調整之能力之ADPLL之部分圖示; 圖5b係依本發明之較佳實施例之正規化調諧字元單元 圖; 15 圖6係依本發明之較佳實施例之具有可對迴路增益做n 種調整之能力之ADPLL之部分圖示; 圖7係依本發明之較佳實施例之顯示部分ADPLL之操作 之時序圖; 圖8係依本發明之較佳實施例之可控制ADF>L(^^路增益 之調整之演算法流程圖,其中性能計量器可用以決定迴^ 20 益調整之停止點; 圖9a至9c係依本發明之較佳實施例之具單一與雙重傳 動偏移之第一型ADPLL性能資料圖; 圖10係依本發明之較佳實施例之用之可切換 比例迴路增益及/或丨IR濾波器圖; -31- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1360949 A7 B7 五、發明說明(30 ) 10 圖11係依本發明之較佳實關之具有可行之第一型 ADPLL初始域取得模式之第二型ADpLi^ ; 圖12係依本發明之較佳實施例之供第三型ADPLL之第 二型迴路濾波器圖; 圖13係用以闡釋依本發明之較佳實施例之第二型 ADPLL運作之時序圖; 圖14係用以闡釋依本發明之較佳實施例之第二型 ADPLL運作之流程圖;及 圖15係依本伽之触實施歉具ADPLUl無線通訊 裝置圖。 經濟部智慧財產局員工消費合作社印^ 500,600,1100 110 116 125 145 155 310,382,1211 ,1223 325 355 370,371 380,1209, 1221 320,390,425, 490,515,520, 1207,1219 406 圖式之代號說明 i向 迴 路 (ADPLL) 部分誤差修正 105 參考相位累增器 早7G 114 時間對數位轉換器 多工器 120 相位檢測器 區塊 135 時鐘閂 功率放大器 150 增量器 時鐘閂 305 計算機單元 正反器 315 加法器 乘法器 140,330 數位控制振盪器 HR濾波器 ( 迴路濾波器 360-363 位元偏移單元 375 演算單元(加法器) AND閘 385,550, 555,1213 加總點 多工器 405 第一增益調整器 第二增益調整 410,415 加總點 •32- 本纸張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
360949 A7 B7 五、發明說明(3!) 第二_諧字 曲線 1015 計算單元 1115 比例迴路增益 區塊 1125 加總點 1215 完整累增器 1225 增益調整器 1510 射頻收發機 數位基頻帶 1530 (DBB)控制 器 422 正規化調諧字元單元 第一正規化調諧字元 0〇 一 早兀 510,512, 540,610〜正規化調諧字元單元 614 演算法 第一調諧字元曲線 可切換比例迴路增益 迴路濾波器區塊 完聱迴路增益區塊 殘值閂 /臾异早7L 無線通m裝置 天線 420,470,485, 560 457,505,605- 608 487 705〜720 805,810,815, 820,825 920 器 閂 增益調整器 苐一正規化調 諧字元單元 時序軌跡 區塊 元 472 800 910 1005 1110 1120 1205 1217 1500 1520 1540記憶體 訂 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準(CNS)A4規格(2l〇X297公楚)
Claims (1)
- i ^ r nr/a*se=i.-a — 、申請專利範圍 A8 B8 C8 D8 專利申請案第93101100號 ROC Patent Appln. No. 93101100 修正後無劃線之申請專利範圍中文替換本-附件(二) Amended Claims in Chinese - Enel. (ID (民國100年6月22日送呈) (Submitted on June 22,201 ]) 10 15 經濟部智慧財產局員工消費合作社印製 20 1. —種用以改善在一鎖相迴路(PLL)中之信號取得 性能之方法,包括: 利用一比例迴路增益電路取得一信號; 測量一在該信號中之偏移; 啟動一完整區塊以累增一調整信號,該調整信號係該 信號與該偏移結合;以及 合併來自該比例迴路增益電路與該完整區塊之輸出以 產生一振盪器調諧信號。 2. 如申請專利範圍第1項之方法,其中該信號係一相 位誤差。 3. 如申請專利範圍第1或2項之方法,其中該調整信號 係一§周整相位誤差信號。 4. 如申請專利範圍第1或2項之方法,其中該啟動進一 步包括調整該累增調整信號之大小。 5. 如申凊專利範圍第1或2項之方法,其中該比例迴路 增益電路以多重步驟調整該相位誤差信號之大小。 6. —種迴路濾波器電路,包括: 一耦合至一相位誤差輸入之比例迴路增益電路,該比 例迴路增益電路包含以第一常數將一相位誤差信號做比例調 整之電路系統; 一輕合至該相位誤差輸入之完整迴路增益區塊,該完 整迴路增益區塊包括 一耦合至該相位誤差輸入之殘值閂,該殘值問 包含用以將一存在於該相位誤差信號中之偏移取樣並用以產 -34 - 本紙張尺度適用中國國家標準扣卿以規格⑵〇){297公楚) 訂 拳 H:\Ethan(ETH)\9T聰01 l_claims 修正 20丨 10427(無釗線販).(!〇 D8 /、、申請專利範圍 生一調整相位誤差信號之電路系統; 一耦合至該殘值閂之完整區塊,該完整區塊包 含用以將該殘值閂產生之該調整相位誤差信號累增之電路系 統; 5 5 經濟部智慧財產局員工消費合作社印製 20 一耦合至該完整區塊之迴路增益調整器,該迴 路增益調整器包含以第二常數將該累增調整相位誤差信號做 比例調整之電路系統;以及 該迴路濾波器電路進一步包括一耦合至該比例迴路增 益電路與該完整迴路增益區塊之加總點,該加總點將來自該 比例迴路增益電路與該完整迴路增益區塊之信號合併。 7·如申請專利範圍第6項之迴路濾波器電路,其中該 相位誤差信號係以數位表示,及其中該比例迴路增益電路包 括一迴路增益調整器,其具有以該第一常數律定之量偏移該 相位誤差信號之電路系統。 8. 如申請專利範圍第6或7項之迴路濾波器電路,其中 該殘值閂包括: 一耦合至該相位誤差輸入之閂,該閂對該相位誤差輸 入取樣以測量該偏移; 一多工器,其具一耦合至該相位誤差輸入之第一輸入 以及一耦合至該閂之第二輸入,該多工器選擇性耦合其輸入 至一該閂之輸入;以及 一耦合至該閂與該相位誤差輸入之加總點,該加總點 係用以計算該調整相位誤差信號。 9. 如申請專利範圍第6或7項之迴路濾波器電路,其中 -35 - 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1360949 申請專利範圍 A8 B8 C8 D8 該完整區塊包括: 一耦合至該殘值閂之加法器,該加法器包含用以將該 殘值閂提供之該調整相位誤差信號累增之電路系統;以及 一耦合至該殘值閂之閂,該閂係用以將一計算單元提 供之該累增調整相位誤差信號取樣。10·如申請專利範圍第6或7項之迴路濾波器電路,其中 5玄累增相位誤差信號係以數位表示,及其中該迴路增益包含 以第二常數律定之量偏移該累增相位誤差信號之電路系統。 11.一種鎖相迴路(PLL)合成器,包括: 一用以提供一相位誤差信號之相位檢測器; 一具一調諧輸入之振盪器; 一耦合至該相位檢測器之迴路濾波器電路,其中該迴 路濾波器電路可於快速取得操作模式下搡作’繼而切換至第 二型操作模式,該迴路濾波器電路包括:一麵合至該相位檢測器之比例迴路增益電路, 该比例迴路增益電路包含以第一常數將該相位誤差信號做比 例調整之電路系統; 經 濟 部 智 慧 財 產 局 員 消 費 合 作 社 印 製 20 一耦合至該相位檢測器之完整迴路增益區塊, 該完整迴路增益區塊包含將該她誤差信餘樣及以第二常 數將該相位誤差信號做比例調整之電路系統;以及 一耦合至該比例迴路增益電路與該完整迴路增 益區塊之加總點,該加總點將來自該比例迴路增益電路與該 完整迴路增益區塊之信號合併, 12·如申請專利範圍第彳彳項之pLL合成器,進一步包括 -36 - 本紙張尺度適用中國國豕標準(CNS)A4規格(21〇 X 297公楚) 1360949 六、申請專利範圍 A8 B8 C8 D8 一耦0至該迴路濾波器電路之增益正規化電路,該增益正規 化電路包含用以將一調諧信號相對於一參考頻率正規化之電 路系統。 13·如申請專利範圍第11或12項之PLL合成器,其中該 5 5 經濟部智慧財產局員工消費合作社印製 20 PLL合成器係一全數位pLL,及其中該等第—與第二常數係 二的級數。 14·如申請專利範圍第11或12項之PLL合成器,其中該 增益正規化電路之輸出提供一用以調整該振盪器之輸出頻率 之調諧信號。 15. —種無線通訊裝置,包括: 一用以接收射頻(RF)信號之天線; 一耦合至該天線之RF收發機,該rf收發機包含用以 處理RF信號之電路系統,包含一鎖相迴路(pLL)合成 器,該PLL合成器包括 一用以提供一相位誤差信號之相位檢測器; 一具一調諧輸入之振盪器; 一耗合至該相位檢測器之迴路濾波器電路,該 迴路濾波器電路包含用以提供對該相位誤差信號之濾波之電 路系統’其中該迴路濾波器電路可於快速取得操作模式下操 作,繼而切換至第二型操作模式;以及 該無線通訊裝置進一步包括一耦合至該rF收發機之 1舌號處理單元,該信號處理單元包含用以處理信號串及用戶 可用資料之電路系統。 16. 如申請專利範圍第3項之方法,其中該偏移係以該 -37 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公楚) 1360949 A8 B8 C8 D8 六、申請專利範圍 相位誤差相減。 17_如申請專利範圍第1項之方法,其中該偏移係為一 殘值,且其中藉由將該偏移設定為零,可將該殘值於該信號 中消除。 5 18·如申請專利範圍第1項之方法,其中該振盪器調諧 信號可被使用以調整一振盪器之頻率。 19.一種鎖相迴路(p|_L)合成器,包括: 一用以提供一相位誤差信號之相位檢測器; 一具一調諧輸入之振盪器; 10 一耦合至該相位檢測器之迴路濾波器電路,其中該迴 路濾波器電路可於快速取得操作模式下操作,繼而切換至第 二型操作模式,該迴路濾波器電路包括: 一麵合至該相位檢測器之比例迴路增益電路, 該比例迴路增益電路包含以第一常數將該相位誤差信號做比 15 例調整之電路系統; 經濟部智慧財產局員工消費合作社印製 一耦合至該相位檢測器之完整迴路增益區塊, 該完整迴路增益區塊包含將該相位誤差信號取樣及以第二常 數將該相位誤差信號做比例調整之電路系統;以及 一耦合至該比例迴路增益電路與該完整迴路增 20 益區塊之加總點,该加總點將來自該比例迴路增益電路盘兮 完整迴路增益區塊之信號合併。 20·如申請專利範圍第19項之PLL合成器,進一步包括 一耦合至該迴路濾波器電路之增益正規化電路,該增益正規 化電路包含用以將一調諧信號相對於一參考頻率正規化之電 -38 - 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 1360949 B8 C8路系統。 21.如申請專利範圍第ι9項之PLL合成器,其中該p|_L 合成器係一全數位PLL,及其中該等第一與第二常數係二的 級數。 5 22·如申請專利範圍第19項之PLL合成器,其中該pll 合成器係一全數位PLL,及其中該振盪器係為一數位控制振 盪器。 23. 如申請專利範圍第彳9項之PLL合成器,其中該增益 正規化電路之輸出提供一用以調整該振盪器之輸出頻率之調 10 諧信號。 24. 如申請專利範圍第19項之PLL合成器,其中將該相 位誤差信號取樣的電路系統更包含用以將該偏移以該相位誤 差相減的電路系統。 經濟部智慧財產局員工消費合作社印製 9 3 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ297公釐)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US44108003P | 2003-01-17 | 2003-01-17 | |
US10/464,957 US7145399B2 (en) | 2002-06-19 | 2003-06-19 | Type-II all-digital phase-locked loop (PLL) |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200428782A TW200428782A (en) | 2004-12-16 |
TWI360949B true TWI360949B (en) | 2012-03-21 |
Family
ID=32659500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW093101100A TWI360949B (en) | 2003-01-17 | 2004-01-16 | Type-ii all-digital phase-locked loop (pll) |
Country Status (4)
Country | Link |
---|---|
US (3) | US7145399B2 (zh) |
EP (1) | EP1443653B1 (zh) |
DE (1) | DE602004011277T2 (zh) |
TW (1) | TWI360949B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI762328B (zh) * | 2021-05-24 | 2022-04-21 | 穩脈科技股份有限公司 | 分數除頻電路之補償電路 |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7684519B2 (en) * | 2001-11-14 | 2010-03-23 | Broadcom Corporation | Method and system for adjusting DC offset slice point in an RF receiver |
US7599662B2 (en) * | 2002-04-29 | 2009-10-06 | Broadcom Corporation | Method and system for frequency feedback adjustment in digital receivers |
WO2006041949A1 (en) * | 2004-10-05 | 2006-04-20 | Azonix | Wireless communication using an intrinsically safe design for use in a hazardous area |
US8194792B2 (en) * | 2005-01-05 | 2012-06-05 | Agere Systems Inc. | Look-ahead digital loop filter for clock and data recovery |
US7643803B2 (en) * | 2005-06-29 | 2010-01-05 | Intel Corporation | Power estimation of a transmission |
DE102005030949B3 (de) * | 2005-06-30 | 2006-09-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Stabilisierung einer Übertragungsfunktion eines digitalen Phasenregelkreises |
US7403073B2 (en) | 2005-09-30 | 2008-07-22 | International Business Machines Corporation | Phase locked loop and method for adjusting the frequency and phase in the phase locked loop |
DE102005050621B4 (de) * | 2005-10-21 | 2011-06-01 | Infineon Technologies Ag | Phasenregelkreis und Verfahren zum Betrieb eines Phasenregelkreises |
GB0622941D0 (en) | 2006-11-17 | 2006-12-27 | Zarlink Semiconductor Inc | An asynchronous phase acquisition unit with dithering |
GB0622948D0 (en) | 2006-11-17 | 2006-12-27 | Zarlink Semiconductor Inc | A digital phase locked loop |
US8170169B2 (en) * | 2006-12-01 | 2012-05-01 | Snowbush Inc. | Serializer deserializer circuits |
FR2912572A1 (fr) * | 2007-02-08 | 2008-08-15 | St Microelectronics Sa | Procede d'ajout d'un bruit aleatoire dans un circuit convertisseur temps-numerique et circuits pour mettre en oeuvre le procede |
US8830001B2 (en) * | 2007-06-22 | 2014-09-09 | Texas Instruments Incorporated | Low power all digital PLL architecture |
US8045670B2 (en) * | 2007-06-22 | 2011-10-25 | Texas Instruments Incorporated | Interpolative all-digital phase locked loop |
US8193866B2 (en) * | 2007-10-16 | 2012-06-05 | Mediatek Inc. | All-digital phase-locked loop |
US7888947B2 (en) * | 2007-11-21 | 2011-02-15 | Teradyne, Inc. | Calibrating automatic test equipment |
TWI358204B (en) * | 2007-12-12 | 2012-02-11 | Ind Tech Res Inst | All digital phase lock loop and method for control |
CN101471657B (zh) * | 2007-12-26 | 2012-05-02 | 财团法人工业技术研究院 | 全数字锁相回路以及锁相回路控制方法 |
GB0800251D0 (en) * | 2008-01-08 | 2008-02-13 | Zarlink Semiconductor Inc | Phase locked loop with adaptive filter for dco synchronization |
TWI368398B (en) * | 2008-03-05 | 2012-07-11 | Tse Hsien Yeh | Phase lock loop apparatus |
CN101594146B (zh) * | 2008-05-29 | 2011-08-24 | 中芯国际集成电路制造(北京)有限公司 | 锁相环电路 |
US8126401B2 (en) * | 2008-06-30 | 2012-02-28 | Texas Instruments Incorporated | Transmitter PLL with bandwidth on demand |
TWI360950B (en) | 2008-10-09 | 2012-03-21 | Univ Nat Chiao Tung | Digital loop filter for all-digital phase-locked l |
US7961038B2 (en) * | 2008-12-08 | 2011-06-14 | Electronics And Telecommunications Research Institute | Digital proportional integral loop filter |
WO2010081188A1 (en) * | 2009-01-13 | 2010-07-22 | Locata Corporation Pty Ltd | Method and apparatus for extending the range for tracking errors in phase lock loops |
GB2470468A (en) * | 2009-05-20 | 2010-11-24 | Xintronix Ltd | Digitally implemented integral control path in PLL with integrating capacitor |
US8058917B2 (en) | 2009-06-12 | 2011-11-15 | Infineon Technologies Ag | Compensation of phase lock loop (PLL) phase distribution caused by power amplifier ramping |
TWI416876B (zh) * | 2009-07-22 | 2013-11-21 | Realtek Semiconductor Corp | 頻率相位調整裝置及其相關方法 |
US7994829B2 (en) * | 2009-10-16 | 2011-08-09 | Realtek Semiconductor Corp. | Fast lock-in all-digital phase-locked loop with extended tracking range |
US8217696B2 (en) * | 2009-12-17 | 2012-07-10 | Intel Corporation | Adaptive digital phase locked loop |
TWI474624B (zh) * | 2010-07-20 | 2015-02-21 | Etron Technology Inc | 雙迴路控制的鎖相迴路 |
US8711983B2 (en) * | 2010-10-29 | 2014-04-29 | Texas Instruments Incorporated | Phase locking loop |
US8570107B2 (en) | 2011-04-01 | 2013-10-29 | Mediatek Singapore Pte. Ltd. | Clock generating apparatus and frequency calibrating method of the clock generating apparatus |
US8493113B2 (en) | 2011-09-12 | 2013-07-23 | International Business Machines Corporation | PLL bandwidth correction with offset compensation |
US8698567B2 (en) | 2012-04-02 | 2014-04-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Phase-locked loop calibration system and method |
US9455728B2 (en) | 2014-04-04 | 2016-09-27 | International Business Machines Corporation | Digital phase locked loop for low jitter applications |
US9941891B2 (en) | 2015-06-01 | 2018-04-10 | University Of Southern California | Adaptive spur cancellation techniques and multi-phase injection locked TDC for digital phase locked loop circuit |
US10727848B2 (en) | 2015-07-08 | 2020-07-28 | Analog Devices Global | Phase-locked loop having a multi-band oscillator and method for calibrating same |
US9778383B2 (en) | 2015-09-16 | 2017-10-03 | Siemens Medical Solutions Usa, Inc. | Transmission of PET-signals by means of time division multiplexing |
CN105553471B (zh) * | 2015-12-15 | 2018-09-25 | 成都九洲迪飞科技有限责任公司 | 高灵敏度数字锁相环 |
US9853807B2 (en) * | 2016-04-21 | 2017-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Automatic detection of change in PLL locking trend |
US10359995B2 (en) | 2016-04-29 | 2019-07-23 | Texas Instruments Incorporated | Architecture and instruction set to support integer division |
US10635395B2 (en) | 2016-06-30 | 2020-04-28 | Texas Instruments Incorporated | Architecture and instruction set to support interruptible floating point division |
US9628262B1 (en) | 2016-07-19 | 2017-04-18 | Texas Instruments Incorporated | Spur reduction in phase locked loops using reference clock dithering |
US10295580B2 (en) | 2016-10-03 | 2019-05-21 | Analog Devices Global | On-chip measurement for phase-locked loop |
EP3316484A1 (en) * | 2016-10-27 | 2018-05-02 | NXP USA, Inc. | Digital synthesizer, communication unit and method therefor |
US11165414B2 (en) * | 2019-12-20 | 2021-11-02 | Infineon Technologies Ag | Reconfigurable filter network with shortened settling time |
KR20220153172A (ko) | 2021-05-10 | 2022-11-18 | 삼성전자주식회사 | 위상 고정 루프 및 위상 고정 루프의 동작 방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0590323B1 (de) | 1992-10-02 | 1999-06-02 | Siemens Schweiz AG | Filter zur Einstellung der Bandbreite eines Regelkreises |
US5373255A (en) * | 1993-07-28 | 1994-12-13 | Motorola, Inc. | Low-power, jitter-compensated phase locked loop and method therefor |
US6018556A (en) * | 1996-11-21 | 2000-01-25 | Dsp Group, Inc. | Programmable loop filter for carrier recovery in a radio receiver |
JP3403365B2 (ja) * | 1999-12-13 | 2003-05-06 | 松下電器産業株式会社 | クロック抽出回路 |
US6809598B1 (en) * | 2000-10-24 | 2004-10-26 | Texas Instruments Incorporated | Hybrid of predictive and closed-loop phase-domain digital PLL architecture |
US6813111B2 (en) * | 2000-11-24 | 2004-11-02 | Texas Instruments Incorporated | Implementation method of digital phase-locked loop |
US6851493B2 (en) | 2000-12-01 | 2005-02-08 | Texas Instruments Incorporated | Digital PLL with gear shift |
GB2383697A (en) * | 2001-12-27 | 2003-07-02 | Zarlink Semiconductor Inc | Method of speeding lock of PLL |
-
2003
- 2003-06-19 US US10/464,957 patent/US7145399B2/en not_active Expired - Lifetime
-
2004
- 2004-01-15 DE DE602004011277T patent/DE602004011277T2/de not_active Expired - Lifetime
- 2004-01-15 EP EP04100122A patent/EP1443653B1/en not_active Expired - Lifetime
- 2004-01-16 TW TW093101100A patent/TWI360949B/zh not_active IP Right Cessation
-
2005
- 2005-05-04 US US11/122,670 patent/US7463873B2/en active Active
-
2006
- 2006-08-14 US US11/464,420 patent/US7382200B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI762328B (zh) * | 2021-05-24 | 2022-04-21 | 穩脈科技股份有限公司 | 分數除頻電路之補償電路 |
Also Published As
Publication number | Publication date |
---|---|
TW200428782A (en) | 2004-12-16 |
EP1443653B1 (en) | 2008-01-16 |
US7145399B2 (en) | 2006-12-05 |
US20060290435A1 (en) | 2006-12-28 |
DE602004011277D1 (de) | 2008-03-06 |
US20030234693A1 (en) | 2003-12-25 |
US7463873B2 (en) | 2008-12-09 |
EP1443653A1 (en) | 2004-08-04 |
US7382200B2 (en) | 2008-06-03 |
US20050212606A1 (en) | 2005-09-29 |
DE602004011277T2 (de) | 2009-01-29 |
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