TWI416876B - 頻率相位調整裝置及其相關方法 - Google Patents

頻率相位調整裝置及其相關方法 Download PDF

Info

Publication number
TWI416876B
TWI416876B TW098124723A TW98124723A TWI416876B TW I416876 B TWI416876 B TW I416876B TW 098124723 A TW098124723 A TW 098124723A TW 98124723 A TW98124723 A TW 98124723A TW I416876 B TWI416876 B TW I416876B
Authority
TW
Taiwan
Prior art keywords
frequency
difference
current
control signal
value
Prior art date
Application number
TW098124723A
Other languages
English (en)
Other versions
TW201105041A (en
Inventor
Liang Wei Huang
Ting Fa Yu
Ta Chin Tseng
li wei Fang
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to TW098124723A priority Critical patent/TWI416876B/zh
Priority to US12/841,144 priority patent/US8253500B2/en
Publication of TW201105041A publication Critical patent/TW201105041A/zh
Application granted granted Critical
Publication of TWI416876B publication Critical patent/TWI416876B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

頻率相位調整裝置及其相關方法
本發明有關一種頻率相位調整裝置及其相關方法，尤指一種藉由同時調整頻率與相位，來降低瞬間最大誤差與震盪問題之裝置及方法。
一般來說，系統中想要震出想要的頻率，不外乎使用振盪器來震出起始頻率，再使用鎖相迴路(PLL)、壓控振盪器(VCO)、數位控制振盪器(DCO)或者全數位鎖相迴路(ADPLL)等電路來控制想要的頻率跟相位。其中，壓控振盪器、數位控制振盪器或者全數位鎖相迴路等電路係提供一個數位控制碼或者一個控制電壓給類比電路，來產生相對應的頻率與相位。
而在通訊系統中，常會遇到需要追上遠端的頻率與相位的情況。若是採用傳統的鎖相迴路，則必須先追上對方的相位，再藉由跳相位的方式來追上對方的頻率。但是在跳相位的那一瞬間，類比數位轉換器所接收到的回音/近端串音干擾係對應到目前的相位，而回音/近端串音干擾消除器所消去的回音/近端串音干擾則是對應到前一個相位，此時會造成瞬間大誤差的出現，並導致系統效能變差。若是採用傳統的壓控振盪器、數位控制振盪器或者全數位鎖相迴路等電路，則必須先追上對方的頻率，但由於兩者之間存在著相位誤差，必須再藉由將頻率調快(或調慢)來追上對方的相位，等到追上對方的相位後，此時頻率又變得跟對方不一樣，必須要再度將頻率調慢(或調快)，如此一來，系統很容易發生震盪的情形，導致系統崩潰。
本發明的目的之一在於提供一種頻率相位調整裝置及其相關方法，以解決先前技術中之問題。
本發明之實施例揭露了一種頻率相位調整裝置。頻率相位調整裝置包含第一控制器、第二控制器以及振盪電路。第一控制器依據目標頻率以及目前頻率來產生第一控制訊號。第二控制器耦接於第一控制器，用來依據第一控制訊號來產生第二控制訊號，第二控制訊號係對應於第一頻率差值、特定期間以及第二頻率差值。振盪電路耦接於第二控制器，用來依據第一頻率差值、特定期間以及第二頻率差值來調整目前頻率。其中，於第一期間內，目前頻率係設定為第一頻率；於緊接第一期間之後之特定期間內，目前頻率係設定為第二頻率；於緊接特定期間之後之第二期間內，目前頻率係設定為第三頻率。第一頻率差值係等於第一頻率、第二頻率之頻率差值；以及第二頻率差值係等於第二頻率、第三頻率之頻率差值。振盪電路係為一壓控振盪器、一數位控制振盪器或者一全數位鎖相迴路。
本發明之實施例另揭露了一種調整頻率與相位之方法。該方法包含步驟：依據一目標頻率以及一目前頻率來產生一第一控制訊號；依據該第一控制訊號來產生一第二控制訊號，該第二控制訊號係對應於一第一頻率差值、一特定期間以及一第二頻率差值；以及依據該第一頻率差值、該特定期間以及該第二頻率差值來調整該目前頻率。其中，於一第一期間內，該目前頻率係設定為一第一頻率；於緊接該第一期間之後之該特定期間內，該目前頻率係設定為一第二頻率；於緊接該特定期間之後之一第二期間內，該目前頻率係設定為一第三頻率。而第一頻率差值係等於該第一頻率、該第二頻率之頻率差值，且第二頻率差值係等於該第二頻率、該第三頻率之頻率差值。
請參考第1圖，第1圖為本發明頻率相位調整裝置100之一實施例的功能方塊圖。如第1圖所示，頻率相位調整裝置100包含(但不侷限於)第一控制器110、第二控制器120以及振盪電路130。第一控制器110係依據一目標頻率fT 以及一目前頻率fC 來產生一第一控制訊號SC1。第二控制器120係耦接於第一控制器110，用來依據第一控制訊號SC1來產生第二控制訊號SC2，而第二控制訊號SC係對應於第一頻率差值Δfl、一特定期間T2以及一第二頻率差值Δf2。振盪電路130係耦接於第二控制器120，用來依據第一頻率差值Δfl、特定期間T2以及第二頻率差值Δf2來調整目前頻率fC 。關於第二控制器120如何決定上述所提及之各參數以調整振盪電路130之目前頻率fC 將於下列實施例中作進一步的說明。
於本實施例中，振盪電路130係可為一壓控振盪器(VCO)、一數位控制振盪器(DCO)或者一全數位鎖相迴路(ADPLL)，但本發明並不侷限於此，亦可為其他種類之振盪電路。關於壓控振盪器、數位控制振盪器以及全數位鎖相迴路的相關細節與運作，為本領域具通常知識者所熟知，於此不再贅述。此外，第一控制器110係可採用一比例(proportional)控制器、一積分(integral)控制器以及一微分(derivative)控制器中的至少其一來實踐之，但此並非本發明之限制條件。
請參考第2圖，第2圖為第1圖所示之第一控制器110之一範例的示意圖。如第2圖所示，第一控制器110係包含一比例控制器210、一積分控制器220、一微分控制器230、一第一加法器240以及一第二加法器250，其數學模型表示如下：
其中，e(t)係表示透過第一加法器240來執行一加法運算(例如相減)於目標頻率fT 與目前頻率fC 上，所產生的頻率誤差fe ；而Kp 、Ki 、Kd 則分別代表比例控制器210、積分控制器220以及微分控制器230的比例增益、積分增益以及微分增益，且Kp 、Ki 、Kd 皆小於1。由第2圖可得知，將頻率誤差fe 分別經過比例控制器210、積分控制器220以及微分控制器230進行運算之後，便可以得到各自的運算結果Sd1、Sd2、Sd3。最後，第二加法器250再將所得到的運算結果Sd1、Sd2、Sd3進行相加，以產生第一控制訊號SC1給後端的第二控制器120。
請注意，一般在使用上，並不一定要同時使用比例控制器210、積分控制器220以及微分控制器230。舉例而言，可使用比例控制器210與積分控制器220，或者僅單獨使用比例控制器210來實踐第一控制器110。換言之，可採用比例控制器210、積分控制器220以及微分控制器230中的至少其一來實踐第一控制器110。
請參考第3圖，第3圖(包含有圖3A以及圖3B)為說明第1圖所示之第二控制器120如何決定第一頻率差值Δf1、特定期間T2以及第二頻率差值Δf2等參數來調整振盪電路130之目前頻率fC 的示意圖。其中，於期間T1內，目前頻率fC 係設定為一第一頻率f1；於緊接著期間T1之後的特定期間T2內，目前頻率fC 係設定為一第二頻率f2；於緊接著特定期間T2之後的期間T3內，目前頻率fC 係設定為一第三頻率f3。且第一頻率差值Δf1係等於第一頻率f1與第二頻率f2之頻率差值，而第二頻率差值Δf2係等於第二頻率f2與第三頻率f3之頻率差值。
當目標頻率fT 係大於目前頻率fC (或者目標相位係領先目前相位)時，就必須調高目前頻率fC ，以追上目標頻率fT 。如圖3A所示，於期間T1內，目前頻率fC 原本係落在第一頻率f1，此時第二控制器120會決定第一頻率差值Δf1來將目前頻率fC 由第一頻率f1調高至第二頻率f2(f2＞f1)，而在特定期間T2內，將目前頻率fC 維持在第二頻率f2以同時追上目標相位(此時目前相位的變化量等於Δf1×T2)。之後，第二控制器120再決定第二頻率差值Δf2來將目前頻率fC 由第二頻率f2調降至第三頻率f3，其中第三頻率f3係介於第一頻率f1以及第二頻率f2之間(亦即f2＞f3＞f1)。由於第三頻率f3係大於第一頻率f1，因此目前頻率fC 可慢慢追上目標頻率fT 。如此一來，透過此種方式，可以同時調高目前頻率fC 並追上目標相位。
另一方面，當目標頻率fT 係小於目前頻率fC (或者目標相位係落後目前相位)時，就必須調降目前頻率fC 。如圖3B所示，於期間T1內，目前頻率fC 原本係落在第一頻率f1，此時第二控制器120會決定第一頻率差值Δf1來將目前頻率fC 由第一頻率f1調降至第二頻率f2(f1＞f2)，而在特定期間T2內，將目前頻率fC 維持在第二頻率f2以同時調降目前相位(此時目前相位的變化量等於Δf1×T2)。之後，第二控制器120再決定第二頻率差值Δf2來將目前頻率fC 由第二頻率f2調升至第三頻率f3，其中第三頻率f3係介於第一頻率f1以及第二頻率f2之間(亦即f1＞f3＞f2)。由於第三頻率f3係小於第一頻率f1，因此目前頻率fC 可慢慢接近目標頻率fT 。如此一來，透過此種方式，可以同時調降目前頻率fC 並調降目前相位。
請注意，上述之各參數一第一頻率差值Δf1、特定期間T2以及第二頻率差值Δf2並非固定的，可依照實際需求而做相對應的調整。另外，在收斂模式中，可將第一頻率差值Δf1、特定期間T2以及第二頻率差值Δf2設定成較大的數值，以加速收斂時間，等到目前頻率fC 已經很接近目標頻率fT 時，再進入尋頻模式(tracking mode)中，將第一頻率差值Δf1、特定期間T2以及第二頻率差值Δf2設定成較小的數值來進行微調。如此一來，可以取得最大瞬間誤差以及震盪的平衡點，讓誤差最小。
簡言之，本發明所揭露之頻率相位調整裝置100係透過使用第二控制器120來控制第一頻率差值Δf1、特定期間T2以及第二頻率差值Δf2等參數，以同時調整目前頻率以及目前相位。相較於先前技術，若是採用傳統的鎖相迴路來追相位，會造成瞬間大誤差的出現；若是採用傳統的壓控振盪器、數位控制振盪器或者全數位鎖相迴路等電路來追頻率，則會發生系統震盪的問題。因此，採用本發明所揭露之頻率相位調整裝置100，可以同時解決瞬間最大誤差與震盪問題，將所有的影響降到最低以提升整體效能。
當然，以上所述之實施例僅用來作為本發明的範例說明，並非本發明的限制條件。熟知此項技藝者應可了解，在不違背本發明之精神下，第二控制器120之各種變化皆是可行的，此亦屬於本發明所涵蓋之範疇。
請參考第4圖，第4圖為本發明調整頻率與相位之方法之一操作範例的流程圖，其包含(但不侷限於)以下的步驟(請注意，假若可獲得實質上相同的結果，則這些步驟並不一定要遵照第4圖所示的執行次序來執行)：
步驟402：開始。
步驟404：依據目標頻率以及目前頻率來產生第一控制訊號。
步驟406：依據第一控制訊號來產生第二控制訊號，第二控制訊號係對應於第一頻率差值、特定期間以及第二頻率差值。
步驟408：依據第一頻率差值、特定期間以及第二頻率差值來調整目前頻率。
步驟410：於第一期間內，目前頻率係設定為第一頻率。
步驟420：於特定期間內，目前頻率係設定為第二頻率。
步驟430：於第二期間內，目前頻率係設定為第三頻率。
請搭配第4圖所示之各步驟、第1圖所示之各元件以及第3圖的示意圖即可明白各元件如何運作，為簡潔起見，故於此不再贅述。其中步驟404係由第一控制器110所執行之，步驟406係由第二控制器120所執行之，步驟408係由振盪電路130所執行之，而步驟412、420、430則分別說明在第3圖中(包含圖3A以及圖3B)所示之期間T1、特定期間T2、期間T3內，目前頻率fC 的設定值。
上述流程之各步驟僅為本發明所舉可行的實施例，並非限制本發明的限制條件，且在不違背本發明之精神的情況下，此方法可另包含其他的中間步驟或者可將幾個步驟合併成單一步驟，以做適當之變化。
以上所述的實施例僅用來說明本發明之技術特徵，並非用來侷限本發明之範疇。由上可知，本發明提供一種頻率相位調整裝置及其相關調整頻率與相位之方法。透過使用第二控制器120來控制第一頻率差值Δf1、特定期間T2以及第二頻率差值Δf2等參數，可同時調整目前頻率以及目前相位，以解決瞬間最大誤差與震盪問題。此外，可視實際需求來調整上述各參數。舉例而言，在收斂模式中，可將第一頻率差值Δf1、特定期間T2以及第二頻率差值Δf2設定成較大的數值，來加速收斂時間；而在進入尋頻模式後，可將第一頻率差值Δf1、特定期間T2以及第二頻率差值Δf2設定成較小的數值來進行微調。如此一來，可以取得最大瞬間誤差以及震盪的平衡點，讓誤差最小。且本發明所揭露之頻率相位調整裝置架構簡單，可輕易地實現之。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．頻率相位調整裝置
110．．．第一控制器
120．．．第二控制器
130．．．振盪電路
fT ．．．目標頻率
fC ．．．目前頻率
SC1．．．第一控制訊號
SC2．．．第二控制訊號
210．．．比例控制器
220．．．積分控制器
230．．．微分控制器
240．．．第一加法器
250．．．第二加法器
fe ．．．頻率誤差
Sd1、Sd2、Sd3．．．運算結果
f1．．．第一頻率
f2．．．第二頻率
f3‧‧‧第三頻率
△f1‧‧‧第一頻率差值
△f2‧‧‧第二頻率差值
T1、T3‧‧‧期間
T2‧‧‧特定期間
402~430‧‧‧步驟
第1圖為本發明頻率相位調整裝置之一實施例的功能方塊圖。
第2圖為第1圖所示之第一控制器之一範例的示意圖。
第3圖(包含有圖3A以及圖3B)為說明第1圖所示之第二控制器如何決定第一頻率差值、特定期間以及第二頻率差值來調整振盪電路之目前頻率的示意圖。
第4圖為本發明調整頻率與相位之方法之一操作範例的流程圖。
f1．．．第一頻率
f2．．．第二頻率
f3．．．第三頻率
Δf1．．．第一頻率差值
Δf2．．．第二頻率差值
T1、T3．．．期間
T2．．．特定期間

Claims (13)

  1. 一種頻率相位調整裝置，包含有：一第一控制器，用來依據一目標頻率以及一目前頻率來產生一第一控制訊號；一第二控制器，耦接於該第一控制器，用來依據該第一控制訊號來產生一第二控制訊號，該第二控制訊號係對應於一第一頻率差值、一特定期間以及一第二頻率差值；以及一振盪電路，耦接於該第二控制器，用來依據該第一頻率差值、該特定期間以及該第二頻率差值來調整其所產生的該目前頻率；其中，於一第一期間內，該目前頻率係設定為一第一頻率；於緊接該第一期間之後之該特定期間內，該目前頻率係設定為一第二頻率；於緊接該特定期間之後之一第二期間內，該目前頻率係設定為一第三頻率；該第一頻率差值係等於該第一頻率與該第二頻率之頻率差值；以及該第二頻率差值係等於該第二頻率與該第三頻率之頻率差值；其中當該目標頻率係大於該目前頻率時，該第一頻率係小於該第三頻率，且該第三頻率係小於該第二頻率。
  2. 如申請專利範圍第1項所述之頻率相位調整裝置，其中當該目標頻率係小於該目前頻率時，該第一頻率係大於該第三頻率，且該第三頻率係大於該第二頻率。
  3. 如申請專利範圍第1項所述之頻率相位調整裝置，其中該第一頻率差值在一收斂模式中之數值係大於在一尋頻模式(tracking mode)中之數值，該特定期間在該收斂模式中之數值係大於在該尋頻模式中之數值，以及該第二頻率差值在該收斂模式中之數值係大於在該尋頻模式中之數值。
  4. 如申請專利範圍第1項所述之頻率相位調整裝置，其中該第一控制器係包含一比例(proportional)控制器、一積分(integral)控制器以及一微分(derivative)控制器中的至少其一。
  5. 如申請專利範圍第1項所述之頻率相位調整裝置，其中該振盪電路係為一壓控振盪器(VCO)、一數位控制振盪器(DCO)或者一全數位鎖相迴路(ADPLL)。
  6. 一種調整頻率與相位之方法，包含有：依據一目標頻率以及一目前頻率來產生一第一控制訊號；依據該第一控制訊號來產生一第二控制訊號，該第二控制訊號係對應於一第一頻率差值、一特定期間以及一第二頻率差值；以及依據該第一頻率差值、該特定期間以及該第二頻率差值來調整該目前頻率；其中，於一第一期間內，該目前頻率係設定為一第一頻率；於緊 接該第一期間之後之該特定期間內，該目前頻率係設定為一第二頻率；於緊接該特定期間之後之一第二期間內，該目前頻率係設定為一第三頻率；該第一頻率差值係等於該第一頻率與該第二頻率之頻率差值；以及該第二頻率差值係等於該第二頻率與該第三頻率之頻率差值；其中當該目標頻率係大於該目前頻率時，該第一頻率係小於該第三頻率，且該第三頻率係小於該第二頻率。
  7. 如申請專利範圍第6項所述之方法，其中當該目標頻率係小於該目前頻率時，該第一頻率係大於該第三頻率，且該第三頻率係大於該第二頻率。
  8. 如申請專利範圍第6項所述之方法，其中該第一頻率差值在一收斂模式中之數值係大於在一尋頻模式中之數值，該特定期間在該收斂模式中之數值係大於在該尋頻模式中之數值，以及該第二頻率差值在該收斂模式中之數值係大於在該尋頻模式中之數值。
  9. 如申請專利範圍第6項所述之方法，其係應用於一壓控振盪器(VCO)、一數字控制振盪器(DCO)或者一全數位鎖相迴路(ADPLL)中。
  10. 一種頻率相位調整裝置，包含有： 一第一控制器，用來依據一目標頻率以及一目前頻率來產生一第一控制訊號；一第二控制器，耦接於該第一控制器，用來依據該第一控制訊號來產生一第二控制訊號，該第二控制訊號係對應於一第一頻率差值、一特定期間以及一第二頻率差值；以及一振盪電路，耦接於該第二控制器，用來依據該第一頻率差值、該特定期間以及該第二頻率差值來調整其所產生的該目前頻率；其中，於一第一期間內，該目前頻率係設定為一第一頻率；於緊接該第一期間之後之該特定期間內，該目前頻率係設定為一第二頻率；於緊接該特定期間之後之一第二期間內，該目前頻率係設定為一第三頻率；該第一頻率差值係等於該第一頻率與該第二頻率之頻率差值；以及該第二頻率差值係等於該第二頻率與該第三頻率之頻率差值；其中當該目標頻率係小於該目前頻率時，該第一頻率係大於該第三頻率，且該第三頻率係大於該第二頻率。
  11. 一種頻率相位調整裝置，包含有：一第一控制器，用來依據一目標頻率以及一目前頻率來產生一第一控制訊號；一第二控制器，耦接於該第一控制器，用來依據該第一控制訊號來產生一第二控制訊號，該第二控制訊號係對應於一第一頻率差值、一特定期間以及一第二頻率差值；以及 一振盪電路，耦接於該第二控制器，用來依據該第一頻率差值、該特定期間以及該第二頻率差值來調整其所產生的該目前頻率；其中，於一第一期間內，該目前頻率係設定為一第一頻率；於緊接該第一期間之後之該特定期間內，該目前頻率係設定為一第二頻率；於緊接該特定期間之後之一第二期間內，該目前頻率係設定為一第三頻率；該第一頻率差值係等於該第一頻率與該第二頻率之頻率差值；以及該第二頻率差值係等於該第二頻率與該第三頻率之頻率差值；其中該第一頻率差值在一收斂模式中之數值係大於在一尋頻模式(tracking mode)中之數值，該特定期間在該收斂模式中之數值係大於在該尋頻模式中之數值，以及該第二頻率差值在該收斂模式中之數值係大於在該尋頻模式中之數值。
  12. 一種調整頻率與相位之方法，包含有：依據一目標頻率以及一目前頻率來產生一第一控制訊號；依據該第一控制訊號來產生一第二控制訊號，該第二控制訊號係對應於一第一頻率差值、一特定期間以及一第二頻率差值；以及依據該第一頻率差值、該特定期間以及該第二頻率差值來調整該目前頻率；其中，於一第一期間內，該目前頻率係設定為一第一頻率；於緊接該第一期間之後之該特定期間內，該目前頻率係設定為 一第二頻率；於緊接該特定期間之後之一第二期間內，該目前頻率係設定為一第三頻率；該第一頻率差值係等於該第一頻率與該第二頻率之頻率差值；以及該第二頻率差值係等於該第二頻率與該第三頻率之頻率差值；其中當該目標頻率係小於該目前頻率時，該第一頻率係大於該第三頻率，且該第三頻率係大於該第二頻率。
  13. 一種調整頻率與相位之方法，包含有：依據一目標頻率以及一目前頻率來產生一第一控制訊號；依據該第一控制訊號來產生一第二控制訊號，該第二控制訊號係對應於一第一頻率差值、一特定期間以及一第二頻率差值；以及依據該第一頻率差值、該特定期間以及該第二頻率差值來調整該目前頻率；其中，於一第一期間內，該目前頻率係設定為一第一頻率；於緊接該第一期間之後之該特定期間內，該目前頻率係設定為一第二頻率；於緊接該特定期間之後之一第二期間內，該目前頻率係設定為一第三頻率；該第一頻率差值係等於該第一頻率與該第二頻率之頻率差值；以及該第二頻率差值係等於該第二頻率與該第三頻率之頻率差值；其中該第一頻率差值在一收斂模式中之數值係大於在一尋頻模式中之數值，該特定期間在該收斂模式中之數值係大於在該尋頻模式中之數值，以及該第二頻率差值在該收斂模式中之 數值係大於在該尋頻模式中之數值。
TW098124723A 2009-07-22 2009-07-22 頻率相位調整裝置及其相關方法 TWI416876B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098124723A TWI416876B (zh) 2009-07-22 2009-07-22 頻率相位調整裝置及其相關方法
US12/841,144 US8253500B2 (en) 2009-07-22 2010-07-21 Frequency-phase adjusting device and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098124723A TWI416876B (zh) 2009-07-22 2009-07-22 頻率相位調整裝置及其相關方法

Publications (2)

Publication Number Publication Date
TW201105041A TW201105041A (en) 2011-02-01
TWI416876B true TWI416876B (zh) 2013-11-21

Family

ID=43496778

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098124723A TWI416876B (zh) 2009-07-22 2009-07-22 頻率相位調整裝置及其相關方法

Country Status (2)

Country Link
US (1) US8253500B2 (zh)
TW (1) TWI416876B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8593227B2 (en) 2011-08-05 2013-11-26 Qualcomm Incorporated System and method of controlling gain of an oscillator
TWI645648B (zh) * 2018-04-03 2018-12-21 群光電能科技股份有限公司 充電裝置與應用於充電裝置之適應性分頻控制方法
GB201918967D0 (en) 2019-12-20 2020-02-05 Nordic Semiconductor Asa Clock circuit portions

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546433A (en) * 1995-03-21 1996-08-13 National Semiconductor Corporation Digital phase lock loop having frequency offset cancellation circuitry
US5572558A (en) * 1994-11-17 1996-11-05 Cirrus Logic, Inc. PID loop filter for timing recovery in a sampled amplitude read channel
US20010038316A1 (en) * 1999-12-22 2001-11-08 Hitoshi Kondoh Method and apparatus for changing characteristic of device
US20060120118A1 (en) * 2004-12-02 2006-06-08 Bae Systems Information And Electronic Systems Integration Inc. Adaptive power controller digital interface
US20060290435A1 (en) * 2002-06-19 2006-12-28 Staszewski Robert B Type-II All-Digital Phase-Locked Loop (PLL)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304545B1 (en) 2000-11-30 2007-12-04 Marvell International Ltd. High latency timing circuit
US7538620B1 (en) * 2007-11-13 2009-05-26 Harris Corporation Phase lock control system for a voltage controlled oscillator
US7821958B2 (en) * 2007-12-21 2010-10-26 Belair Networks Inc. Method for estimating and monitoring timing errors in packet data networks
US7893775B2 (en) * 2008-03-28 2011-02-22 Agilent Technologies, Inc. Frequency diverse discrete-time phase-lock device and apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572558A (en) * 1994-11-17 1996-11-05 Cirrus Logic, Inc. PID loop filter for timing recovery in a sampled amplitude read channel
US5546433A (en) * 1995-03-21 1996-08-13 National Semiconductor Corporation Digital phase lock loop having frequency offset cancellation circuitry
US20010038316A1 (en) * 1999-12-22 2001-11-08 Hitoshi Kondoh Method and apparatus for changing characteristic of device
US20060290435A1 (en) * 2002-06-19 2006-12-28 Staszewski Robert B Type-II All-Digital Phase-Locked Loop (PLL)
US20060120118A1 (en) * 2004-12-02 2006-06-08 Bae Systems Information And Electronic Systems Integration Inc. Adaptive power controller digital interface

Also Published As

Publication number Publication date
TW201105041A (en) 2011-02-01
US8253500B2 (en) 2012-08-28
US20110018641A1 (en) 2011-01-27

Similar Documents

Publication Publication Date Title
US10110239B1 (en) Injection-locking PLL with frequency drift tracking and duty-cycle distortion cancellation
US8957713B2 (en) Methods and devices for multiple-mode radio frequency synthesizers
JP4349910B2 (ja) 位相ロックループシステムの低ジッタループフィルタ
US9094026B2 (en) Digital phase-locked loop device with automatic frequency range selection
US8570079B2 (en) Reducing phase locked loop phase lock time
JP5793213B2 (ja) 同期化手段を備えた位相ロックループデバイス
US11569831B1 (en) Time-to-digital converter calibration
JP5205427B2 (ja) 局部発振器
US10727844B1 (en) Reference clock frequency change handling in a phase-locked loop
TWI416876B (zh) 頻率相位調整裝置及其相關方法
US8928375B2 (en) Phase-locked loop device with managed transition to random noise operation mode
US10693475B1 (en) Gradual frequency transition with a frequency step
JP2009081740A (ja) Ｐｌｌ回路
JP2010081513A (ja) 信号処理装置及び信号処理方法
KR101601023B1 (ko) 디지털 보상기를 갖는 스프레드 스펙트럼 클록 생성기 및 이를 이용한 클록생성 방법
JP2016171533A (ja) 無線通信装置
JP2009016973A (ja) シンセサイザ
US8416025B2 (en) Reference assisted control system and method thereof
KR20150076825A (ko) 위상 고정 루프 및 그 제어 방법
US20240195420A1 (en) Delta-sigma modulator with modified quantization error shaping
CN102045065B (zh) 频率相位调整装置及其相关方法
JP2016127566A (ja) 局部発振器
JPH09326695A (ja) 周波数シンセサイザ
KR20140126033A (ko) 디지털 위상 고정 루프 회로
JP2005236601A (ja) 周波数シンセサイザ