TWI762328B - 分數除頻電路之補償電路 - Google Patents

Abstract

本發明係有關一種分數除頻電路之補償電路，其藉由一增益控制單元依據一第二訊號與一初始訊號產生一增益控制訊號(K _DTC)並由一增益運算單元接收該增益控制訊號(K _DTC)與一延遲控制訊號，以對應產生一增益補償訊號(DCW _K)至該分數除頻電路，以使該分數除頻電路依據該輸入脈波訊號(f _IN)產生一輸出脈波訊號(f _OUT)，藉此改善該分數除頻電路之功率消耗。

Description

分數除頻電路之補償電路

本發明係有關一種除頻電路，尤其是一種分數除頻電路之補償電路。

現今的積體電路(IC)上皆有至少一鎖相電路(phase-lock loop，PLL)，以提供積體電路上所需的各種頻率時鐘。又，現今積體電路隨著半導體製程的製程精度演進，而導致製程複雜度，積體電路之運作複雜度，且運作時的各種時脈可能不是整數倍的關係，例如，同一顆積體電路內可能需要用到66MHz，100MHz，133MHz的時脈。使用鎖相電路來產生積體電路內所需的各種頻率的時脈是最經濟的方法，也就是鎖相電路所輸出之具固定頻率之脈波訊號經過除頻的動作，使鎖相電路在固定頻率提供脈波訊號之輸出，但為了得到不同頻率之脈波訊號輸出，則需要設置多個鎖向電路，以提供多個頻率之脈波訊號輸出。如此大幅度占用電路面積，且功率消耗較高，因而發展出單一鎖相電路連結多個除頻器，以提供不同頻率之脈波訊號輸出。

如第一圖所示，現有技術中，時脈產生電路10包含一時脈振盪器12、一鎖相電路14與複數個除頻器6，時脈振盪器12產生一基頻脈波訊號f_OSC，該鎖相電路14接收該基頻脈波訊號f_OSC，以產生輸入脈波訊號f_IN至該些個除頻器16，該些個除頻器16各自輸入對應之除頻比例整數N1、N2、...、Nk，以及除頻比例小數α1、α1、...、αk，使該些個除頻器16分別依據對應之除頻比例整數N1、N2、...、Nk與除頻比例小數α1、α1、...、αk，因而產生出對應之輸出脈波訊號f_OUT1、f_OUT2、...、f_OUTk。

如第二圖所示，每一除頻器16為一數位除頻器，其設有一多除數除頻器162、一數位時間轉換器164、一加總單元166、一調變器167與一增益校準電路168。而該多除數除頻器162為接收輸入脈波訊號f_IN，以產生一除頻訊號V_DTCI至該數位時間轉換器164，該加總單元166接收一除頻比例整數N與該調變器167之一輸出訊號Σout，以產生一加總結果SUM至該多除數除頻器162，供該多除數除頻器162進一步依據該加總結果SUM產生該除頻訊號V_DTCI，且該調變器167依據該除頻比例小數α產生一誤差訊號Eq至該增益校準電路168並產生該輸出訊號Σout，至該加總單元166，該增益校準電路168依據該誤差訊號Eq產生一補償訊號EqKG至該數位時間轉換器164，藉此讓該數位時間轉換器164將除頻訊號V_DTCI轉換為數位時間輸出訊號V_DTCO，以作為輸出脈波訊號f_OUT，其中該補償訊號EqKG為Eq[k]×2^P×K_DTC。

然而，上述該增益校準電路168雖然改善除頻器16的精確度，卻因該增益校準電路168內設置了多個數位時間轉換器，因而增加功率消耗。

基於上述之問題，本發明提供一種分數除頻電路之補償電路，其減少數位時間轉換器的設置，並以誤差訊號結合初始訊號與第二訊號，以產生增益補償訊號至一分數除頻電路，以讓該分數除頻電路藉此經補償後產生對應之一輸出脈波訊號。藉此進而減少分數除頻電路之功率消耗。

本發明之一目的，提供一種分數除頻電路之補償電路，其藉由減少數位時間轉換器之設置，並依據除頻訊號產生對應之初始訊號與第二訊號，進而依據該初始訊號與該第二訊號以及對應之誤差訊號，以產生對應之增益補償訊號至分數除頻電路，以進行補償，用於產生一輸出脈波訊號並減少功率消耗。

本發明揭示了一種分數除頻電路之補償電路，其用於補償一分數除頻電路之一輸入脈波訊號，本發明之補償電路包含一選擇單元、一脈波產生電路、一增益控制單元與一增益運算單元。該脈波產生電路之輸入端耦接該選擇單元，該脈波產生電路之輸出端耦接該增益控制單元，該增益運算單元之輸入端耦 接一延遲控制電路與該增益控制單元，該增益運算單元之輸出端耦接該分數除頻電路。該選擇單元接收該輸入脈波訊號與一第一除頻訊號，該選擇單元依據該輸入脈波訊號與該第一除頻訊號產生一第一訊號，該脈波產生電路依據該第一訊號產生一第二訊號，且一數位時間輸出訊號輸入至該脈波產生電路，而對應產生一初始訊號，該增益控制單元依據該第二訊號與該初始訊號產生一增益控制訊號，一量化誤差訊號輸入至該延遲控制電路，以對應產生一延遲控制訊號，該增益運算單元接收該增益控制訊號與該延遲控制訊號，以對應產生一增益補償訊號至該分數除頻電路而使該分數除頻電路依據該輸入脈波訊號產生一輸出脈波訊號。藉此，本發明之補償電路因未使用數位時間轉換器，且本發明之補償電路所提供之增益補償訊號相當於利用數位時間轉換器所提供之增益補償訊號，因此本發明之補償電路減少功率消耗。

本發明提供一實施例，在於該分數除頻電路包含一積分-微分調變電路、一加總單元、一多除數除頻器、一數位時間轉換電路。該積分-微分調變電路接收一比例係數，以產生該量化誤差訊號與一調變訊號；該加總單元耦接該積分-微分調變電路，以接收一整數與該調變訊號，並產生一加總訊號；該多除數除頻器耦接該加總單元，以接收該加總訊號與該輸入脈波訊號，並產生該第一除頻訊號；該數位時間轉換電路耦接該增益運算單元與該多除數除頻器，並接收該第一除頻訊號與該增益補償訊號，產生該數位時間輸出訊號；該輸出除頻器耦接該數位時間轉換電路，接收該數位時間輸出訊號與一除數，以產生該輸出脈波訊號。

本發明提供一實施例，在於該選擇單元包含一正反器與一選擇元件，該正反器耦接該分數除頻電路並接收該第一除頻訊號，以儲存為該儲存除頻訊號，且依據該輸入脈波訊號輸出該儲存除頻訊號；該選擇元件依據一控制訊號選擇該第一除頻訊號或該儲存除頻訊號作為該第一訊號並輸出。

本發明提供一實施例，在於該補償電路更包含一延遲修正單元，其耦接於該選擇單元與該脈波產生電路之間，並依據一延遲修正訊號修正該數位控制訊號之一脈波寬度。

本發明提供一實施例，在於該脈波產生電路包含一脈波產生器、一脈波電壓轉換單元與一比較器，該脈波產生器，其接收該第一訊號並對應產生一第二脈波訊號，且接收該數位時間輸出訊號並對應產生一初始脈波訊號；該脈波電壓轉換單元，其接收該第二脈波訊號並轉換為該第二訊號，且接收該初始脈波訊號並轉換為該初始訊號；以及該比較器接收該初始訊號與該第二訊號並產生一比較訊號至該增益控制單元。

本發明提供一實施例，在於該增益控制單元更產生一控制訊號(Mode)至該選擇單元與該延遲控制單元，以控制該增益補償訊號，該增益控制單元更依據該脈波產生電路之一比較訊號產生一重置訊號至該脈波產生電路。

本發明提供一實施例，在於該延遲控制電路包含一擷取單元與一延遲選擇單元，該擷取單元擷取該量化誤差訊號並產生一延遲訊號；以及該延遲選擇單元依據一控制訊號選擇該延遲訊號或一乘數因子作為該延遲控制訊號並輸出至該增益運算單元。

本發明提供一實施例，在於該第二訊號為該初始訊號+(一乘數因子×該增益控制訊號×一數位時間控制係數-一延遲輸入訊號)，當該初始訊號與該第二訊號相等時，該延遲輸入訊號為該乘數因子×該增益控制訊號×該數位時間控制係數。

本發明提供一實施例，在於該延遲控制訊號對應該延遲控制訊號，該延遲控制訊號為一乘數因子×該增益補償訊號，該增益補償訊號之一最大值為1。

本發明提供一實施例，在於該第二訊號與該初始訊號之差為至少一延遲輸入。

10:時脈產生電路

12:時脈振盪器

14:鎖相電路

16:除頻器

162:多除頻除頻器

164:數位時間轉換器

166:調變器

168:增益校準電路

20:分數除頻電路

22:積分-微分調變電路

24:加總單元

26:多除數除頻器

28:數位時間轉換電路

29:輸出除頻器

30:補償電路

32:選擇單元

34:脈波產生電路

36:增益控制單元

38:增益運算單元

40:延遲控制電路

302:延遲修正單元

2^P:乘數因子

α:除頻比例小數

α1~αk:除頻比例小數

Σout:調變訊號

C1:第一訊號

D_fix:延遲修正訊號

Eq:誤差訊號

e_q:量化誤差訊號

f_IN:輸入脈波訊號

f_OUT:輸出脈波訊號

M:除數

mode:控制訊號

K_DTC:增益控制訊號

N:除頻比例整數

N1~Nk:除頻比例整數

R:比較訊號

rst:重置訊號

SUM:加總訊號

TIN:延遲輸入訊號

T0:起始訊號

T_DTC:數位時間控制係數

V_DFF:儲存除頻訊號

V_DTCI:除頻訊號

V_DTCO:數位時間輸出訊號

DCW:延遲

DCW_K:增益補償訊號

第一圖：其為習知技術之時脈產生電路之方塊圖；第二圖：其為習知技術之除頻電路之方塊圖； 第三圖：其為本發明之一實施例之分數除頻電路之方塊圖；第四圖：其為本發明之一實施例之分數除頻電路之細部電路的方塊圖；第五A圖：其為本發明之一實施例之取得初始訊號的示意圖；第五B圖：其為本發明之一實施例之取得初始訊號的波形圖；第六A圖：其為本發明之一實施例之取得第二訊號的示意圖；以及第六B圖：其為本發明之一實施例之取得第二訊號的波形圖。

為使 貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以實施例及配合說明，說明如後：

有鑑於習知除頻電路中，補償校準電路設置多個數位時間轉換器，因而增加較多之功率消耗，據此，本發明遂提出一種分數除頻電路之補償電路，以解決習知技術所造成之功率消耗較多之問題。

以下，將進一步說明本發明揭示一種分數除頻電路之補償電路所包含之特性、所搭配之結構：

首先，請參閱第三圖，其為本發明之一實施例之除頻電路的方塊圖。如圖所示，本發明之分數除頻電路20，包含一積分-微分調變電路(Sigma-Delta Modulator)22、一加總單元24、一多除數除頻器(Multi-Modulus Frequency Divider)26、一數位時間轉換電路(Digital to Time Converter)28。該分數除頻電路20為耦接該補償電路30，該補償電路30包含一選擇單元32、一脈波產生電路34、一增益控制單元36與一增益運算單元38，且該積分-微分調變電路22與增益運算單元38之間更耦接一延遲控制電路40。

該積分-微分調變電路22接收一除頻比例小數α，該加總單元24耦接該積分-微分調變電路22並接收一除頻比例整數N，該多除數除頻器26耦接該加總單元24與該數位時間轉換電路28並耦接該選擇單元32，且該多除數除頻器26與該選擇單元32一同接收一輸入脈波訊號fIN。該數位時間轉換電路28更是耦接該增益運算單元38，以接收該增益運算單元38所輸出之一增益補償訊號 DCW_K，該數位時間轉換電路28之一輸出端更耦接該脈波產生電路34，以輸入一數位時間輸出訊號V_DTCO至該脈波產生電路34，該脈波產生電路34之輸入端耦接該選擇單元32，該脈波產生電路34之輸出端耦接該增益控制單元36。該輸出除頻器29耦接該數位時間轉換電路28，並接收該數位時間輸出訊號V_DTCO與一除數(M)。該增益運算單元38之輸入端耦接一延遲控制電路40與該增益控制單元36，該增益運算單元38之輸出端耦接該分數除頻電路20，特別是耦接於該數位時間轉換電路28。

其中該積分-微分調變電路22為包含積分器與微分器，會因其微分特性而將輸入訊號對量化雜訊(Quantization noise)產生一種高通濾波的效果，並執行數位類比互相轉換，以執行類比至數位或是數位至類比之轉換。該加總單元24為一加法器或一可執行加法運算功能之電路或電子元件，且該增益運算單元38為一乘法器，或者是一可提供乘法運算之運算電路或電子元件。該數位時間轉換器28為將時間寬度，以固定解析度量測並將結果轉換為數位值，可輕易觀測判斷大小。該多除數除頻器26為提供二個以上除數之除數選擇，以進行除頻運算，或稱為多模除頻器。

請一併參閱第四圖，其為本發明之一實施例之該積分-微分調變電路22依據該除頻比例小數α產生一量化誤差訊號e_q與一調變訊號Σout至該加總單元24；該加總單元24依據該除頻比例整數N與該調變訊號Σout對應產生一加總訊號SUM；該多除數除頻器26依據該加總訊號SUM與該輸入脈波訊號f_IN產生該第一除頻訊號V_DTCI；該數位時間轉換電路28依據該第一除頻訊號V_DTCI與該增益補償訊號DCW_K，產生該數位時間輸出訊號V_DTCO；該輸出除頻器29依據該數位時間輸出訊號V_DTCO與該除數產生該輸出脈波訊號f_OUT。

該選擇單元32接收該輸入脈波訊號f_IN與一第一除頻訊號V_DTCI，該選擇單元32依據該第一除頻訊號V_DTCI儲存為一儲存除頻訊號，並依據該輸入脈波訊號(f_IN)選擇該第一除頻訊號V_DTCI或該儲存除頻訊號作為一第一訊號並輸出。詳言之，該選擇單元32包含有一正反器322與一第一選擇元件324；該正反器322耦接該分數除頻電路並接收該第一除頻訊號V_DTCI，以儲存為該儲存除頻訊號， 且該正反器322依據該輸入脈波訊號f_IN輸出該儲存除頻訊號V_DFF；該第一選擇元件324依據該增益控制單元36之一控制訊號mode選擇該第一除頻訊號V_DTCI或該儲存除頻訊號V_DFF作為該第一訊號C1並輸出。該脈波產生電路34依據該第一訊號C1產生一第二訊號C2，且一數位時間輸出訊號V_DTCO輸入至該脈波產生電路34，而對應產生一初始訊號INI。詳言之，該脈波產生電路34包含一脈波產生器342、一脈波電壓轉換單元344與一比較器346。該脈波產生器342接收該第一訊號C1並對應產生一第二脈波訊號C2G，且接收該數位時間輸出訊號V_DTCO並對應產生一初始脈波訊號INIG；該脈波電壓轉換單元344接收該第二脈波訊號C2G並轉換為該第二訊號C2，且該脈波電壓轉換單元344接收該初始脈波訊號INIG並轉換為該初始訊號INI；該比較器接收該初始訊號INI與該第二訊號C2並產生一比較訊號R至該增益控制單元36。

該增益控制單元36依據該第二訊號C2與該初始訊號INI對應之一比較訊號R產生一增益控制訊號K_DTC，且該增益控制單元36更產生該控制訊號mode至該選擇單元32與該延遲控制單元40，特別是控制該選擇單元32中的該第一選擇元件324選擇該第一除頻訊號V_DTCI或該儲存除頻訊號V_DFF作為該第一訊號C1，以及控制該延遲控制單元40中的一第二選擇元件404選擇擷取訊號DCWq或一乘數因子2⁹作為延遲控制訊號DCW，以控制該增益控制訊號K_DTC與該增益補償訊號DCW_K，該增益控制單元36更依據該脈波產生電路34所產生之該比較訊號R產生一重置訊號rst至該脈波產生電路34，特別是針對該脈波電壓轉換單元344輸入該重置訊號rst，以重置該脈波電壓轉換單元344。

一量化誤差訊號e_q輸入至該延遲控制電路40，以對應產生該延遲控制訊號DCW，該增益運算單元38接收該增益控制訊號K_DTC與該延遲控制訊號DCW，以對應產生該增益補償訊號DCW_K至該分數除頻電路20而使該分數除頻電路20依據該輸入脈波訊號f_IN產生一輸出脈波訊號f_OUT。詳言之，該延遲控制電路40包含一擷取單元402與一延遲選擇單元404。該擷取單元402擷取該量化誤差訊號e_q並產生一擷取訊號DCWq；以及該延遲選擇單元404依據該增益控制單元36之該控制訊號mode選擇該擷取訊號DCWq或該乘數因子2⁹作為該延遲控制訊 號DCW並輸出至該增益運算單元38。該增益補償訊號DCW_K對應該延遲控制訊號DCW，該延遲控制訊號DCW為一乘數因子2^P×該增益控制訊號K_DTC (2 ^P ×K _DTC )，該增益補償訊號DCW_K之一最大值為1。該數位時間轉換器28依據該第一除頻訊號V_DTCI與該增益補償訊號DCW_K產生該數位時間輸出訊號V_DTCO至該輸出除頻器29，該輸出除頻器29進一步接收一除數M，以依據該數位時間輸出訊號V_DTCO與該除數M產生該輸出脈波訊號f_OUT。

此外，本發明之另一實施例為該補償電路30更進一步包含一延遲修正單元302，其耦接於該選擇單元與該脈波產生電路之間，並依據一延遲修正訊號D_fix修正該第一除頻訊號V_DTCI或該儲存除頻訊號V_DFF之一脈波寬度。

一併參閱第四圖、第五A圖與第五B圖，在控制訊號mode為0，量化誤差訊號e_q為0，該增益補償訊號DCW_K為0，將該初始訊號INI擷取出來，也就是將數位時間轉換器28輸出一起始訊號T0作為數位時間輸出訊號V_DTCO，以輸入至該脈波產生電路34，因而讓該脈波產生電路34產生對應之該初始訊號INI。

一併參閱第四圖、第六A圖與第六B圖，在控制訊號mode為1，量化誤差訊號e_q為0，該增益補償訊號DCW_K為該乘數因子2^P×該增益控制訊號K_DTC (2 ^P ×K _DTC )，將該第二訊號C2擷取出來，也就是將數位時間轉換器28輸出該初始訊號INI+(一乘數因子2^P×該增益控制訊號K_DTC×一數位時間控制係數T_DTC-一延遲輸入訊號TIN)(T ₀ +(2 ^P ×K _DTC ×T _DTC )-T _IN )作為數位時間輸出訊號V_DTCO，以輸入至該脈波產生電路34，因而讓該脈波產生電路34產生對應之該第二訊號C2。因此，當該初始訊號INI相等於該第二訊號C2時，該第二訊號C2與該初始訊號INI之差為至少一延遲輸入訊號TIN，該延遲輸入訊號TIN為該乘數因子×該增益控制訊號×該數位時間控制係數(T ₀ +(2 ^P ×K _DTC ×T _DTC ))。

下表一為上述分數除頻電路10之控制參數。

故本發明實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出發明專利申請，祈 鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

20:分數除頻電路

22:積分-微分調變電路

24:加總單元

26:多除數除頻器

28:數位時間轉換電路

29:輸出除頻器

30:補償電路

32:選擇單元

34:脈波產生電路

36:增益控制單元

38:增益運算單元

40:延遲控制電路

302:延遲修正單元

α:除頻比例小數

Σout:調變訊號

C1:第一訊號

D_fix:延遲修正訊號

e_q:量化誤差訊號

f_IN:輸入脈波訊號

f_OUT:輸出脈波訊號

mode:控制訊號

N:除頻比例整數

R:比較訊號

rst:重置訊號

SUM:加總訊號

V_DTCI:除頻訊號

V_DTCO:數位時間輸出訊號

DCW:延遲

DCW_K:增益補償訊號

Claims (10)

1. 一種分數除頻電路之補償電路，其補償一分數除頻電路之一輸入脈波訊號，該補償電路包含：一選擇單元，接收該輸入脈波訊號與一第一除頻訊號，該選擇單元依據該輸入脈波訊號與該第一除頻訊號產生一第一訊號；一脈波產生電路，耦接該選擇單元並依據該第一訊號產生一第二訊號，一數位時間輸出訊號輸入至該脈波產生電路，而對應產生一初始訊號；一增益控制單元，耦接該脈波產生電路並依據該第二訊號與該初始訊號產生一增益控制訊號；以及一增益運算單元，耦接該增益控制單元與一延遲控制電路，一量化誤差訊號輸入至該延遲控制電路，以對應產生一延遲控制訊號，該增益運算單元接收該增益控制訊號與該延遲控制訊號，以對應產生一增益補償訊號至該分數除頻電路而使該分數除頻電路依據該輸入脈波訊號與該增益補償訊號產生一輸出脈波訊號。
2. 如請求項1所述之分數除頻電路之補償電路，其中該分數除頻電路包含：一積分-微分調變電路，其接收一除頻比例小數，以產生該量化誤差訊號與一調變訊號；一加總單元，其耦接該積分-微分調變電路，以接收一除頻比例整數與該調變訊號，並產生一加總訊號；一多除數除頻器，其耦接該加總單元，以接收該加總訊號與該輸入脈波訊號，並產生該第一除頻訊號；一數位時間轉換電路，耦接該增益運算單元與該多除數除頻器，並接收該第一除頻訊號與該增益補償訊號，產生該數位時間輸出訊號；以及 一輸出除頻器，耦接該數位時間轉換電路，接收該數位時間輸出訊號與一除數，以產生該輸出脈波訊號。
3. 如請求項1所述之分數除頻電路之補償電路，其中該選擇單元包含：一正反器，其耦接該分數除頻電路並接收該第一除頻訊號，以將該第一除頻訊號儲存為一儲存除頻訊號，且依據該輸入脈波訊號輸出該儲存除頻訊號；以及一選擇元件，其依據一控制訊號選擇該第一除頻訊號或該儲存除頻訊號作為該第一訊號並輸出。
4. 如請求項1所述之分數除頻電路之補償電路，更包含一延遲修正單元，其耦接於該選擇單元與該脈波產生電路之間，並依據一延遲修正訊號修正該第一除頻訊號之一脈波寬度。
5. 如請求項1所述之分數除頻電路之補償電路，其中該脈波產生電路包含：一脈波產生器，其接收該第一訊號並對應產生一第二脈波訊號，且接收該數位時間輸出訊號並對應產生一初始脈波訊號；一脈波電壓轉換單元，其接收該第二脈波訊號並轉換為該第二訊號，且接收該初始脈波訊號並轉換為該初始訊號；以及一比較器，接收該初始訊號與該第二訊號並產生一比較訊號至該增益控制單元。
6. 如請求項1所述之分數除頻電路之補償電路，其中該增益控制單元更產生一控制訊號至該選擇單元與該延遲控制單元，以控制該增益補償訊號，該增益控制單元更依據該脈波產生電路之一比較訊號產生一重置訊號至該脈波產生電路。
7. 如請求項1所述之分數除頻電路之補償電路，其中該延遲控制電路包含：一擷取單元，其擷取該量化誤差訊號並產生一擷取訊號；以及 一延遲選擇單元，其依據一控制訊號選擇該擷取訊號或一乘數因子作為該延遲控制訊號並輸出至該增益運算單元。
8. 如請求項1所述之分數除頻電路之補償電路，其中該第二訊號對應於該初始訊號+(一乘數因子×該增益控制訊號×一數位時間控制係數-一延遲輸入訊號)，當該初始訊號與該第二訊號相等時，該延遲輸入訊號為該乘數因子×該增益控制訊號×該數位時間控制係數。
9. 如請求項1所述之分數除頻電路之補償電路，其中該增益補償訊號對應該延遲控制訊號，該延遲控制訊號為一乘數因子×該增益控制訊號，該增益控制訊號之一最大值為1。
10. 如請求項1所述之分數除頻電路之補償電路，其中該第二訊號與該初始訊號之差為至少一延遲輸入訊號。

Images