TWI354296B - Semiconductor memory device - Google Patents

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1354296 __ 第96140928號專利申請案 . · 100年9月28日修正替換^ 九、發明說明： .-【發明所屬之技術領域】 本發明係有關一種半導體記憶體裝置，尤其有關一種 具備複數個可電性抹除及寫入資料的非揮發性記憶體單元 電晶體之半導體記憶體裝置。 【先前技術】 近年來，非揮發性記憶體不僅應用於攜帶式電話與數 位照相機等消費性產品，亦應用於要求高資料保存信賴性 鲁的車載設備、航空設備、醫療設備、以及ID卡等。 作為一般的非揮發性記憶體，已知有EEPROM (Electronically Erasable and Programmable Read Only Memory ;電性可抹除可程式化唯讀記憶體）。EEPROM係 根據是否於浮動閘極（floating gate)儲存有預定的電荷量來 記憶2值或2值以上的多值之數位資料，並檢測因應該電 荷量之通道（channel)的導通變化，而能夠讀取數位資料 者。此外，EEPROM係分類為具有於半導體基板上依序層 疊浮動閘極與控制閘極之構造的堆疊閘極型（Stacked-Gate Type)、及具有浮動閘極與控制閘極皆與半導體基板的通道 相對向之構造的分離閘極型（Sp丨it-Gate Type)。 第3圖係顯示分離閘極型EEPROM的1個記憶體單 元（cell)電晶體MT的構造之剖面圖。於P型半導體基板1〇1 的表面隔著預定間隔形成n+型的汲極102及n+型的源極 103，於兩者間形成通道104 °於該通道的一部分上及 源極103的，部分上係隔著閘極絕緣膜形成浮動閘極 5 319616修正版 1354296 第96140928號專利申請案 100年9月28日修正替換頁 106。於浮動閘極1〇6上係形成比閘極絕緣膜1〇5厚的絕緣 -膜 107 。 此外’以覆蓋浮動閘極1 〇6的側面及厚絕緣膜1 〇7的 上面的一部分之方式來形成隧道（tunnel)絕緣膜。於隧 道絕緣膜108上及通道1〇4的一部分上形成控制閘極1〇9。 上述構造的記憶體單元電晶體MT的動作說明如下。 首先，在為料「0」的寫入時，施加預定電壓於p型半導 體基板101、控制閘極1 〇9(例如，施加〇v於p型半導體 鲁基板101、施加2V於控制閘極1 〇9)，施加高電壓（例如1 〇v) 於源極103,讓電流流通於通道1〇4,藉此將通道熱電子 (Channel Hot Electron)通過閘極絕緣膜1〇5注入至浮動閘 極106。已注入至浮動閘極106之通道熱電子係作為電荷 而保持於浮動閘極106内。 另一方面，在將記憶於前述記憶體單元電晶體Μτ之 資料「0」抹除時，將汲極102及源極103接地，並施加預 籲定的高電壓（例如13V)於控制閘極1〇9，藉此，弗拉·諾海 默穿随電流（Fowler-Nordheim Tunneling Current# 流通至 隧道絕緣膜108，而將儲存於浮動閘極1〇6之電子往控制 閘極109拉出。藉由此抹除，記憶於記憶體單元電晶體 MT之數位資料會變為r丨」。 此外，在讀取記憶於前述記憶體單元之資料時，施加 預定電壓於控制閘極1〇9及汲極1〇2 (例加，施加3V於控 制閘極109，施加IV於汲極）。如此一來，因應儲存於浮 動閘極106之電子的電荷量，於源極/汲極之間會流通單元 319616修正版 6 1354296 _ . 第96140928號專利申請案 100年9月28曰修正替換頁 (cell)電流Ic。由於在寫入資料「〇」時記憶體單元電晶體 .-MT的臨界值變尚，所以單元電流Ic通常變小為〇 μ a左 右，而由於在寫入資料「1」時記憶體單元電晶體MT的臨 界值變低，所以單元電流Ic通常變為4〇 V A左右。 並且，以預定的感測放大器將該單元電流Ic與基準 電流Iref進行比較，藉此判斷是「〇」的資料或「丨」的資 料。例如，當設有基準電流Iref(=2〇以Α)時，若單元電流

Ic為20/z A以上的電流量，感測放大器會檢測該電流而輸 #出電壓值5V(資料厂1」），若為20以以下的電流量，輸 •出電壓值〇V(資料「0」）。上述技術係例如記载於專利文 獻1 。 如上所述，記憶體單元電晶體Μτ在資料的寫入時及 抹除時必須施加高電壓。關於如此的半導體記憶體裝置的 電路構成，利用第4圖進行說明。 问電壓產生電路1係將輸入至半導體記憶體裝置之電 籲源電壓Vcc(例如3V)予以升壓而產生高電壓Ην。高電壓 切換（switching)電路2係根據用以選擇源極線SL或字線 (word line)WL之選擇信號SEL進行切換，並輸出高電壓 產生電路1所產生之高電壓HV。於源極線SL係共同連接 複數個記憶體單元電晶體MT1、MT2、MT3、... λα »広上 ••的珠極， 於字線WL係共同連接複數個記憶體單元電晶體mTi、 MT2、MT3、…的控制閘極。並且’在資料寫入時（編程時） 係使第1轉移閘3導通（ON)、使第2轉移閘4關斷（〇ff) 而施加高電壓HV於源極線SL，在資料抹除時（抹除程式 319616修正版 7 1354296 第96140928號專利申請案 時Η系使第】轉移閘3關斷、使第 ^ 電壓HV於字線。 朽4導通而粑加咼 【發=Γ曰本特開2™號公報 (發明所欲解決之課題） ΜΤ2然:Τ3當同時進行資料寫入之記憶體單元電晶體簡、 ㈣m個數增加時’高電壓供給路徑，亦即高 壓切換電路2及第i轉移閘3的寫人電流會增加， 下，電壓降(IRdr〇P)變大，能夠同時進行寫入之記 元電晶體的個數係受到限制。另-方面，4了減低；電壓 供給路徑的電壓降而將構成高電壓切換電路2及第i轉移 閑3之電晶體設計成低阻抗’會有必須加大設計其尺寸， 而產生電路面積變大的問題。 (解決課題的手段） 本發明乃有鑒於上述課題而研創者，其主要特徵如 鲁下。亦即，本發明的半導體記憶體裝置係具備有··複數個 非揮發性§己憶體單元電晶體，係可電性抹除及寫入資料； 源極線，係連接前述複數個非揮發性記憶體單元電晶體的 源極；字線，係連接前述複數個非揮發性記憶體單元電晶 體的控制閛極；高電壓產生電路，係產生資料抹除及寫入 用的高電壓；高電壓切換電路，係根據選擇信號進行切換， 並輸出高電壓產生電路所產生的高電壓；第1開關，係根 據寫入致能信號而導通，將高電壓切換電路所輸出的高電 屋輸出至源極線，第2開關’係根據抹除致能信號而導通， 319616修正版 8 .1354296 第96140928號專利申請案 . 100年9月28曰修正替換頁 將同電壓切換電路所輸出的高電壓輸出至字線；以及第3 •-開關，係根據寫入致能信號而導通，且以不透過高電壓切 • 換電路之方式將高電壓產生電路所產生的高電壓輸出至前 述源極線。 (發明的效果） 依據本發明的半導體記憶體裝置，能夠極力抑制電路 面積的增加，且降低往源極線的高電壓供給路徑的電壓 降如此，使供給至非揮性記憶體單元電晶體之寫入電流 增加’而能夠進行多位元的同時寫入。 【實施方式】 接著，參照附圖說明本發明的實施形態的半導體記憶 體裝置帛1圖係本發明的半導體記憶體装置之電路圖， 且為對應資料寫入時之電路圖。 高電壓產生電路10係將輸入至半導體記憶體裝置之 電源電壓Vcc(例如3V)予以升壓而產生高電壓hv之電 •路且此=利用例如電荷栗⑽訂以p謂p)電路來構成。 —门電£切換電路1 1係在每個具有共通的源極線或 /及子線WL之記憶體單元電晶體群設置i組，且根據用以 選擇源極線SL或字線WL之選擇信號肌來進行切換， 並輸^高電壓產生電路1〇所產生之高電壓hv之電路。亦 即’南電壓切換電路U係具備有：第1CM〇s反相器爾^ 及第2CMOS反相器mv2，其輸入與輸出係相互交又連 接，β又定用MOS電晶體112，係將沒極連接於帛 反相器1謂的輸出（第2CM〇s反相器觸的輸入），將 319616修正版 9 1354296 _— 第96140928號專利申請案 100年9月28日修正替換頁 ' 源極接地，並藉由選擇信號SEL來控制導通關斷；以及重 置用MOS電晶體113,其汲極連接第2CMOS反相器INV2 - 的輸出（第1CMOS反相器INV1的輸入），源極接地，並藉 由重置信號RST來控制導通關斷。 供給由高電壓產生電路10所產生之高電壓HV來作為 第1CMOS反相器INV1及第2COMS反相器INV2的高電 壓側的電源電壓。如上所述，高電壓切換電路11基本上為 閂鎖（latch)電路。 • 於源極線SL係共同連接複數個記憶體單元電晶體 MT1、MT2、MT3、…的源極，於字線WL係共同連接複 數個記憶體單元電晶體MT1、MT2、MT3、…的控制閘極。 此外，設置有用以選擇字線WL之字線解碼器16。複數個 記憶體單元電晶體MT1、MT2、MT3、…為第3圖的分離 閘極犁EEPROM的記憶體單元電晶體。 姐且，高電壓切換電路11的輸出（第2CMOS反相器 Π^ν2的輸出）係透過第1轉移閘13供給至源極線SL以及 ®透過第2轉移閘14供給至字線WL。第1轉移閘13係以 藉由寫入致能（enable)信號WRT來控制導通關斷之Ρ通道 变MOS電晶體所構成，第2轉移閘14係以藉由抹除致能 信號ERA來控制導通關斷之P通道型MOS電晶體所構成。 此外，設置有第3轉移閘15，係以不透過高電壓切換 電路11之方式將高電壓產生電路10的輸出供給至源極線 SL。第3轉移閘15係以P通道型MOS電晶體所構成，於 其閘極施加有寫入致能信號WRT。此處，為了降低導通電 10 319616修正版 1354296 _ 第96140928號專利申請案 • 100年9月28曰修正替換頁 ' 阻，第1轉移閘13、第2轉移閘14及第3轉移閘15亦可 - 以CMOS的轉移閘來構成。 ' 接著，針對上述電路的寫入動作進行說明。當選擇信 號SEL變為高位準時，設定用MOS電晶體112會導通， 高電壓切換電路11的輸出變為高位準。字線WL係藉由字 線解碼器16設定成高位準（例如2 V)。如此，連接於字線 WL之記憶體單元電晶體MT1、MT2、MT3…會導通。 此外，由於寫入致能信號WRT設定為低位準、抹除 •致能信號ERA設定為高位準，所以第1轉移閘13會導通， • 第2轉移閘14會關斷，第3轉移閘15會導通。 並且，當高電壓產生電路10產生高電壓HV(例如10V) 時，高電壓切換電路11的輸出會變為高電壓HV，並透過 第1轉移閘13供給至源極線SL。此外，與此同時，高電 壓產生電路10所產生之高電壓HV係透過第3轉移閘15 供給至源極線SL。 ^ 在複數個記憶體單元電晶體之中，進行寫入的記憶體 單元電晶體（例如，MT1、MT2、MT3)的汲極係透過定電流 電路17而接地，而未進行寫入的記憶體單元電晶體（例如 MTx)的汲極係施加高位準。如此，於進行寫入的記憶體單 元電晶體（例如，MT1、MT2、MT3)係從第3轉移閘15及 高電壓切換電路11供給寫入電流（Ippl、Ipp2)。藉由設置 有定電流電路17而構成為於進行寫入的記憶體單元電晶 體會流通一定的寫入電流。藉由該寫入電流流通於記憶體 單元電晶體的通道，通道熱電子（Channel Hot Electron)會 11 319616修正版 1354296 • 第96140928號專利申請案 100年9月28日修正替換— -通過閘極絕緣膜105注入至浮動閉極1〇6。注入至浮動閉 •極H)6之通道熱電子係料電荷而保持於浮動間極ι〇6内。 ，此處，將第3轉移閘15的寫入電流Ippl設定成遠大 於來自高電壓切換電路u的寫入電流Ipp2(lpp2<<ipp”， 藉此’高電壓切換電路U主要會發揮高電壓Hv的保持功 能(問鎖功能)，且透過第3轉移閘15供給大部分的寫入電 流。如此，能夠極力抑制電路面積的的增加，且降低往源 極線SL的高電壓供給路徑的電壓降。並且，使供給至非 •揮性記憶體單元電晶體之寫入電流增加，而能夠進^多位 元的同時寫入。 亦即’當未設置第3轉移間15而從高電麼產生電路 10通過第1轉移閑13供給寫人電流時，雖透過高電壓切 換電路11的P通道型M0S電晶體114及第！轉移閘 來流通寫入電流’但由於在該電流路徑串聯有兩個 電晶體’所以電壓降較大。而為了確保寫入電流，必須將 φ P通道型MOS電晶體114及第！轉移閘13的尺寸（亦即， MOS電Ba體的通道寬度）增大。當僅將p通道型曰 體114的尺寸增大時，由於以第i及第2反相器 所構成之閂鎖電路的平衡會崩壞，所以構成第丨及第2反 相器INV1、INV2的4個MOS電晶體的尺寸也必須增大。 因此，電路面積會變得非常大。相對於此，依據本發9明， 由於設置有寫入電流供給專用的第3轉移閘15，所以高電 壓切換電路11能特地用來進行高電壓Hv的保持，且構成 高電壓切換電路η的電晶體為小尺寸即可。如此，能夠抑 319616修正版 12 1354296 制電路面積。 接著，參照第2圖說明資料抹除時的動作。當 線解碼器16的動作將字線WL設為高位準（例如時子 =胸電晶體m會導通，高電壓產生電路ι〇的輸 出交為尚位準。此外，由於寫入致能信號Wrt钟 位準、抹除致能信號ERA設定為低位準，所以第了轉移= 13會關斷，第2轉移閘14會導通，第3轉移閉15係關斷甲。 並且’當高電壓產生電路1〇產生高電壓hv(例如 時，高電壓切換電路U的輸出變為高電壓Ην，此高電壓 Ηγ係透過第2轉移閘14供給至字線。進行資料抹除 之圮憶體單元電晶體的源極及汲極係接地。如此，弗拉_ 諾海默穿隨電流會流通於記憶鮮元電晶體_道絕緣膜 108 ’將儲存於浮動閘極106之電子往控制閘極（字線wl) 拉出，藉此而進行資料的抹除。由於弗拉_默 遠小於寫入電流，所以第2轉移間14的尺寸亦可::電， 【圖式簡單說明】 第1圖係說明本發明的半導體記憶體裝置之電路圖。 第2圖係說明本發明的半導體記憶體裝置之電路圖。 第3圖係說明分離閘極型EEpR〇M的記憶體 面圖。 卞 第4圖係說明習知的半導體記憶體裝置之電路圖。 【主要元件符號說明】 1、U)高電壓產生電路2、11高電壓切換電路 5、13第1轉移閘 4、14第2轉移閘 13 319616修正版 第96140928號專利申請案 100年9月28曰修正替換頁 第3轉移閘 16 字線解碼器 定電流電路 101 P型半導體基板 汲極 103 源極 通道 105 閘極絕緣膜 浮動閘極 107 厚絕緣膜 隧道絕緣膜 109 控制閘極 設定用MOS電晶 體 重置用MOS電晶體 P通道型MOS電晶體 第1CMOS反相器 INV2 第2CMOS反相器 源極線 WL 字線 14 319616修正版

Claims (1)

1. .1354296 第96140928號專利申锖案 100年9月28曰修正替換頁 十、申請專利範圍： 1 ‘一種半導體記憶體裝置，係具備： 複數個非揮發性記憶體單元電晶體’係可電性抹除 及寫入資料； 源極線，係連接於前述複數個非揮發性記憶體單元 電晶體的源極； 子線，係連接於前述複數個非揮發性記憶體單元電 晶體的控制閘極； # 高電壓產生電路，係產生資料抹除及寫入用的高電 壓； 高電壓切換電路，係根據選擇信號進行切換，將高 電壓產生電路所產生的高電壓輸出； 第1開關，係根據寫入致能信號而導通，將高電壓 切換電路所輸出的高電壓輸出至源極線； 第2開關，係根據抹除致能信號而導通，將高電壓 • 切換電路所輪出的高電壓輸出至字線；以及 苐3開關，係根據寫入致能信號而導通，以不透過 高電壓切換電路的方式將高電壓產生電路所產生的高 電壓輸出至前述源極線。 2. 如申請專利範圍第丨項之半導體記憶體裝置，其中，前 述高電壓切換電路係由閂鎖電路所構成，該閂鎖電路係 施加有前述高電壓產生電路所產生的高電壓作為電源 電壓。 3. 如申請專利範圍第丨項之半導體記憶體裝置，其中，前 319616修正版 15 /354296 I 第96140928號專利申請案 述第1開關、第2開關及第3n關位 4·如申請專利範圍第…項：閘所構成。 w . ^ 項尹任一項之半導體記憶體裝 、令’前述非揮發性記憶體單元電晶體係具備： 源極及汲極； 洋動閘極，係隔著閘極絕緣膜形成於通道的一部分 上； 絕緣膜’係形成於該浮動閘極上； 随道絕緣膜，係覆蓋浮動閘極的側面及前述絕緣膜 而形成；以及 控制閘極，係形成於該隧道絕緣膜及通道的一部分 上。 5·如申請專利範圍第3項所述之半導體記憶體裝置，其 中’前述轉移閘係由MOS電晶體或CMOS轉移閘所構 成。

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