TWI344676B - Poly silicon hard mask - Google Patents
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Description
1344676 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體元件之匍从 〈裂作方法，特別是 有關於-種利用多晶碎罩幕，在-低介電係數介電層上形 成一孔洞之方法。 / 【先前技術】 為了反應極大型尺寸集成半導體元件之接線技術在高 密度及效能上逐步性的需求，在相互連接的技術上必須有 所改變。因為這種逐步性的需求會使互相連接的圖樣越來 越難達到低電阻電容值（RC)的要求，特別是因為小型化目 的所使用之具有高外觀比（aspect ratio)的次微米通孔接點 (sub-micron via contact)以及溝渠。 習知的半導體元件一般會包含有一半導體基材，正常 為經摻雜之單晶矽，以及多個連續形成之介電層及傳導圖 樣。一個形成後的積體電路會容納多個傳導圖樣，這些傳 導圖樣會再包含為線間間隔（inter-wiring spacing)所分隔的 多條傳導線。一般而言，這些位於不同階層上（例如較上方 或較下方之階層）的傳導圖樣會透過充滿在通孔中的傳導 栓塞互相電性連接’其中充滿於一接觸洞之一傳導栓塞會 在一半導體基材上與一主動區域（如一源極/汲極區域）建立 起電性接觸。這些傳導線會被形成於多個溝渠中，而這些 溝渠一般會實質性地朝半導體基材的方向延伸。在元件的 幾何外觀已被縮減至次微米程度的今天，半導體晶片普遍 6 1344676 會包含有五層或更多的金屬化層。 一般來說’充滿於通孔中的傳導栓塞的製作製程會包 含沉積一介電間層於包含有至少一傳導圖樣之一傳導層 上，利用習知微影及餘刻技術於介電層中形成一孔洞，以 及在此一孔洞中填充傳導材料，如鎢。突出於介電層表面 上的傳導材料一般會為化學機械研磨（chemical mechanicaj polishing，CMP)所移除。一般為人所知的製作方法有金屬鑲
嵌法（damascene)，而此方法基本上會包含形成一孔洞於介 電間層之中以及使用金屬填充此孔洞。雙金屬鑲嵌法“⑽! damascene)包含在與一較尚溝渠段通連的路徑上形成具有 一較低接點或通孔段之一孔洞，其中會利用傳導材料（一般 為金屬）填充此孔洞以同時形成一傳導栓塞及具有傳導線 之電性接點。
為了能改善晶片的操作效率，利用低介電係數（1〇w 介電材料來取代具有較高介電係數之介電材料的研究已在 增加當t。利用降低使用於金屬互連層之介電層之整體介 上電係數，可以降低晶片的電阻電容值以及增加晶片的效 月匕’’’：而如苯％ 丁稀（benz〇cycl〇bute此、含氫石夕酸 鹽（hydrogen sUsesqui。纖e，HSQ)及摻氟：氧切（s啊等 is::電常數材料，常常較傳統例如氧切等較高介 難處理。舉例而言，在圖刻-階層之後，用以 心用：^製程中，容易損壞低介電係數材料。因此， :如溝；罩幕在一低介電係數介電層上形成-特徵 /木^孔）並移除此光阻罩幕後，該特徵亦有可能 7 1344676 被損壞。 將低介電係數材料加入應用後，還會產生的其他如通 孔污染及阻障殘渣等問題。舉例而言，通孔污染的問題可 能會發生在於低介電係數介電層中形成一通孔，以及用以 形成溝渠罩幕之光阻的形成及圖刻等步驟之後。通孔污染 可能會於通孔的頂部引起蘑菇狀阻障的生成，而阻障殘渣 可此會出現於罩幕孔洞中的介電層表面上。第丨圖繪示了 一個相關例子’一基材10(可能是如銅一般的傳導材料）為 底虫刻、’冬止層（bottom etch-stop layer) 12(例如其材質 可為氮化矽）所覆蓋，在底部蝕刻終止層丨2上形成有低介 電係數介電層14’ -覆蓋層16(例如其材質可為氧化石夕）覆 蓋於低介電係數介電層14之上。在執行了光阻材料_ ’儿積及圖刻作業之後，由於通孔污染的現象，出現了一磨 菇外形22。-般是認為在光阻的沉積及圖刻作業中，會自 低介電係數介電層14中排放出氣體，因而在溝渠圖樣孔洞 26中產生了磨β特徵22及阻障殘渣24。 氣體的排放阻止了光阻正常地進入通孔2〇之中因此 ，些阻障便轉而堆積在通孔2G的頂部。氣體排放的問題在 晶圓上造成非正常拓撲（t〇p〇kgy)的產生。位於通孔Μ的 光阻會變成具有很厚的厚度並難以被圓刻，使得當欲圖刻 及暴露該部分時，該部分無法被正常地暴露出來。 在先進的點65奈米（nm)及其往後的技術中，會面臨到 兩個與低介電係數介電材料之問題有關的技術上的挑戰。 其中之-< 193奈米的光阻對電漿相當敏感，光阻的厚度 右不足時則會在微影及蝕刻之間難以達到較佳的外觀控 門《I疋在去除作業時電漿所造成的破壞，會使整 體的"電係數上升，為了與被影響區域尺寸相容的特徵而 使用低"電係數材料取代氧化石夕所能達成的異效應亦因此 而喪失。 各種用以減少通孔污染及阻障殘渣問題的作法已被提 ’、中之種方法係於溝渠罩幕層形成之前，提供一烘 烤步驟。雖然此種方法在乍看之下對解決通孔污染的問題 有斤幫助但在實際上卻無法根本解決此—問題。在其他 方法中’提供了旋轉塗佈有機底部抗反射塗佈層（。职nic bottom am卜refiectlve c〇ating，〇rganic 在通孔中的做 :去，但因此種材料在通孔的側壁跟底部僅具有相當低的附 者力，而亦無法根本地解決通孔污染的議題，使得此種方 法已趨近於失敗。另-種用以解決通孔污染議題的方法式 ^ =之中提供—厚氧切層，但此舉财不得不縮減通 孔尺寸的缺點。其他的作法還包含有在通孔之t及頂Μ 積相當厚的有機及無機底部抗反射塗佈層，但此種作 著光阻層的厚度在實質上必須要和底部抗反 厚的不良影響。 增樣 用以形成通孔及溝渠的光阻罩幕一般會 5000埃（Α)或更厚的厚度。這樣 ^ 、、，'有 為在圖刻製程中，具有較厚”予又疋不父歡迎的厚，因 庚特1古"广 光阻層所能達到的精確 又曰又::有較料度的光阻層來得低。然而，在 刻作業當t ’因為綠的消耗，這樣厚的厚度是必須的， U44076 以月b夠保護其下之介電層。任何於光阻罩幕之下用以降 層厚度而被採用的附加I，無論如何不能具有增加 望fl.間及成本’或增加位於下方之材料層被破壞之可能 性等不良的邊際效應。 種二層的方法，包含光阻層、覆蓋層及有機層提 ^ &大的® σ以避免193奈米光阻在圖刻過程當中被粗 糙化’然而，低介電係數的破壞在先前技術當中仍然是一 :無解的問題。金屬硬罩幕層的使用能夠將光阻移除步驟 攸圖刻製私的後段轉移到介電層敍刻步驟之前，如此，不 ^肖除了於移除步驟中對於總魏破壞預算的貢獻，也在 "電層姓刻步驟t，使晶圓上並無光阻，而使一個廣範圍 具潛力非損壞性清潔的使用成為可能。無論如何，氧化室 因為金屬污染的問題必須承受較短的使用壽命，而這對製 造成本來說也是一個嚴重的問題。 如上所述，在先前技術中存在有許多的缺點。包含有 二層方法的光阻依然會使低介電係數介電材料被損壞，增 t先阻的使用量與成本，以及需要昂貴的三層（光阻層、覆 ^層及有機層）。在上述之其他方法中係利用了金屬硬罩 ―，但可惜的是，㈣以上所述—般，其會造成钱刻/灰化 至被^的結果’進而縮短了這些作業室的使用壽命以及 增加了為移除這些金厲殘餘物而產生的額外負擔。 發明内容】 本發明揭露提供了 __ i# K r； 42 >1, f種用以解決上述問題的方法，藉 此，為了彌補先前技術的不足以及提供有效能夠有效利用 低介電係數介電材料的處理製程，本發明之目的是在提供 用於-低介電係、數介電層上形成孔洞之改良方法。在一實 施例中’此方法包含形成__多晶碎硬罩幕於低介電係數介 電層上，以及-光阻層於此多晶石夕硬罩幕之上。接著，可 利用氣體電㈣刻此光阻以及㈣此—多晶⑦硬罩幕， 藉以產生低介電係、數介電層之暴露部分^可在關低介電 係數介電層之前之暴露部分前，將光阻層移除。 本發明揭露之另一目的是改善用以於低介電係數介電 層上形成孔洞之方法。在-實施例中，此方法包含形成-硬罩幕於低介電係數介電層之上，以於光阻移除、蝕刻硬 罩幕和蝕刻低介電係數介電層前的光阻移除等步驟中，能 夠保護低介電係'數介電層。本方法的改良亦可進—步包含 利用多晶石夕硬罩幕取代硬罩幕。 本發明揭露之又一目的係提供於蝕刻具有硬罩幕之低 介電係數介電層時，降低蝕刻室中之金屬污染現象之方 法。在一實施例中，此方法包含利用一氣體電漿蝕刻硬罩 幕，以產生低介電係數介電層之暴露部分，移除光阻層以 及蝕刻低介電係數介電層之暴露部分β此一硬罩幕可包含 一多晶石夕層以解決蝕刻室中的金屬污染現象。 本發明揭露的這些及其他之優點及目的，在詳讀專利 申請範圍、附加圖示以及下列有關較佳實施例之詳細說明 後，當可輕易為相關領域技藝者所了解。 1344676 【實施方式】 • 在一實施例中，本發明揭露係有關於在原本金屬硬罩 I層的位置上利用多晶⑪做為硬罩幕，或直接取代金屬硬 罩幕層。夕日曰矽的蝕刻速率遠小於介電層的蝕刻速率，因 此可如硬罩幕層一般能夠提供絕佳的選擇性，但多晶石夕不 會像先前技術的製造方法一樣帶來金屬污染的問題。圖刻 多^夕的相關技術及知識已經開發至一定的程度。多晶石夕 φ 會藉由阻擋高能離子在低介電係數材料上的撞擊及垂直貫 穿低"電係數4膜，以及將光阻移除步驟從圖刻製程之後 &轉移至介電層㈣步驟之前，而將低介電係、數材料的破 壞降至最小。 ,第2 A圖至第2E圖為根據本發明一實施例之一示範性 製程之剖面示意圖。如第2A圖所示，一半導體基材3〇包 含了多個金屬線結構32, 一介電分隔層34覆蓋於金屬線結 構32及暴露出的基材3〇之上，具有介電常數在口及3 I 2間的低介電係數介電層36形成於介電分隔層34之上。 介電分隔層34能夠防止金屬線結構32的氧化，以及防止 金屬線結構3 2中的原子/離子擴散至低介電係數介電層3 6 之中。在較佳的情況下，金屬線結構32為銅以及介電分隔 層34為氮化矽或碳化矽。低介電係數介電層36為有機材 料例如旋轉塗佈聚合物（spin-on polymer，SOP)、FLARE、 SILK、PARYLENE及/或PAE-II，並藉由旋轉塗佈製程所形 成。低介電係數介電層36亦可選擇以矽為基礎之材料，如 一氧化矽（Si〇2)、摻氟氧化矽玻璃（fluorinated silicate glass, 12 1344676 FSG)或USC，並藉由旋轉塗佈製程所形成。低介電係數介 電層36亦可為黑鑽石（BLACK DIAMOND)、CORAL、 AURORA 及 FLOWFILL’ 並為化學器相沉積(chemicai vapor deposition, CVD)或旋轉塗佈玻璃（spin-on glass, SOG)製 程所形成。另外’可在低介電係數介電層36上形成多晶石夕 之硬罩幕層38，其中多晶矽硬罩幕層38較佳係具有小於 600埃的厚度。
如第2B圖及第2C圖所示，會於硬罩幕38上圖刻一 第一光阻層42以定義出一孔洞。接著，會利用第一光阻層 42做為罩幕形成多個第一孔洞43於硬罩幕38之中，其中， 第一光阻層的孔洞41是為氣體電㈣刻的方法所形成，而 氣體«較佳係包含了氣（C丨)是為。接著，在較佳的情況 下會利用氣體包含冑氟⑺的氣體電聚姓刻製程移除第一 光阻層42。 ^ 乐圖所示，在當中利用了硬罩幕Μ進行一蝕玄
=使金屬線結構32上的多個通孔45能夠分別形成; 低"電係數介電層36中，苴申β利田八带、 〃中利用"電分隔層34作名 止層。因為在形成通孔45之前就已將光阻層^ _光二介電係數介電層36暴露出的側壁部分將不會為 將二：42之氧電漿所破壞。如第2Ε圖所示，其中已 •"電分隔層暴露出的部分 、 構32會於…广移除如此’部份之金屬線結 會於孔洞46的底部暴露出來。 在另一實施例中，提供根據 多晶石夕硬罩幕之 ^發㈣露之原理而使用 雙金屬鑲嵌製程。第3Α圖至第31圖繪 13 不根據本發明之一實施例之雙金屬鑲嵌製程之剖面示意 =。如第3A圖所示，半導體基材3〇具有金屬線結構^ ;丨電分隔層34、形成於介電分隔層34上的低介電係數介電 6以及形成於低介電係數介電層36上的硬罩幕4〇t 其中硬罩幕40為多晶矽材質^ 如第3B圓及第3C圖所示，圖刻位於硬罩幕4〇之上 的第一光阻層42，以定義出雙金屬鑲嵌開口中溝渠的寬 度’接著會利用第-光阻層42作為罩幕在硬罩幕4〇中形 成第-孔洞4卜再來，將第一光阻層42移除。如第π圖 至第邛圖所*，圖刻位於硬罩幕4〇和低介電係數介電詹 %上的第二光阻層44’以定義出雙金屬鑲嵌開口中形成通 孔之第二開口 43，在第二光阻層44中形成第二開口 “。 請參閱第3F圖’利用了第二光阻層44來進行蝕刻作 業1金屬線結構32上的通孔45能夠分別被形成於低介 電係數介電層36之中，其―，在較佳的情況之下，通孔45 的深度會大於低介電係數介電層36之高度的一半。接著， 如第3G圖所示，在當中移除了第二光阻層料。值得注音 的是’因為第-孔洞41的直徑大於如第3E圖所示之第: 孔洞43的直徑’所以環繞著通孔45之低介電係數介電層 36之一部分會被暴露出來。 如第3H圖所示’在當中使用了多晶石夕硬罩幕4〇進行 蝕刻製程，蝕刻通孔45之下的低介電係數介電層36以暴 露出金屬線結構32上的介電分隔層34。此時，會將環繞著 通孔45的低介電係數介電層36_至—預定深度。如此， 1344676 會在低介電係數介電層36中分別形成通過通孔Μ的溝渠 ，、中4渠47及其下之通孔45的作用如同雙金屬鎮 喪孔洞铋-般。如第31圖所示’在當中移除了暴露出的 介電分隔層34及硬罩幕4〇,如此，在雙金屬鑲嵌孔洞46 的底部會暴露出金屬線結構3 2。 從-有利的方面來看本發明揭露，可看出因為沒有使 用到金屬硬罩幕，所以解決了钱刻室内金屬污染的問題。 從例一有利的方面來看所揭露之實施例，可看出因為光阻 是在㈣介電材料之前被去除，所以在形成雙金屬鎮嵌之 後不而要再進仃去除作業，如此結果可使介電層之多孔 的低介電係數材料較不會受到其上之去除作業的影經。再 從另一有利的方面來看，可看出光阻污染的問題可被解 二=:需要高光阻預算的情況下’用以圖刻溝渠的 微衫作業在執行上比較不會那麼困難。 在符合本發明之一實施例之方法中，是利用任何一般 如化學氣相沉積或濺鑛的方法來沉積多晶石夕層。在使用化 學器相沉積法沉積多晶石夕層的實施例中’一種合適的可選 擇材料為非晶#，可使沉積溫度低於攝氏6⑽度。 於又一實施例中，揭露了利用具有錯㈣：質之多晶 it方法及裝置。利用緒雜質特別有著可將沉積作業 /皿度維持在低於攝氏400度的好處，所以可以在覆蓋層或 ::電係數層的頂部上方形成具有豐富之密集石夕離子或鍺 離子的階層’如此’利用其上具有緒的多晶石夕層，可以降 低化學氣相沉積製程中的沉積溫度。利用含有錯的多晶石夕 15 1344676 ， 的另一好處是在側壁上沉積具有鍺的多晶矽後，對於低介 . 電係數介電層是有幫助的。 • 其上具有鍺的多晶矽層提供了氫會自矽擴散至鍺表 面相（Ge surface phase)的區域性影響，在此之後，氫會自氫 錯中間物（GeH intermediate)中被釋放出來。從實驗性及理 • 論性的討論中可看出，包含有鍺的多晶矽可於低溫中大幅 地增加化學氣相沉積的成長速率。更具體來說，雜質的出 φ 現會與從被鍺覆蓋之表面釋放出來的氫產生作用，此作用 能夠增加化學氣相沉積的成長速率。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明’任何熟習此技藝者，在不脫離本發明之精 神和範圍内’當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 % 為讓本發明之上述和其他目的、特徵、優點與實施例 能更明顯易懂，所附圖式之詳細說明如下： 第1圖為利用先前技術之方法形成結構之後，符合具 ' 有通孔污染及阻障殘渣現象之先前技術之一金屬互連部分 之載面圖。 第2A圖至第2E圖為根據本發明一實施例之一示 範性方法之剖面示意圖。 第3A圖至第31圖為根據本發明一實施例之一示 16 1344676 範性雙金屬鑲嵌法之剖面示意圖 【主要元件符號說明】 10、 30 :基材 12 ： 14、 3 6 :低介電係數介電層 16 ： 18 ： 光阻材料 20 ' 22 ： 蘑菇外形 24 ： 26、 41 、 43 、 46 :孑L、洞 32 ： 34 ： 介電分隔層 38、 42、 44 :光阻層 47 ：
#刻終止層 覆蓋層 45 :通孑L 殘渣 金屬線結構 40 :硬罩幕層 溝渠 17
Claims (1)
- V'rU /] (xl] V'rU /] (xl] 99年11月12日修正替換頁 十、申請專利範圍： 1. 一種於低介電係數（丨〇w_k)介電層上形成孔洞之方 法，包含： 形成一多晶矽硬罩幕於該低介電係數介電層上，其中 該低介電係數介電層之介電係數約在丨2至3之間且為一 有機高分子聚合物所製成； 形成一光阻層於該多晶矽硬罩幕之上； 圖刻該光阻層； 蝕刻該多晶矽硬罩幕層以產生該低介電係數介電層之 複數個暴露部分，纟中係利用—氣體電⑽刻該多晶石夕硬 罩幕層； 移除該光阻層；以及 餘刻該低介電係數介電層之該些暴露部分。 2. 如申請專利範圍第丨項所述之方法，其中該多晶矽 硬罩幕層具有小於600埃（A)之厚度。 3_如申請專利範圍第1項所述之方法，其中於蝕刻該 多晶矽硬罩幕之步驟中，更包含暴露該多晶矽硬罩幕於一 氣體電漿之中。 •如申請專利範圍第3項所述之方法，其中該氣體電 焚包含氣（Clh 1344676 99年11月12日修正替換頁 5·如申請專利範圍第i項所述之方法，其中於· 低"電係數介電層之該些暴露部分之步驟中，更包含暴露 該些暴露部分於—氣體電漿之中。 其中該氣體電 6.如申凊專利範圍第5項所述之方法 漿包含氟（F)。.如申清專利範圍第1項所述之方法 硬罩幕更包含鍺。 其中該多晶矽 日·&矽層 _曰^如中4專利範圍第i項所述之方法，其中於形成該 夕明石硬罩幕於該低介電係數介電層之上之步驟中更包 含形成具有鍺於其中之一多旦 9,一種形成半導體結構之方法，包含： 上 ，成基材，其中⑦基材上具有複數個金屬線； 《成第/1電層至少覆蓋該基材之該些金厲線： ，：成-第二介電層至少部分地覆蓋於該第一介電層之 、該第二介電層之介電係數約在1 2至3之間 一有機高分子聚合物所製成； ·· ' 升>^成一硬罩幕多晶石夕層於第_ 多曰功““ 忒弟一"電層之上，其中該 多明矽層更包含複數個鍺雜質； 形成一光阻層於該硬罩幕多晶石夕層之上；以及 S 19 1344676 i • 99年11月12日修正替換頁 電漿蝕刻該第一介電層及該第二介電層而形成至少一 溝渠，以暴露出至少一該些金屬線。 10·如申請專利範圍第9項所述之方法，其中於形成 該硬罩幕多晶石夕層之步驟中’更包含執行含鍺多晶石夕之化 學氣相沉積（chemical vapor deposition, CVD)製程於低於攝 氏400度之環境中。 11·如申請專利範圍第9項所述之方法，其中於形成 該硬罩幕多晶矽層之步驟中，更包含執行含鍺多晶矽之化 學氣相沉積（chemical vapor deposition，CVD)製程於低於攝 氏600度之環境中。
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