CN101150065A - 于低介电系数介电层上形成孔洞的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 48
- 229920005591 polysilicon Polymers 0.000 claims abstract description 48
- 229920002120 photoresistant polymer Polymers 0.000 claims description 34
- 229910052732 germanium Inorganic materials 0.000 claims description 17
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000000460 chlorine Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 5
- 229910052801 chlorine Inorganic materials 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 5
- 239000010432 diamond Substances 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 239000002210 silicon-based material Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 24
- 239000002184 metal Substances 0.000 abstract description 24
- 238000005516 engineering process Methods 0.000 abstract description 6
- 230000006378 damage Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 141
- 239000000463 material Substances 0.000 description 21
- 239000007789 gas Substances 0.000 description 16
- 230000002262 irrigation Effects 0.000 description 13
- 238000003973 irrigation Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 230000009977 dual effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 4
- 208000005189 Embolism Diseases 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- -1 silicon ion Chemical class 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 208000035126 Facies Diseases 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000005441 aurora Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229920001688 coating polymer Polymers 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000002715 modification method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
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Abstract
本发明是关于一种利用多晶硅罩幕，而非习知技术所使用的金属硬罩幕，在一低介电系数介电层上形成一孔洞的方法。一多晶硅硬罩幕被形成于一低介电系数介电层之上，以及一光阻层被形成于此多晶硅硬罩幕层之上。使用一气体电浆图刻光阻层并蚀刻多晶硅硬罩幕以制造低介电系数介电层的暴露部分。在蚀刻低介电系数介电层之前会先将光阻层移除，以免破坏低介电系数介电层。
Description
技术领域
本发明涉及一种半导体元件的制作方法，特别是涉及一种利用多晶硅罩幕，在一低介电系数介电层上形成一孔洞的方法。
背景技术
为了反应极大型尺寸集成半导体元件的接线技术在高密度及效能上逐步性的需求，在相互连接的技术上必须有所改变。因为这种逐步性的需求会使互相连接的图样越来越难达到低电阻电容值(RC)的要求，特别是因为小型化目的所使用的具有高外观比(aspect ratio)的次微米通孔接点(sub-micron via contact)以及沟渠。
习知的半导体元件一般会包含有一半导体基材，正常为经掺杂的单晶硅，以及多个连续形成的介电层及传导图样。一个形成后的集成电路会容纳多个传导图样，这些传导图样会再包含为线间间隔(inter-wiring spacing)所分隔的多条传导线。一般而言，这些位于不同阶层上(例如较上方或较下方的阶层)的传导图样会透过充满在通孔中的传导栓塞互相电性连接，其中充满于一接触洞的一传导栓塞会在一半导体基材上与一主动区域(如一源极/漏极区域)建立起电性接触。这些传导线会被形成于多个沟渠中，而这些沟渠一般会实质性地朝半导体基材的方向延伸。在元件的几何外观已被缩减至次微米程度的今天，半导体晶片普遍会包含有五层或更多的金属化层。
一般来说，充满于通孔中的传导栓塞的制作制程会包含沉积一介电间层于包含有至少一传导图样的一传导层上，利用习知微影及蚀刻技术于介电层中形成一孔洞，以及在此一孔洞中填充传导材料，如钨。突出于介电层表面上的传导材料一般会为化学机械研磨(chemical mechanical polishing，CMP)所移除。一般为人所知的制作方法有金属镶嵌法(damascene)，而此方法基本上会包含形成一孔洞于介电间层之中以及使用金属填充此孔洞。双金属镶嵌法(dual damascene)包含在与一较高沟渠段通连的路径上，形成具有一较低接点或通孔段的一孔洞，其中会利用传导材料(一般为金属)填充此孔洞以同时形成一传导栓塞及具有传导线的电性接点。
为了能改善晶片的操作效率，利用低介电系数(low k)介电材料来取代具有较高介电系数的介电材料的研究已在增加当中。利用降低使用于金属互连层的介电层的整体介电系数，可以降低晶片的电阻电容值以及增加晶片的效能。然而，如苯环丁烯(benzocyclobutene，BCB)、含氢硅酸盐(hydrogensilsesquioxane，HSQ)及掺氟二氧化硅(SiOF)等一般的低介电常数材料，常常较传统例如氧化硅等较高介电系数材料难处理。举例而言，在图刻一阶层之后，用以移除光阻材料的制程中，容易损坏低介电系数材料。因此，当利用一光阻罩幕在一低介电系数介电层上形成一特征(如沟渠或通孔)并移除此光阻罩幕后，该特征亦有可能被损坏。
将低介电系数材料加入应用后，还会产生的其他如通孔污染及阻障残渣等问题。举例而言，通孔污染的问题可能会发生在于低介电系数介电层中形成一通孔，以及用以形成沟渠罩幕的光阻的形成及图刻等步骤之后。通孔污染可能会于通孔的顶部引起蘑菇状阻障的生成，而阻障残渣可能会出现于罩幕孔洞中的介电层表面上。图1绘示了一个相关例子，一基材10(可能是如铜一般的传导材料)为一底部蚀刻终止层(bottom etch-stop layer)12(例如其材质可为氮化硅)所覆盖，在底部蚀刻终止层12上形成有低介电系数介电层14，一覆盖层16(例如其材质可为氧化硅)覆盖于低介电系数介电层14之上。在执行了光阻材料18的沉积及图刻作业之后，由于通孔污染的现象，出现了一蘑菇外形22。一般是认为在光阻的沉积及图刻作业中，会自低介电系数介电层14中排放出气体，因而在沟渠图样孔洞26中产生了蘑菇特征22及阻障残渣24。
气体的排放阻止了光阻正常地进入通孔20之中，因此这些阻障便转而堆积在通孔20的顶部。气体排放的问题在晶圆上造成非正常拓扑(topology)的产生。位于通孔20的光阻会变成具有很厚的厚度并难以被图刻，使得当欲图刻及暴露该部分时，该部分无法被正常地暴露出来。
在先进的点65纳米(nm)及其往后的技术中，会面临到两个与低介电系数介电材料的问题有关的技术上的挑战。其中之一是193纳米的光阻对电浆相当敏感，光阻的厚度若不足时则会在微影及蚀刻之间难以达到较佳的外观控制。另一问题是在去除作业时电浆所造成的破坏，会使整体的介电系数上升，为了与被影响区域尺寸相容的特征而使用低介电系数材料取代氧化硅所能达成的异效应亦因此而丧失。
各种用以减少通孔污染及阻障残渣问题的作法已被提出。其中的一种方法是于沟渠罩幕层形成之前，提供一烘烤步骤。虽然此种方法在乍看之下对解决通孔污染的问题有所帮助，但在实际上却无法根本解决此一问题。在其他方法中，提供了旋转涂布有机底部抗反射涂布层(organic bottomanti-reflective coating，organic BARC)在通孔中的做法，但因此种材料在通孔的侧壁跟底部仅具有相当低的附着力，而亦无法根本地解决通孔污染的议题，使得此种方法已趋近于失败。另一种用以解决通孔污染议题的方法式在通孔之中提供一厚氧化硅层，但此举则有不得不缩减通孔尺寸的缺点。其他的作法还包含有在通孔之中及顶部沉积相当厚的有机及无机底部抗反射涂布层，但此种作法有着光阻层的厚度在实质上必须要和底部抗反射涂布层一样厚的不良影响。
用以形成通孔及沟渠的光阻罩幕一般会被沉积至具有5000埃()或更厚的厚度。这样的厚度是不受欢迎的厚，因为在图刻制程中，具有较厚厚度的光阻层所能达到的精确度会较具有较薄厚度的光阻层来得低。然而，在图刻及蚀刻作业当中，因为光阻的消耗，这样厚的厚度是必须的，以能够保护其下的介电层。任何于光阻罩幕之下，用以降低光阻层厚度而被采用的附加层，无论如何不能具有增加作业时间及成本，或增加位于下方的材料层被破坏的可能性等不良的边际效应。
一种三层的方法，包含光阻层、覆盖层及有机层，提供了较大的窗口以避免193纳米光阻在图刻过程当中被粗糙化，然而，低介电系数的破坏在先前技术当中仍然是一个无解的问题。金属硬罩幕层的使用能够将光阻移除步骤从图刻制程的后段转移到介电层蚀刻步骤之前，如此，不只消除了于移除步骤中对于总电浆破坏预算的贡献，也在介电层蚀刻步骤中，使晶圆上并无光阻，而使一个广范围具潜力非损坏性清洁的使用成为可能。无论如何，氧化室因为金属污染的问题必须承受较短的使用寿命，而这对制造成本来说也是一个严重的问题。
如上所述，在先前技术中存在有许多的缺点。包含有三层方法的光阻依然会使低介电系数介电材料被损坏，增加光阻的使用量与成本，以及需要昂贵的三层(光阻层、覆盖层及有机层)。在上述的其他方法中是利用了金属硬罩幕，但可惜的是，如同以上所述一般，其会造成蚀刻/灰化室被污染的结果，进而缩短了这些作业室的使用寿命以及增加了为移除这些金属残余物而产生的额外负担。
有鉴于上述现有的半导体元件的制作方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的于低介电系数(low-k)介电层上形成孔洞的方法，能够改进一般现有的半导体元件的制作方法，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明揭露提供了一种用以解决上述问题的方法，借此，为了弥补先前技术的不足以及提供有效能够有效利用低介电系数介电材料的处理制程，本发明的目的是在提供用于一低介电系数介电层上形成孔洞的改良方法。在一实施例中，此方法包含形成一多晶硅硬罩幕于低介电系数介电层上，以及一光阻层于此多晶硅硬罩幕之上。接着，可利用气体电浆图刻此一光阻以及蚀刻此一多晶硅硬罩幕，借以产生低介电系数介电层的暴露部分。所要解决的技术问题是可在蚀刻低介电系数介电层之前的暴露部分前，将光阻层移除。
本发明揭露的另一目的是改善用以于低介电系数介电层上形成孔洞的方法。在一实施例中，此方法包含形成一硬罩幕于低介电系数介电层之上，以于光阻移除、蚀刻硬罩幕和蚀刻低介电系数介电层前的光阻移除等步骤中，能够保护低介电系数介电层。本方法的改良亦可进一步包含利用多晶硅硬罩幕取代硬罩幕。
本发明揭露的又一目的是提供于蚀刻具有硬罩幕的低介电系数介电层时，降低蚀刻室中的金属污染现象的方法。在一实施例中，此方法包含利用一气体电浆蚀刻硬罩幕，以产生低介电系数介电层的暴露部分，移除光阻层以及蚀刻低介电系数介电层的暴露部分。此一硬罩幕可包含一多晶硅层以解决蚀刻室中的金属污染现象。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种于低介电系数(low-k)介电层上形成孔洞的方法，包含：形成一多晶硅硬罩幕于该低介电系数介电层之上；形成一光阻层于该多晶硅硬罩幕之上；图刻该光阻层；蚀刻该多晶硅硬罩幕层以产生该低介电系数介电层的多数个暴露部分，其中是利用一气体电浆蚀刻该多晶硅硬罩幕层；移除该光阻层；以及蚀刻该低介电系数介电层的该些暴露部分。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其中所述的多晶硅硬罩幕层具有小于600埃()的厚度。
前述的方法，其中于蚀刻该多晶硅硬罩幕的步骤中，更包含暴露该多晶硅硬罩幕于一气体电浆之中。
前述的方法，其中所述的气体电浆包含氯(Cl)。
前述的方法，其中于蚀刻该低介电系数介电层的该些暴露部分的步骤中，更包含暴露该些暴露部分于一气体电浆之中。
前述的方法，其中所述的气体电浆包含氟(F)。
前述的方法，其中所述的低介电系数介电层的介电常数约在1.2及3之间。
前述的方法，其中所述的低介电系数介电层更包含黑钻石(BLACKDIAMOND)、旋转涂布玻璃(spin-on glass，SOG)及碳掺杂氧化硅至少其中之一。
前述的方法，其中所述的多晶硅硬罩幕更包含锗。
前述的方法，其中于形成该多晶硅硬罩幕于该低介电系数介电层之上的步骤中，更包含形成具有锗于其中的一多晶硅层。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种解决蚀刻室内的金属污染的方法，其中该金属污染是于使用一硬罩幕蚀刻一低介电系数介电层时产生，该方法包含：蚀刻该硬罩幕于该蚀刻室中以产生该低介电系数介电层的多数个暴露部分，其中是利用一气体电浆蚀刻该硬罩幕；移除一光阻层；以及蚀刻该低介电系数介电层的该些暴露区域，其中该硬罩幕为一多晶硅材料。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其中于蚀刻该硬罩幕的步骤中，更包含暴露该硬罩幕于一气体电浆之中。
前述的方法，其中所述的气体电浆包含氯(Cl)。
前述的方法，其中所述的硬罩幕更包含锗。
借由上述技术方案，本发明于低介电系数(low-k)介电层上形成孔洞的方法至少具有下列优点：
本方法可改良于低介电系数介电层上形成孔洞的方法，并进一步可利用多晶硅硬罩幕取代一般的硬罩幕。同时，当蚀刻具有硬罩幕的低介电系数介电层时，可有效降低蚀刻室中的金属污染现象，此硬罩幕亦可包含一多晶硅层。
综上所述，本发明具有上述诸多优点及实用价值，其不论在半导体元件的制作方法或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的半导体元件的制作方法具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1为利用先前技术的方法形成结构之后，符合具有通孔污染及阻障残渣现象的先前技术的一金属互连部分的截面图。
图2A至图2E为根据本发明一实施例的一示范性方法的剖面示意图。
图3A至图3I为根据本发明一实施例的一示范性双金属镶嵌法的剖面示意图。
10、30：基材 12：蚀刻终止层
14、36：低介电系数介电层 16：覆盖层
18：光阻材料 20、45：通孔
22：蘑菇外形 24：残渣
26、41、43、46：孔洞 32：金属线结构
34：介电分隔层 38、40：硬罩幕层
42、44：光阻层 47：沟渠
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的于低介电系数(low-k)介电层上形成孔洞的方法其具体实施方式、结构、特征及其功效，详细说明如后。
在一实施例中，本发明揭露是有关于在原本金属硬罩幕层的位置上利用多晶硅做为硬罩幕，或直接取代金属硬罩幕层。多晶硅的蚀刻速率远小于介电层的蚀刻速率，因此可如硬罩幕层一般能够提供绝佳的选择性，但多晶硅不会像先前技术的制造方法一样带来金属污染的问题。图刻多晶硅的相关技术及知识已经开发至一定的程度。多晶硅会借由阻挡高能离子在低介电系数材料上的撞击及垂直贯穿低介电系数薄膜，以及将光阻移除步骤从图刻制程的后段转移至介电层蚀刻步骤之前，而将低介电系数材料的破坏降至最小。
图2A至图2E为根据本发明一实施例的一示范性制程的剖面示意图。如图2A所示，一半导体基材30包含了多个金属线结构32，一介电分隔层34覆盖于金属线结构32及暴露出的基材30之上，具有介电常数在1.2及3之间的低介电系数介电层36形成于介电分隔层34之上。介电分隔层34能够防止金属线结构32的氧化，以及防止金属线结构32中的原子/离子扩散至低介电系数介电层36之中。在较佳的情况下，金属线结构32为铜以及介电分隔层34为氮化硅或碳化硅。低介电系数介电层36为有机材料，例如旋转涂布聚合物(spin-on polymer，SOP)、FLARE、SILK、PARYLENE及/或PAE-II，并借由旋转涂布制程所形成。低介电系数介电层36亦可选择以硅为基础的材料，如二氧化硅(SiO2)、掺氟氧化硅玻璃(fluorinated silicateglass，FSG)或USC，并借由旋转涂布制程所形成。低介电系数介电层36亦可为黑钻石(BLACK DIAMOND)、CORAL、AURORA及FLOWFILL，并为化学气相沉积(chemical vapor deposition，CVD)或旋转涂布玻璃(spin-onglass，SOG)制程所形成。另外，可在低介电系数介电层36上形成多晶硅的硬罩幕层38，其中多晶硅硬罩幕层38较佳是具有小于600埃的厚度。
如图2B及图2C所示，会于硬罩幕38上图刻一第一光阻层42以定义出一孔洞。接着，会利用第一光阻层42做为罩幕形成多个第一孔洞43于硬罩幕38之中，其中，第一光阻层的孔洞41是为气体电浆蚀刻的方法所形成，而气体电浆较佳是包含了氯(Cl)是为。接着，在较佳的情况下，会利用气体包含有氟(F)的气体电浆蚀刻制程移除第一光阻层42。
如图2D所示，在当中利用了硬罩幕38进行一蚀刻制程，使金属线结构32上的多个通孔45能够分别形成于低介电系数介电层36中，其中是利用介电分隔层34作为蚀刻终止层。因为在形成通孔45之前就已将光阻层42移除，所以低介电系数介电层36暴露出的侧壁部分将不会为移除光阻层42的氧电浆所破坏。如图2E所示，其中已将介电分隔层暴露出的部分移除，如此，部份的金属线结构32会于孔洞46的底部暴露出来。
在另一实施例中，提供根据本发明揭露的原理而使用多晶硅硬罩幕的一双金属镶嵌制程。图3A至图3I绘示根据本发明的一实施例的双金属镶嵌制程的剖面示意图。如图3A所示，半导体基材30具有金属线结构32、介电分隔层34、形成于介电分隔层34上的低介电系数介电层36，以及形成于低介电系数介电层36上的硬罩幕40，其中硬罩幕40为多晶硅材质。
如图3B及图3C所示，图刻位于硬罩幕40之上的第一光阻层42，以定义出双金属镶嵌开口中沟渠的宽度，接着会利用第一光阻层42作为罩幕在硬罩幕40中形成第一孔洞41。再来，将第一光阻层42移除。如图3D至图3E所示，图刻位于硬罩幕40和低介电系数介电层36上的第二光阻层44，以定义出双金属镶嵌开口中形成通孔的第二开口43，在第二光阻层44中形成第二开口43。
请参阅图3F，利用了第二光阻层44来进行蚀刻作业，使金属线结构32上的通孔45能够分别被形成于低介电系数介电层36之中，其中，在较佳的情况之下，通孔45的深度会大于低介电系数介电层36的高度的一半。接着，如图3G所示，在当中移除了第二光阻层44。值得注意的是，因为第一孔洞41的直径大于如第3E图所示的第二孔洞43的直径，所以环绕着通孔45的低介电系数介电层36的一部分会被暴露出来。
如图3H所示，在当中使用了多晶硅硬罩幕40进行蚀刻制程，蚀刻通孔45之下的低介电系数介电层36以暴露出金属线结构32上的介电分隔层34。此时，会将环绕着通孔45的低介电系数介电层36蚀刻至一预定深度。如此，会在低介电系数介电层36中分别形成通过通孔45的沟渠47，其中，沟渠47及其下的通孔45的作用如同双金属镶嵌孔洞46一般。如图3I所示，在当中移除了暴露出的介电分隔层34及硬罩幕40，如此，在双金属镶嵌孔洞46的底部会暴露出金属线结构32。
从一有利的方面来看本发明揭露，可看出因为没有使用到金属硬罩幕，所以解决了蚀刻室内金属污染的问题。从例一有利的方面来看所揭露的实施例，可看出因为光阻是在蚀刻介电材料之前被去除，所以在形成双金属镶嵌之后，不需要再进行去除作业，如此结果可使介电层的多孔的低介电系数材料较不会受到其上的去除作业的影响。再从另一有利的方面来看，可看出光阻污染的问题可被解决，以及在不需要高光阻预算的情况下，用以图刻沟渠的微影作业在执行上比较不会那么困难。
在符合本发明的一实施例的方法中，是利用任何一般如化学气相沉积或溅镀的方法来沉积多晶硅层。在使用化学气相沉积法沉积多晶硅层的实施例中，一种合适的可选择材料为非晶硅，可使沉积温度低于摄氏600度。
于又一实施例中，揭露了利用具有锗(Ge)杂质的多晶硅层的一方法及装置。利用锗杂质特别有着可将沉积作业温度维持在低于摄氏400度的好处，所以可以在覆盖层或低介电系数层的顶部上方形成具有丰富的密集硅离子或锗离子的阶层，如此，利用其上具有锗的多晶硅层，可以降低化学气相沉积制程中的沉积温度。利用含有锗的多晶硅的另一好处是在侧壁上沉积具有锗的多晶硅后，对于低介电系数介电层是有帮助的。
其上具有锗的多晶硅层提供了氢会自硅扩散至锗表面相(Ge surfacephase)的区域性影响，在此之后，氢会自氢锗中间物(GeH intermediate)中被释放出来。从实验性及理论性的讨论中可看出，包含有锗的多晶硅可于低温中大幅地增加化学气相沉积的成长速率。更具体来说，杂质的出现会与从被锗覆盖的表面释放出来的氢产生作用，此作用能够增加化学气相沉积的成长速率。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (15)
1.一种于低介电系数介电层上形成孔洞的方法，其特征在于包含：
形成一多晶硅硬罩幕于该低介电系数介电层之上；
形成一光阻层于该多晶硅硬罩幕之上；
图刻该光阻层；
蚀刻该多晶硅硬罩幕层以产生该低介电系数介电层的多数个暴露部分，其中是利用一气体电浆蚀刻该多晶硅硬罩幕层；
移除该光阻层；以及
蚀刻该低介电系数介电层的该些暴露部分。
2.根据权利要求1所述的方法，其特征在于，所述多晶硅硬罩幕层具有小于600埃()的厚度。
3.根据权利要求1所述的方法，其特征在于，其中于蚀刻该多晶硅硬罩幕的步骤中，更包含暴露该多晶硅硬罩幕于一气体电浆之中。
4.根据权利要求3所述的方法，其特征在于，所述气体电浆包含氯。
5.根据权利要求1所述的方法，其特征在于，其中于蚀刻该低介电系数介电层的该些暴露部分的步骤中，更包含暴露该些暴露部分于一气体电浆之中。
6.根据权利要求5所述的方法，其特征在于，所述气体电浆包含氟(F)。
7.根据权利要求1所述的方法，其特征在于，所述低介电系数介电层的介电常数约在1.2及3之间。
8.根据权利要求1所述的方法，其特征在于，所述低介电系数介电层更包含黑钻石、旋转涂布玻璃及碳掺杂氧化硅至少其中之一。
9.根据权利要求1所述的方法，其特征在于，所述多晶硅硬罩幕更包含锗。
10.根据权利要求1所述的方法，其特征在于，其中于形成该多晶硅硬罩幕于该低介电系数介电层之上的步骤中，更包含形成具有锗于其中的一多晶硅层。
11.一种于低介电系数介电层上形成孔洞以解决蚀刻室内的金属污染的方法，其中该金属污染是于使用一硬罩幕蚀刻一低介电系数介电层时产生，其特征在于，该方法包含：
蚀刻该硬罩幕于该蚀刻室中以产生该低介电系数介电层的多数个暴露部分，其中是利用一气体电浆蚀刻该硬罩幕；
移除一光阻层；以及
蚀刻该低介电系数介电层的该些暴露区域，
其中该硬罩幕为一多晶硅材料。
12.根据权利要求11所述的方法，其特征在于，其中于蚀刻该硬罩幕的步骤中，更包含暴露该硬罩幕于一气体电浆之中。
13.根据权利要求12所述的方法，其特征在于，所述气体电浆包含氯。
14.根据权利要求11所述的方法，其特征在于，所述低介电系数介电层的介电常数在1.2及3之间。
15.根据权利要求11所述的方法，其特征在于，所述硬罩幕更包含锗。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/534,553 US20080122107A1 (en) | 2006-09-22 | 2006-09-22 | Poly silicon hard mask |
| US11/534,553 | 2006-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101150065A true CN101150065A (zh) | 2008-03-26 |
| CN100511601C CN100511601C (zh) | 2009-07-08 |
Family
ID=39250507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007101069339A Active CN100511601C (zh) | 2006-09-22 | 2007-05-09 | 于低介电常数介电层上形成孔洞的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080122107A1 (zh) |
| CN (1) | CN100511601C (zh) |
| TW (1) | TWI344676B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116796541A (zh) * | 2023-06-26 | 2023-09-22 | 中国矿业大学 | 一种超宽带超材料吸波体的快速设计方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9373521B2 (en) * | 2010-02-24 | 2016-06-21 | Tokyo Electron Limited | Etching processing method |
| KR101867998B1 (ko) * | 2011-06-14 | 2018-06-15 | 삼성전자주식회사 | 패턴 형성 방법 |
| KR101972159B1 (ko) | 2012-08-24 | 2019-08-16 | 에스케이하이닉스 주식회사 | 실리콘함유하드마스크를 구비한 반도체장치 및 그 제조 방법 |
| US20140342553A1 (en) * | 2013-05-14 | 2014-11-20 | United Microelectronics Corp. | Method for Forming Semiconductor Structure Having Opening |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3378505B2 (ja) * | 1998-06-23 | 2003-02-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US20060017162A1 (en) * | 1999-03-12 | 2006-01-26 | Shoji Seta | Semiconductor device and manufacturing method of the same |
| JP4187497B2 (ja) * | 2002-01-25 | 2008-11-26 | Ｊｓｒ株式会社 | 半導体基板の化学機械研磨方法 |
| JP2005150403A (ja) * | 2003-11-14 | 2005-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100674982B1 (ko) * | 2005-07-06 | 2007-01-29 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
-
2006
- 2006-09-22 US US11/534,553 patent/US20080122107A1/en not_active Abandoned
-
2007
- 2007-04-14 TW TW096113233A patent/TWI344676B/zh active
- 2007-05-09 CN CNB2007101069339A patent/CN100511601C/zh active Active
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| CN116796541A (zh) * | 2023-06-26 | 2023-09-22 | 中国矿业大学 | 一种超宽带超材料吸波体的快速设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100511601C (zh) | 2009-07-08 |
| TWI344676B (en) | 2011-07-01 |
| US20080122107A1 (en) | 2008-05-29 |
| TW200816311A (en) | 2008-04-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |