TWI336476B - Storage circuit and method for storing or reading data by using the same - Google Patents

Description

1336476 九、發明說明： , 本申請案已於2005年5月19曰在美國提出申請，為專利申 請案第1 1/132,457號。 ' 【發明所屬之技術領域】 % • 本發明相關於積體電路，尤其相關於積體電路中的儲存 電路。 【先前技術】 • 例如因可攜式及手持應用的廣泛使用，已使較低耗電在 資料處理系統中的重要性逐漸增加。今日許多資料處理系 統使用位在積體電路上的較小較快及較有效率的記憶體， 有時稱為快取記憶體，以減少對記憶體（如主記憶體，或其 他内部或外部記憶體）的存取次數。對快取記憶體的存取通 常消耗較少電力，及造成比存取其他内部或外部記憶體較 y的延遲。因此，為減低用電且增加效能，期望儲存那些 項目，其在較快較有效率的快取記憶體中將後續再請求。 • 亦為了減低耗電及容許快取記憶體儘可能地操作快速， 存在一改良式儲存電路的需求，該儲存電路可用於一快取 記憶體的場合中，及亦可或替代地對利用儲存電路的各種 . 其他應用具有應用性。用於具有低耗電及快速讀取存取的 - 褚存電路的此類應用係場合或線交換。許多其他應用可 矛J用具有低耗電及快速讀取存取的儲存電路。 【發明内容】 本發明係關於一種儲存電路，包括： 一第一儲存單元，其具有一第一端點及一第二端點，用 109844.doc 1336476 以儲存一第一資料值； 一第一儲存早元，其且右一笛一 *山朴n -、有第竓點及一第二端點，用 以儲存一第二資料值； 共:寫人位元線，其麵合至各該第—儲存單元及該第 二儲存單s，用以選擇性地分別提供㈣_資料值及該第 二資料值兩者至該第一儲存單元及該第二儲存單元；

-第-讀取位元線’其耗合至該第一儲存單元，用以選 擇性地僅讀取該第一儲存單元；及 -第二讀取位元線，其耦合至該第二儲存單元，用以選 擇性地僅讀取該第二儲存單元。 【實施方式】

本文中所用"匯流排” 一詞’用以表示複數個信號或導 線，其可用以傳遞一或多種不同類型資訊如資料、位址、 控制’或狀態。本文中討論的導線可參照為一單一導線、 複數個導線、數個單向導線，或數個雙向導線來描繪或說 明。然❿，不同實施例可改變該等導線的實施。例如，可 使用分開的數個單向導線而非數個雙向導線反之亦然。 並且，可利用串列地或依時間多工方式傳遞多個信號的一 單一導線取代複數個導線。同樣，攜帶多個信號的數個單 一導線可區分開成攜帶此等信號的子集的各種不同導線。 因此’存在許多選項以用於信號傳遞。 參照至圖1 ’說明一資料處理系統1〇的一實施例。資料處 理系統1 0包括一積體電路丨2，及一外部記憶體丨4。積體電 路12包括一處理器丨6、一快取記憶體丨8、一靜態隨機存取 109844.doc 1336476 讀'體（SRAM) 19、-匯流排介面22，及其他模組2〇。積體 電路12亦包括匯流排24及匯流排26。匯流排24耗合處理器 16、快取記憶體18、SRAM 19、匯流排介面22,及其他模 組2〇。匯流排26輕合匯流排介面22到外部記憶體14。、 揭露資料處理系統1〇的一特定示範實施例，但預期可實施 此-處理系統的各種不同配置及替代實施例。 例如，雖然已顯示快取記憶體18為積體電路Η的—部 分’但快取記憶體18可替代地設置在積體電路㈣外面， 例如在外部記憶體”内。並且’請注意，積體電路12可包 括任何數目的處理器，如在一多處理器資料處理系統中， 及其他模组20可包括其他任何周邊裝置，例如其他主控裝 置、從屬裝置，或記憶體等。並且，資料處理系㈣可包、 括任何數目的積體電路，以便資料處理系統ι〇的不同部分 可位在不同的半導體基板上，或替代地，資料處理系統 可在同-基板上製造。並且，外部記憶體14可與積體電路 12位在同一半導體基板上’或可位在分開的一基板上。 在一實施例中’處理器16具有一暫存檔17及一分支單元 15。數個替代實施例可使-暫存檔”位在資料處理系統10 的任何部分中。在一實施例中’分支單元15可用以執行分 支預㈣Μ處理器16β此藝中熟知執行分支預測的各種 方法。在-實施例中，匯流排介面22具有一緩衝器2ι。數 個替代實施例可使一緩衝器21位在資料處理系統1〇的任何 部^將僅討論資料處理系統_ 了解本發明實施例所需 的私度’ 下參照至圖2至5所說明。其餘功能如此藝所 I09844.doc 1336476 習知，及因此可依此藝習知的各 谷種不同方式實施。請注意， 資料處理系統ίο的所有或任何 .. 體電路上。 起育施在-單一積 ， 參照至圖2,揭示快取記憶體18的一部分的一特殊實施 :快取記憶體18的該部分包括-暫存器62、用於多個路 線42至48的標藏記憶體陣列、用於多個路線50至56的資料 §己憶體㈣’及快取㈣電路結構58。存取位址4()係接收 • 自匯流排24的一位址部分，及具有-標籤值部分64、一索 引部分66，及一字選擇部分68。例如讀取存取， 存取位址40對應到所要求資訊（例如資料或指令）的位址。在 所不實施例中，存取位址40當接收時係儲存在暫存器62 内。存取位址40的標籤部分64包括標籤值資料，其提供到 多路線標籤陣列43。在所示實施例中’標籤陣列43且有用 於路線〇的標籤陣列42、用於路⑹的標籤陣列44、用於路 線2的標籤陣列46,及用於路線3的標籤陣列48。來自索引 • 冑分66的資料提供到多路線標籤陣㈣及多路線資料陣列 53兩者’及用以提供-索引到該等標籤陣列(42、44、46、 48)及資料陣列（5〇、52、54、56)卜例如，在—實施例中， 索引部分66包括-組別指標，用以在各路線的該等標藏及資 料部分内選擇-預設數目組別中的一者。來自字選擇部分 68的貝料提供到多路線資料陣列5〇至％，以便由索引部分 .66及子選擇部分68兩者表示一資料陣列（如資料陣列（路線 〇) 50)内的資料。意即，索引部分“可識別資料陣列（路線 〇) 50的一登錄，及接著字選擇68識別該登錄的—部分。該 109844.doc 丄 多路線負料陣列亦輕合到匯流排24的一雙向資料部分，用 以自匯流排24接收資料及提供資料到匯流排24。 ‘籤陣列43的各部分，如標籤陣列（路線〇) 42，根據標藏 值64與相對於索引值66定位的標藏陣列（路線◦心内的資 料間的一比較’而提供一打擊信號到一對應資料陣列，如 _陣列（路_5〇。例如’在操作中，標鐵部分M與經由 索引部分66M票藏陣列（路線〇) _取的一值比較以提供

打擊信號72。若該等比較值形成_匹配，則肯定打擊信號 、丁擊中資料陣列（路線〇) 5〇包括複數個資料區塊， ，由=丨值66及字選擇值68兩者定址，及喊該擊中，該 貝料項目自資料陣列(路線〇) 5〇輸出到匯流排“的資 料部分。然而’若該等比較值未形成一匹配，則否定打擊 k#u72 ’其表示快取記憶體18的該路線中的 若 =值㈣«陣列42至财的任何標籤間未有匹配，^ 擊佗ϊ虎72至78中無一是肯定的，農

取記憶體18中的H -表不存取位㈣形成快 請注意，圖2僅以一範例說明快取記憶體18的一部分。缺 Γ請注意，在數個替代實施例中，如此藝所習知，可以 夕種不同方式實施暫存器62、標 紙陣列42至48，及資料陣 列50至56，以達成期望的功能。 决取控.制電路結構58可提 供用以刼作快取記憶體丨8的控制传 籤陣列43的—部分。在所示 元〇及位元1。數個替代實施 其對應到各位址（例如位址〇 圖3以一實施例說明圖2的標 實施例中，說明用於位址〇的位 例可具有任何期望的位元數， 109844.doc 1336476 可對應到8位元、9位元、16位元' 32位元、64位元等卜請 : ，用於所示實施例’在一預設位址（例如位址〇)的各位 . 元（例如位元〇)具有一分開部分以用於各路線（例如路線〇、 、‘ 路線、、路線2、路線3)。請注意，標籤陣列43亦可具有任 、何期望數目的位址（例如位址〇至位址N，其中一整數）。 在所示實施例中，用於位址0的位元〇包括一電路1〇〇，其包 括用於路線0的一電路、用於路線丨的一電路、用於路線2 φ 的一電路，及用於路線3的一電路。 熟諳此藝者將明白圖3僅顯示標蕺陣列43中包括數個位 T單元的部分。各位元單元包括一（數個）儲存元件，及用以 頌取及寫入該（等）儲存元件的數個電晶體（見圖句。標籤陣 列43中未在圖3中顯示的部分可以任何期望方式實施，包括 任何適當的先前技藝方式。例如，在一些實施例中，標籤 陣列43將同樣包括數個輸入閂以用於位址、控制及寫入資 料。此外，同樣有數個位址解碼器、數個字線驅動器，及 • #電路結構。該行電路結構可包含數個行多工器、感測放 大益或貝料反相器、數個輸出驅動器，及數個輸出閂，其 王。卩可以任何期望方式實施，包括任何適當的先前技藝方 式。本文中所用的位元單元一詞係一儲存電路類型。 此外，.熟諳此藝者將明白，同樣在一已知時間僅寫入一 標籤路線。較一般說法，極普遍的是用於一已知登錄（字 線僅數個位^單元的__部分需要寫人。接著該等位元單 元的，、餘邛分應保持其原始狀態。通常實施的先前技藝完 成此功此’係藉由使用數個預充電的寫入位元線配對（位元 109844.doc 1336476 線及位元線條）以用於一字線相關聯的所有位元單元。不需 更新的數個位元單元將具有位元線及位元線條，以仍保持 預充電在大體上接近一第二電源供應電壓（例如電源或 VDD)的一值，需要更新的數個位元單元將具有數個互補值 以用於位元線及位元線條（較接近VDD相對於較接近接 地，或反之亦然）。 熟諳此藝者通常使用先前段落中所述方法。然而，用於

要求低耗電及低電壓操作的應用’該方法具有數個固有弱 點。特定地，應注意，不需更新的數個位元翠元仍使其（數 :)選擇電晶體在導通狀態中。結果’該位元單元的數個内 部儲存節點暴露㈣充電到接近VDD的該等位元線及位元 線條信號。結果’將有電流自該位元單元的，，邏輯〇"端相關 聯的位元線(或位元線條）流出。此為一"偽讀取"操作，其使 该位讀（或位元線條）部分地放電H該部分放電的位

兀線（或位元線條）需要在預充電期間再加滿。因此，此方法 會浪費電。 除了浪費電以外，此方法尚有另一固有弱點。特定地說， 等位元單元的内部_點暴露到該預 凡'位兀線條。此又導致無意間 元狀態的可能性。L IΘ位凡早 體必須依-方式/尺/此弱點發生，該等位元單元電晶 性。此便提高該偽讀取期間的穩定 此方式的田J作用在於，此方式使 單 低電壓寫入。 早凡較難以較 圖4中說明的建議方沐办—丄扣 去係錯由使用一分開的寫入字線以 109844.doc 1336476 用於將寫人的各標藏路線，而排除該"偽讀取，、該等分開 的寫入字線不必然增加位元單元面積，原因是此方法通常 由與金屬布局規則相反的電晶體布局規則支配。此外，圖* 中的建議方法合併用於該四條路線的所有寫入金屬位元線 成一共享金屬位元線（及/或位元線條）。此方法的優點將在 圖4的相關聯說明中討論。 圖4說明圖3的電路1〇〇的一實施例（用於路線⑴的位址 二的位兀〇)。用於路線0的储存單元112包括交又叙合式反相 态116及117。儲存單元112具有一第一端點，其耦合到電晶 體12㈣-第—電流電極，及一第二端點，其輕合到電晶體 人 第電/;IL電極。電晶體124及125的控制電極兩者耦 合到寫入字線（路線0)108。储存單元112的第；端點輛合到 2晶體m的_控制電極。電晶體136的一第一電流電極輕 J第電源供應電壓。電晶體13 6的一第二電流電極耦 。到電晶體132的-第—電流電極。讀取字線1()7耗合到電 晶體132的—控制電極。電晶體132的一第二電流電極耦合 到讀取位元線（路線0) 103 ^ . 用於路線1的儲存單元113包括交又搞合式反相器11 8及 19儲存單兀113具有一第一端點，其耦合到電晶體126的 >第一電流電極，及—第二端點，其耦合到電晶體127的一 電極電阳體126及127的控制電極兩者輕合到寫 入子線（路線〗）1 09。電晶體〗26的一第二電流電極耦合到電 晶體124的—第二電流電極，及耦合到寫入位元線條102。 ' '、 3用以表示一互補信號（例如寫入位元線條 109844.doc -13 - 1336476 102與寫入位元線ιοί互補）。電晶體127的一第二電流電極 . 耦合到電晶體I25的一第二電流電極，及耦合到寫入位元線 101。儲存單元113的第二端點耦合到電晶體137的一控制電 % 極。電晶體137的一第—電流電極耦合到該第一電源供應電 壓。電晶體137的一第二電流電極耦合到電晶體Π3的一第 一電流電極。讀取字線1〇7耦合到電晶體133的一控制電 極。電晶體133的一第二電流電極耦合到讀取位元線（路線 φ 】）1 〇4。電路結構180用於路線〇,及電路結構181用於路線1。 用於路線2的儲存單元114包括交叉耦合式反相器12〇及 m。儲存單元114具有一第一端點，其耦合到電晶體128的 一第一電流電極，及一第二端點，其耦合到電晶體129的一 第電机電極。電晶體128及129的控制電極兩考耦合到寫 入字線（路線2 ) 11 〇 «>儲存單元丨〗4的第二端點耦合到電晶體 138的一控制電極^電晶體138的一第一電流電極耦合到該 =一電源供應電壓。電晶體138的一第二電流電極耦合到電 鲁 體13 4的第一電流電極。讀取字線1 〇 7耦合到電晶體1 3 4 的控制電極。電晶體134的一第二電流電極耦合到讀取位 元線（路線2) 1〇5。 用於路線3的儲存單元115包括交叉耗合式反相器122及 儲存單70 U 5具有一第一端點，其耦合到電晶體13 0的 ，第電抓電極，及一第二端點，其耦合到電晶體13 i的一 第電机電極。電晶體13 0及13 1的控制電極兩者耦合到寫 攻（路線3) 111 ^電晶體〖3〇的一第二電流電極耦合到電 晶體128的一黎-兩 乐一電 電極，及耦合到寫入位元線條丨〇2。 109844.doc -14- 1336476 電晶體131的一第二電流電極耦合到電晶體129的一第二電 流電極，及耦合到寫入位元線1〇1。儲存單元115的第二端 點耦合到電晶體139的一控制電極。電晶體丨39的一第一電 流電極耦合到該第一電源供應電壓。電晶體丨3 9的一第二電 流電極耦合到電晶體13 5的一第一電流電極。讀取字線1 〇7 耦合到電晶體135的一控制電極◊電晶體135的一第二電流 電極耦合到讀取位元線（路線3) 1〇6。電路結構182用於路線 2，及電路結構1 83用於路線3。圖4中所示電晶體全為n通道 場效電晶體。數個替代實施例反而可使用ρ通道場效電晶 體，或在電路100内適當耦合的η通道及ρ通道電晶體的組 合。 用於圖4的電路100的一些實施例，該第一電源供應電壓 可大約接地，及一第二電源供應電壓可高於該第一電源供 應電壓且可用於預充電目的（例如為預充電圖4的讀取位元 線 103至106)。 請注意，將重覆圖4的電路100以用於一位址（例如位址〇) 中的各額外位。此外，亦將重複電路丨〇〇以用於從位址〇 至位址N的一位址中的各位元〇。例如，位址丨的位元〇將利 用電路100的一複製。 除了上述有利點外，圖4電路1〇〇中所示特殊實施例尚有 許多有利點。熟諳此藝者將注意到，#由共享數個寫入位 元線（101及1G2)，及藉由不複製該等寫人位元線以用於各儲 存電路(18〇-183)’而減少路由。此容許該等讀取位元線 (1 03-1G6)有較大的空間以減少寄生電容及亦容許該等讀 109844.doc 15 6476 取位元線（1G3-1G6)加寬以減少該等導線的寄生電阻。此等 有利點的任-者可容許電路⑽的較快速讀取操作。此外， 電路刚中所示實施例比使用轉存元件的其他應用具有較 少寫入位元線（101及102)，因此需要較少電路結構以驅動該 等寫入位元線（1〇1及102)。此意謂著可使用-較小電路，及 有較/裝置會豕爻寄生耗電之害。因此，戶斤需半導體面積 可減少，及造成的漏電可較少。 2下將說制於圖4的電路刚的—讀取操作實施例。在 一實施例中，在位址〇的一讀取操作期間，肯定讀取字線 因此導通電晶體132、133、134及135。根據健存單元 112、U3、m及115中儲存的值，電晶體136、137、138及 139分別為導通或非導通„當電晶體136導通時，預充電的 讀取位元線（路線0) 103從一邏輯位準M"放電到一邏輯位 準〇。當電晶體137非導通時，預充電的讀取位元線（路線 υ HM未放電到邏輯位準依電晶體138及139導通或非 導通而定，使讀取位元線（路線2)1G5及讀取位元線（路線3) 106放電或不放電。清注意，在所示實施例中，同時地讀取 所有的路攀（路線0-3)。 2下將說明用於圖4的電物〇的—寫人操作實施例。在 貝加例中纟寫入操作期間，一次僅寫入一路線。例 如’用於路線0的位址〇的—寫人存取，肯定寫人字線（路線 〇) 108’及否定其他所有寫入字線1〇9至⑴。將寫入的資料 施加或提供到寫入位元-線1 〇 1 ’及該互補資料施加或提供到 寫入位元線條102。當肯定寫入字線（路線〇)丨時，電晶體 109844.doc 1336476 124及125成為導通。此將儲存單元112的二端點分別耦合到 寫入位7G線101及寫入位元線條丨02，以傳遞該寫入資料值 到儲存單元112。 請注意，用於所示實施例，該讀取存取及該寫入存取互 相獨立。因此，假定一讀取存取與一寫入存取的位址不同， 則可同時地發生該讀取操作及該寫入操作。因此，用於所 示實施例，可同時地、時間上部分重疊或非重疊地發生不 同位址的一讀取存取及一寫入存取。 t 請注意，本發明的數個替代實施例可藉由添加小量電路 結構而添加額外的讀取及/或寫入埠。例如，添加額外的讀 取埠可藉由添加額外的電晶體，其與電晶體132及136、133 及137、134及138 ’及135及139並聯以用於树線，及亦添 加額外的讀取字線及額外的師位元線。添加額外的寫入 埠可藉由添加額外的電晶體，其與電晶體124及125、

及⑵、128及129,及丨观131並聯以詩各路線，及亦添 加額外的寫入字線及額外的寫入位元線。 以下參照至圖5 ’雖然圖5的電路2〇〇亦可用在一快取呓憶 =18的場合中’但將在—暫存檔（例如，的暫存檔⑺二 合中說明該電路。因此’將使用"場合.·的概念以代替快取 記憶體中使用的"路線"概念。❹，暫存心可用於場人 切換’如當使用多個任務或線程時。請注意，本發明可: 於任何想要的應时，及本文巾料應糊如快取路線、 场合切換）僅是二可能應用。此外，本文中所述圖…中的 電路可用在資料處理系統1G的任何部分I例如暫存槽Η 109844.doc 1336476 中、分支單元1 5中（例如用以儲存潛在分支位址）、sram 19 中、其他模組20中、快取記憶體18中、緩衝器21中，及記 憶體14中等。數個替代實施例可以任何想要方式使用圖4 及5中所示電路’及用於任何想要的應用。 圖5說明電路2〇〇的一實施例（用於場合〇至1的位址〇的位 凡〇)，其為圖1的暫存檔17的一部分。用於場合〇的儲存單 元212包括交又耦合式反相器216及217。儲存單元212具有 一第一端點’其耦合到電晶體224的一第一電流電極，及一 第二端點’其耦合到電晶體225的一第一電流電極。電晶體 224及225的控制電極兩者耦合到寫入字線（場合0) 208。儲 存單元212的第二端點耦合到電晶體236的一控制電極。電 晶體236的一第一電> 電極耦合到一第一電源供應電壓。電 晶體236的一第二電流電極耦合到電晶體232的一第一電流 電極。讀取字線206耦合到電晶體232的一控制電極。電晶 體232的一第二電流電極耦合到讀取位元線2〇3。 用於場合1的儲存單元213包括交叉耦合式反相器218及 2 19。儲存單元213具有一第一端點’其耦合到電晶體226 的一第一電流電極，及一第二端點，其耦合到電晶體227 的一第一電流電極》電晶體226及227的控制電極兩者耦合 到寫入字線（場合1) 209»電晶體226的一第二電流電極耦合 到電晶體224的一第二電流電極，及耦合到寫入位元線條 2 02。電晶體227的一第二電流電極耦合到電晶體225的一第 二電流電極’及耦令到寫入位元線2(M。儲存單元2 13的第 二端點耗合到電晶體237的一控制電極。電晶體237的一第 I09844.doc 1336476 一電流電極耦合到該第一電源供應電壓。電晶體23 7的一第 一電流電極叙合到電晶體233的一第一電流電極。讀取字線 207耦合到電晶體233的一控制電極。電晶體233的一第二電 流電極耦合到讀取位元線203。電路結構280用於場合〇，及 電路結構28 1用於場合1。圖5中所示電晶體全為η通道場效 電晶體。數個替代實施例反而可像用ρ通道場效電晶體，或 在電路200内適當地耦合的η通道及Ρ通道電晶體的組合。 用於圖5的電路200的一些實施例，該第一電源供應電壓 可大約接地，及一第.二電源供應電壓可高於該第一電源供 應電壓，且可用於預充電目的（例如為預充電圖5的讀取位 元線203)。 請注意’將重覆圖5的電路200以用於一位址（例如位址〇) 中的各額外位元。此夕卜，亦將重複電路2〇〇以用於從位址〇 至位址Ν的一位址中的各位元〇。例如，位址〗的位元〇將利 用電路200的一複製。 可應用圖5中所示電路以用於具有一單一讀取埠及一單 一寫入埠的二線程暫存檔（例如圖1的暫存檔1 7)中。各線程 (或同等為”場合"）由一不同儲存元件212、213代表。在一已 知時間，暫存檔17存取將發生在該二線程中的一者上。例 如，此特殊位元的一寫入操作在該適當寫入字線（2〇8或2〇9) 上需要一邏輯位準"Γ，β該非存取線程將使其寫入字線在一 邏輯位準"〇"。接著寫入位元線201及202上存在的資料值通 過該等個別的選擇電晶體（224及225、226及227)，以耦合到 適當的儲存單元212及213中。 109844.doc -19- ，八、毛 1336476 以下將說明圖5的電路200的一讀取操作實施例。在所述 實施例中，一讀取存取需要該適當讀取字線（2〇6或2〇7)在一 k輯位準1 。在一貫施例中，在用於場合〇的一讀取操作 期間’肯定讀取字線206(即邏輯位準，]")，因此使電晶體加 導通及電晶體233大體上非導通。結果，儲存單元212中儲 存的值今將判定讀取位元線2〇3的結果值。在一實施例中， 讀取位元線203初始地預充電到一邏輯位準"广。讀取位元 線加將'放電到-邏輯位準T，或將仍預充電在—邏輯位 準 在貫施例中，讀取位元線203的該值可通過—反 =窃或緩衝态（未顯示）而耦合到一暫存檔17資料輸出匯 t (未員示）/主思，用於先前讀取操作，由於電晶體233 大體上非導通的事實’儲存單元213中储存的值在讀取位元 線203上的衝擊極小。 圖5的上述說明特定地應用到一單一讀取埠及一單一寫 入埠的例子。然而，圖5中所示電路結構可輕易地延伸到多 個讀取埠及/或多個寫入埠的例子。在圖％示實施例中， 添加數個項取埠需要添加數個讀取字線（如2〇6、等）及添 加數個讀取位元線（如2叫），該等線各連接到—η通道串聯 隹且（類似於堆疊236、232,及堆疊233、237)。添加數個寫 皁而要添加數個寫入字線（如2〇8、2〇9等）及添加數個寫入 位兀線(如2(H、202等)’該等線各連接到數個選擇電晶體(如 224 、 225及226 、 227等）。 日在以上說明書中’已參照至數個特定實施例以說明本發 明。然而’熟諸此藝者了解’不背離本發明如以下申請專 '09844.doc 1336476 利範圍中提出的範疇’可作出各種修改及變動。例如，讀 取及/或寫人位元線可為單端點位元線，或可替代地為位元 線配對。用於位元線配對可有多個可能性。例如，位元線 配對可為高預充電’低預充電，預充電到接地與VDD間的 一值，攜帶小信號差動電壓，或攜帶全執互補電壓。因此， 本說明書及附圖應視為用以說明，而非限制性質，及所有 此類修改意欲包括在本發明的範圍内。

以上已相關數個特定實施例說明有利點、其他優點，及 問題的解決方法。然、而，該等有利點、優點，問題的解決 方法’及可令任何有利點、優點、解決方法發生或更顯著 的任一（任何）元件，不應解釋為任何或所有該等申請專利範 圍的重大、必需，或必要特徵或元件。本文中使用的一或 個等用㈤疋義為—或多於—。本文中使用的包含及/或具 有等用詞定“包括(即開放語言)。纟文中使用的"包括;: "包括有” ’或其任何其他詞類變化，意欲涵蓋一非排他性 内含範圍，以便包括一元件表的過程、方法、物品或裝置 不僅包括β玄等元件，亦可包括未明列或非此類過程、方法、 物品或裝置固有的其他元件。 【圖式簡單說明】 本發明以範例方式說明且未侷限於附圖，附圖中砷同參 考數字表示相似元件，及其中： 圖1根據本發明的一實施例以方塊圖說明一資料處理系 統； 圖2根據本發明的—實施例以方塊圖說明圖1的快取記憶 109844.doc

-21· 1336476 體的一部分； 圖3根據本發明的一實施例以方塊圖說明圖2的標籤陣列 的一部分； 圖4根據本發明的一實施例以示意圖說明圖3的位址〇的 位元0 ;及 圖5根據本發明的一實施例以示意圖說明位址0的位元 〇’其為圖1的暫存檔〗7的一部分。 热諳此藝者了解圖中元件描繪為求簡化及清晰，且未必 然按比例繪製。例如’圖中有些元件的尺寸比其他元件誇 大，以有助於提高對本發明實施例的了解。 【主要元件符號說明】 10 資料處理系統 12 ' 100 > 200 電路 14 記憶體 15 分支單元 16 處理器 17 暫存檔 18 快取記憶體 19 靜態隨機存取記憶體（SRAM) 20 模組 21 緩衝器 22 匯流排介面 24 > 26 匯流排 40 位址 •22-

109844.doc 1336476 42 ' 43 ' 44 ' 46 50 53 58 62 64 66 68

72 101 、 103 、 201 、 102 107 ' 206 ' 207 109 、 110 、 111 112' 113' 114 ' 212 ' 213

120 、 121 、 122 、 216 、 217 、 218 、 124 、 125 、 126 、 128 、 129 、 130 、 132 、 133 、 134 、 136 、 137 、 138 、 224 ' 225 ' 226 ' 232 ' 236 ' 237 標籤陣列 資料陣列 多路線資料陣列 快取控制電路結構 暫存器 標籤部分 索引部分 字選擇 打擊信號 、203位元線 位元線條 字線 寫入字線 、儲存單元 * 反，相器 > 、 電晶體 109844.doc -23 - 1336476 180、181、182、183、 電路結構 280 ' 281 233 堆疊（電晶體）

109844.doc -24- 也

Claims (1)

1336476 9义9产3产珍止本 第095112657號專利申請案 中文申請專利範圍替換本(99年9月） 十、申請專利範圍： 1. 一種儲存電路，包括： 一第一儲存單元，其具有一第一端點及一第二端點， : 用以儲存一第一資料值； 一第二儲存單元，其具有一第一端點及一第二端點， 用以儲存一第二資料值； 一共享寫入位元線，其耦合至各該第一儲存單元及該 第二儲存單元，用以選擇性地分別提供該第一資料值及 • 該第二資料值兩者至該第一儲存單元及該第二儲存單 元； 其中該第一資料值及該第二資料值係非同時可寫入； 一第一讀取位元線，其耦合至該第一儲存單元，用以 選擇性地僅讀取該第一儲存單元； 一第二讀取位元線，其耦合至該第二儲存單元，用以 選擇性地僅讀取該第二儲存單元；及 一共享讀取字線，用以選擇性地致能讀取每一該第一 ® 儲存單元及第二儲存單元，以回應一共享讀取信號。 2. 如請求項1之儲存電路，其中每一該第一儲存單元及該第 二儲存單元包括以下各項中之一者：一靜態隨機存取記 憶體（SRAM)單元、一暫存器、一快取標籤陣列記憶體單 元、一緩衝器，或一分支單元記憶體單元。 3. 如請求項1之儲存電路，尚包括： 一第一選擇閘，其耦合至該第一儲存單元之第一端點； 一第二選擇閘，其耦合至該第二儲存單元之第二端點； 109844-990903.doc 一第一寫入字線，其耦合至該第一選擇閘，該第一寫 入字線致能該第一選擇閘以寫入該第一儲存單元；及 一第二寫入字線，其耦合至該第二選擇閘，該第二寫 入字線致能該第二選擇閘以寫入該第二儲存單元。 4. 如請求項3之儲存電路，尚包括： 一第三選擇閘，其耦合至該第一儲存單元之第二端 點，該第三選擇閘由該第一寫入字線控制；及 一第四選擇閘，其耦合至該第二儲存單元之第一端 點，該第四選擇閘由該第二寫入字線控制。 5. 如請求項1之儲存電路，其中該第一儲存單元係被指定至 一相關聯記憶體之一第一路線，及該第二儲存單元係被 指定至該相關聯記憶體之一第二路線。 6. 一種儲存電路，包括： 一第一儲存單元，其具有一第一端點及一第二端點， 用以儲存一第一資料值； 一第二儲存單元，其具有一第一端點及一第二端點， 用以儲存一第二資料值； 一第一寫入字線，其耦合至該第一儲存單元，用以選 擇性地僅寫至該第一儲存單元； 一第二寫入字線，其耦合至該第二儲存單元，用以選 擇性地僅寫至該第二儲存單元； 一第一選擇閘，其耦合至該第一儲存單元，及一第二 選擇閘，該第二選擇閘耦合至該第二儲存單元； 一共享讀取字線，其耦合至每一該第一選擇閘及該第 109844-990903.doc 1336476

二選擇閘，用以選擇性地提供_控制信號， 來自該第-儲存單元及該第二儲存單元之該 及β亥弟一資料值兩者； 以分別提供 第一資料值

一第一讀取位元線，其耦合至該第一 選擇性地僅讀取該第一儲存單元；及 一第二讀取位元線，其耦合至該第二 選擇性地僅讀取該第二健存單元。 如請求項6之儲存電路，尚包括： 儲存單元，用以 儲存單元，用以 一共享寫入位元線，其耦合至每一該第_ 该第二儲存單元，用以選擇性地分別提供該 及該第二資料值兩者至該第一儲存單元及該 7〇 〇 儲存單元及 第一資料值 第二儲存單 8. —種儲存電路，包括： 第儲存單元’其具有一第一端點及 用以健存一第一資料值； 一第二儲存單元，其具有一第—端點及 用以儲存一第二資料值； 第二端點， 第二端點 上一共享寫入位元線，其耦合至每一該第—儲存單元及 該第二儲存單元，用以選擇性地分別提供該第—資料值 及該第二資料值兩者至該第一儲存單元及該第二儲存單 元； —第一讀取位元線’其耦合至該第一儲存單元用以選 擇性地僅讀取該第一儲存單元； 弟-續取位疋線，直会 5兮楚--A- so 冰/、祸σ芏„豕第一儲存單元用以選 109844-990903.doc 1336476 擇性地僅讀取該第二儲存單元； 一共享讀取字線，其用以選擇性地致能讀取每一該第 一儲存單元及該第二儲存單元，以回應經由該共享讀取 字線之一共用讀取信號； 一第一選擇閘，其耦合至該第一儲存單元之該第一端 點； 一第二選擇閘，其耦合至該第二儲存單元之該第二端 點； 一第一寫入字線，其耦合至該第一選擇閘，該第一寫 _ 入字線致能該第一選擇閘以寫入該第一儲存單元；及 一第二寫入字線，其耦合至該第二選擇閘，該第二寫 入字線致能該第二選擇閘以寫入該第二儲存單元。 9. 一種儲存電路，包括： 一第一儲存單元，其具有一第一端點及一第二端點， 用以儲存一第一資料值； 一第二儲存單元，其具有一第一端點及一第二端點， 用以儲存一第二資料值； ^ 一共享寫入位元線，其耦合至每一該第一儲存單元及 該第二儲存單元，用以選擇性地分別提供該第一資料值 及該第二資料值兩者至該第一儲存單元及該第二儲存單 元； 一第一讀取位元線，其耦合至該第一儲存單元用以選 擇性地僅讀取該第一儲存單元； 一第二讀取位元線，其耦合至該第二儲存單元用以選 109844-990903.doc -4- (D, 擇性地僅讀取該第二儲存單元； 一共享讀取字線，其用以選擇性地致能讀取每一該第 一儲存單元及該第二儲存單元，以回應經由該共享讀取 字線之一共用讀取信號； 一第一選擇閘，其耦合至該第一儲存單元之該第一端 點； 一第二選擇閘，其耦合至該第二儲存單元之該第二端 點； 一第一寫入字線，其耦合至該第一選擇閘，該第一寫 入字線致能該第一選擇閘以寫入該第一儲存單元； 一第二寫入字線，其耦合至該第二選擇閘，該第二寫 入字線致能該第二選擇閘以寫入該第二儲存單元； 一第三選擇閘，其耦合至該第一儲存單元之該第二端 點，該第三選擇閘藉由該第一寫入字線而控制；及 一第四選擇閘，其耦合至該第二儲存單元之該第一端 點，該第四選擇閘藉由該第二寫入字線而控制。 10. —種用以處理資料儲存電路中之資料之方法，包括： 儲存一第一資料值於一第一儲存單元中，該第一儲存 單元具有一第一端點及一第二端點； 儲存一第二資料值於一第二儲存單元中，該第二儲存 單元具有一第一端點及一第二端點； 耦合一共享寫入位元線至每一該第一儲存單元及該第 二儲存單元，用以選擇性地分別提供該第一資料值及該 第二資料值兩者至該第一儲存單元及該第二儲存單元； 109844-990903.doc 1336476 經由耦合至該第一儲存單元之一第一讀取位元線，以 選擇性地僅讀取該第一储存單元； 經由耦合至該第二儲存單元之—第二讀取位元線，以 選擇性地僅讀取該第二儲存單元；及 選擇性地致能讀取每一該第一儲存單元及該第二儲存 單元，以回應經由一共享讀取字線之一共用讀取信號。 11. 12 13 14. 如請求項10之方法，尚包括： 實施該第一儲存單元及該第二儲存單元作為以下各項 中之一者：一靜態隨機存取記憶體（SRAM)單元、一暫存參 器、一快取標籤陣列記憶體單元、—緩衝器，或一分支 σο 早兀記憶體單元。 如請求項10之方法，尚包括： ▲致能—第—選擇間，其經由—第-寫人字線以柄合至 該第一儲存單元之第一端點； 寫入該第一儲存單元； 上致月卜第二選擇閉’其經由―第二寫人字線以輕合至 。亥第—儲存單元之第二端點；及 _ 寫入該第二儲存單元。 如請求項12之方法，尚包括： 提供-第三選擇間，其輕合至該第一儲存單元之第二 ㈣，該第三選擇閘由該第一寫入字線控制；及 - 提供-第四選擇間，其麵合至該第二儲存單元之第一 端點’該第四選擇閉由該第二寫入字線控制。 如凊求項12之方法，尚包括： 109844-990903.doc -6 - 1336476 指定该第一儲存單元至一相關聯記憶體之一第一路 線；及 指定該第二儲存單元至該相關聯記憶體之一第二路 線0 15'種用於在一儲存電路中處理資料之方法，包括： 提供一第一儲存單元，其具有一第—端點及一第二端 點，用以儲存一第一資料值； 提供一第二儲存單元，其具有一第—端點及一第二端 點，用以儲存一第二資料值； 提供一共享寫入位元線，其耦合至每一該第一儲存單 疋及β玄第一儲存單元之第一端點，用以選擇性地分別提 i、。亥第資料值及§亥第二資料值兩者至該第一儲存單元 及该第二儲存單元，及 权供一共旱讀取字 該第-儲存單元及該第二儲存單元，以回應一：：；取 信號； 其中該第-資料值及該第二資料值係非同時可寫入。 !6·如請求項15之方法，尚包括： 提供一第一讀取位元線，其耦合至 、 、祸°主6亥第—儲存單元用 以選擇性地僅讀取該第一儲存單元； 提供一第二讀取位元線，其耦合 、 柄β至δ亥第二儲存單元用 以選擇性地僅讀取該第二儲存單元。 17.如請求項丨5之方法，其中每一該 „ 中储存早元及該第二 儲存早元包括以下各項中之一者：— t態Ik機存取記憶 109844-990903.doc 1336476 體（SRAM)單元、—暫存器、— 、 、取標織陣列記憶體單元、 緩衝器，或一为支單元記憶體單元。 18·如請求項15之方法，尚包括： 提供一第一選擇閘，其耦合 一端點； /第财…之該第 提供一第二選擇閘，其耦合至 Λ乐一儲存早兀之該第 二端點； 提供一第一寫入字線，直紅人 耦合至該第一選擇閘，該第 -寫入字線致能該第-選擇閘以寫入該第〆儲存單元. 提供一第二寫入字線，其輕合至該第二選擇閘’該第 一寫入字線致此S玄第二選擇間以合 、释閘以寫入該第二·儲存單元。 19·如請求項18之方法，尚包括： 提供-第三選擇問’其輕合至該該第一儲存單元之該 第二端點’該第三選擇閘藉由該第-寫人字線控制·及 提供一第四選擇閘，其轉 ^ . 00 . 啊口主及第二儲存早兀之第— 端點，該第四選擇閘由該第_ 弟一寫入字線控制。 20.如請求項15之方法，尚包括： 指定該第一儲存單元至—如 相關^記憶體之一第一路每 及指定該第二儲存單元至哕相關_ 相關聯記憶體之一第二£ 線。 109844-990903.doc •8.