JP2004355799A - 集積回路および集積回路を動作させる方法 - Google Patents
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Abstract
【解決手段】 本発明は、デュアルレール信号が印加され得る少なくとも1つのラインペアに接続されたスイッチングデバイスであって、制御端子に印加された信号によって制御され得、かつ、(ラインペアに印加された)デュアルレール信号をさらなるラインペアに伝送するために用いられ得る、スイッチングデバイスと、さらなるラインペアに接続され得るメモリセルであって、制御可能スイッチにより供給電位接続に接続される、メモリセルとを特徴とする集積回路を提示する。
【選択図】 図3
Description
(1、1)、(0、1)、(1、1)、(1、0)、(1、1)、(1、0)、(1、1)、(0、1)...
であり得る。
本発明は、デュアルレール信号(bli、bliq、ただし、i=a、b、c、z)が印加され得る少なくとも1つのラインペア(BLi1、BLi2、ただし、i=a、b、c、z)と、ラインペア(BLi1、BLi2)に接続されたスイッチングデバイス(PA、PB、PC、PZ)であって、制御端子(SA、SB、SC、SZ)に印加された信号(w1a、w1b、w1c、w1z)によって制御され得、かつ、(ラインペア(BLi1、BLi2)に印加された)デュアルレール信号をさらなるラインペア(L1、L2)に伝送するために用いられ得る、スイッチングデバイス(PA、PB、PC、PZ)と、さらなるラインペア(L1、L2)に接続され得るメモリセル(SZ)であって、制御可能スイッチ(PWRE)により供給電位接続(VP)に接続される、メモリセルとを特徴とする集積回路を提示する。
bli、b1iq デュアルレール信号(ただし、i=a、b、c、z)
PA、PB、PC、PZ スイッチングデバイス
Tj、TjQ トランジスタ(ただし、j=A、B、C、Z)
L1、L2 ライン
bit、bitq デュアルレール信号
w1a、w1b、w1c、w1z 制御信号
SA、SB、SC、SZ 制御端子
SZ メモリセル
T1、T1Q トランジスタ(インバータ)
T2、T2Q トランジスタ(インバータ)
PWRE トランジスタ
wre 制御信号
Va、Vb、Vc、Vz プリチャージユニット
VP 供給電位端子
BP 基準接地電位端子
HV 保持デバイス
Claims (15)
- 集積回路であって、
デュアルレール信号(bli、bliq、ただし、i=a、b、c、z)が印加され得る少なくとも1つのラインペア(BLi1、BLi2、ただし、i=a、b、c、z)と、
該ラインペア(BLi1、BLi2)に接続されたスイッチングデバイス(PA、PB、PC、PZ)であって、制御端子(SA、SB、SC、SZ)に印加された信号(w1a、w1b、w1c、w1z)により制御され得、かつ、(該ラインペア(BLi1、BLi2)に印加された)デュアルレール信号をさらなるラインペア(L1、L2)に伝送するために用いられ得る、スイッチングデバイス(PA、PB、PC、PZ)と、
該さらなるラインペア(L1、L2)に接続され得るメモリセル(SZ)であって、制御可能スイッチ(PWRE)により供給電位接続(VP)に接続される、メモリセルとを有する、集積回路。 - 前記メモリセル(SZ)は、対向するように接続されたインバータを有する、請求項1に記載の集積回路。
- 前記スイッチングデバイス(PA、PB、PC、PZ)は、2つのトランジスタ(Tj、TjQ、ただし、j=A、B、C、Z)を有し、該2つのトランジスタの制御端子は、前記制御端子(SA、SB、SC、SZ)と接続され、該制御端子は、前記集積回路のワード線と接続される、請求項1または2に記載の集積回路。
- 前記ラインペア(BLi1、BLi2)は、前記集積回路内のビットラインペアをなす、請求項1〜3の1つに記載の集積回路。
- 前記ラインペア(BLi1、BLi2)をプリチャージするための前記プリチャージユニット(Va、Vb、Vc、Vz)が該ラインペアに接続される、請求項1〜4の1つに記載の集積回路。
- 前記ラインペア(BLz1、BLz2)および前記スイッチングデバイス(PZ)によって、前記メモリセル(SZ)に値が書き込まれる、請求項1〜5の1つに記載の集積回路。
- 前記メモリセル(SZ)に格納された値は、前記ラインペア(BLa1、BLa2;BLb1、BLb2)および前記スイッチングデバイス(PA、PB)によって読み出される、請求項1〜6の1つに記載の集積回路。
- 前記メモリセル(SZ)に値が書き込まれ、該メモリセル(SZ)に格納された該値は、前記ラインペア(BLc1、B1c2)および前記スイッチングデバイス(PC)によって該メモリセルから読み出される、請求項1〜7の1つに記載の集積回路。
- 前記プリチャージユニット(Vz)は、前記ラインペア(BLz1、BLz2)を第1の信号値になるようにプリチャージする、請求項6に記載の集積回路。
- 前記プリチャージユニット(Va;Vb)は、前記ラインペア(BLa1、BLa2;BLb1、BLb2)を第2の信号値になるようにプリチャージする、請求項7に記載の集積回路。
- 前記ラインペア(BLc1、BLc2)に接続され、かつ、次のアクセス動作のタイプが確定するまで該ラインペアの信号値を格納する保持デバイス(HV)がある、請求項8に記載の集積回路。
- 前記プリチャージユニット(VEc)は、前記ラインペア(BLc1、BLc2)を決定論的にプリチャージする、請求項8に記載の集積回路。
- 前記メモリセル(SZ)の前記制御可能スイッチ(PWRE)および前記スイッチングデバイス(PZ)の制御端子は、互いに接続される、請求項6に記載の集積回路。
- 前記請求項1〜13の1つに記載の集積回路を動作させる方法であって、
さらなるラインペア(L1、L2)は、スイッチングデバイス(PC)およびラインペア(BLc1、BLc2)によって第1の信号値になるようにプリチャージされ、
前記さらなるラインペア(L1、L2)のラインの1つは、第2の信号値に充電され、
該ラインペアおよび該さらなるラインペア(L1、L2)は、該スイッチングデバイス(PC)によって互いに電気的に分離され、前記メモリセルは、制御可能スイッチ(PWRE)によって供給電位に同時に接続される、方法。 - 前記さらなるラインペア(L1、L2)をプリチャージするステップは、前記ラインペア(BLc1、BLc2)に接続された前記プリチャージユニット(Vc)を駆動するステップと、該メモリセル(SZ)を前記供給電位から切断するステップとを包含する、請求項14に記載の方法。
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