FR2855626A1 - Circuit integre, notamment un registre de memoire, et son procede de fonctionnement associe - Google Patents
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Abstract
Ce circuit intégré comprend :- au moins une paire (BLi1, BLi2 avec i = a, b, c, z) de lignes à laquelle peut être appliqué un signal (bli, bliq avec i = a, b, c, z) dual-rail ;- un dispositif (PA, PB, PC, PZ) de commutation qui est relié à la paire (BLi1, BLi2) de lignes qui peut être commandé par un signal (wla, wlb, wlc, wlz) s'appliquant à une borne (SA, SB, SC, SZ) de commande et au moyen duquel le signal dual-rail s'appliquant à la paire (BLi1, BLi2) de lignes peut être transmis à une autre paire (L1, L2) de lignes ; et- une cellule (SZ) de mémoire reliée à l'autre paire (L1, L2) de lignes, la cellule de mémoire étant reliée par un commutateur (PWRE) pouvant être commandé à une borne (VP) de potentiel d'alimentation.
Description
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CIRCUIT INTÉGRÉ ET PROCÉDÉ
POUR FAIRE FONCTIONNER UN CIRCUIT INTÉGRÉ
La présente invention concerne un circuit intégré, notamment un registre de mémoire et un procédé pour faire fonctionner le circuit intégré.
POUR FAIRE FONCTIONNER UN CIRCUIT INTÉGRÉ
La présente invention concerne un circuit intégré, notamment un registre de mémoire et un procédé pour faire fonctionner le circuit intégré.
Au c#ur de l'unité de traitement de microprocesseurs et de microrégisseurs modernes, ce que l'on appelle l'unité centrale de traitement, désignée ci-après par le terme "Central Processing Unit" ou CPU, se trouve le trajet de données qui constitue la connexion de l'ensemble des unités fonctionnelles pour le traitement de données. L'interconnexion s'effectue par des faisceaux de lignes, ce que l'on appelle des bus de données, comprend entre autres les unités fonctionnelles multiplexeur, unité logique arithmétique (ALU), décaleur et fichier de registre. La structure et la coopération des unités fonctionnelles de trajet de données est connue depuis longtemps de l'homme du métier, de sorte que l'on renoncera à la décrire d'une manière plus précise.
Dans ce qui suit, on s'intéresse simplement au fichier de registre, ce que l'on appelle un registre de mémoire. Le fichier de registre sert d'abord à mémoriser (intermédiairement) des adresses et des données qui sont nécessaires pour la tâche effectuée précisément par la CPU. Le fichier de registre peut être ainsi conçu comme une sorte de mémoire de bloc-notes .
Il sert, en outre, à permettre un accès en lecture rapide au choix et simultané d'au moins, en général, deux opérandes de l'ALU. Il doit permettre, en outre, un accès en écriture rapide au choix et simultanément à des accès en lecture. Cela est connu sous le nom de ré-écriture ( writeback ) et sert à réécrire des résultats (intermédiaires) d'opérations de calcul de l'ALU. Il sert enfin à la charge de données dans le fichier de registre, ainsi qu'au transfert d'adresses et de données à partir de celui-ci. Le but visé est la communication avec des parties du système à l'extérieur du trajet de données de la CPU.
Pour pouvoir satisfaire à toutes ces exigences en consommant aussi peu de surface et d'énergie que possible, on réalise ce que l'on appelle des fichiers de registre (register files) ou des registres de mémoire sous la forme de ce que l'on appelle des RAM multiports (Random Access Memory).
Ce sont des registres connectés par leurs faisceaux de lignes de binaires, l'unité fonctionnelle registre étant définie comme une quantité de cellules de registre à un seul binaire de même type ayant les propriétés énumérées cidessus. Le nombre de binaires, qui peuvent être mémorisés dans un registre,
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correspond en général à la largeur de binaire du trajet de données. Le nombre des ports, qui représentent un dispositif de commutation, correspond au nombre maximum d'entrées différentes qui doivent être possibles simultanément sur des registres différents.
Habituellement, des trajets de données de microprocesseurs modernes et de microrégisseurs modernes sont réalisés dans la technique de circuit dite rail unique ( Single-Rail ). Chaque binaire de l'information à traiter y est représenté physiquement par exactement un n#ud électrique. À la valeur logique d'un binaire d'état correspond ainsi exactement un n#ud électrique.
L'inconvénient de cette technologie rail unique réside dans le fait qu'il est simple d'espionner la structure du circuit ou les signaux traités dans le circuit. L'un des procédés les plus importants d'attaque des circuits et pour juger de leur sensibilité dans des applications de sécurité est l'analyse de profils de courant différentielle (Différencia) Power Analysis, DPA). Cette méthode est utilisée pour des attaques ciblées afin d'espionner des informations confidentielles comme, par exemple, des mots de passe ou des clés de cryptographie.
On exploite pour cela des profils de courant mesurés par des méthodes statistiques pour un programme donné ou pour un algorithme donné. On exploite notamment des intégrales de charge calculées sur un cycle ou sur plusieurs cycles d'horloge avec possibilité de tirer des conclusions sur l'information à protéger - pour une pluralité de réalisations de programme - de la corrélation entre une variation systématique de données et l'intégrale de charge respective.
Il s'ensuit que les circuits intégrés à protéger comme, par exemple, des cartes à puce doivent être tels qu'ils fournissent le même profil de courant indépendamment des données à traiter pour faire en sorte qu'une analyse de profil de courant différentielle tourne à vide.
Cela n'est pas le cas pour des trajets de données rail unique.
L'intégrale de charge associée au déroulement dans le temps des états d'un circuit est une fonction des n#uds ou des capacités électriques qui sont inversés électriquement. Le déroulement dans le temps dépend donc beaucoup des modifications dans le temps des données à traiter.
La modification des intégrales de charge peut être empêchée par l'utilisation de ce que l'on appelle la technologie double rail ( dual-rail ).
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Contrairement à la technologie rail unique traditionnelle dans laquelle chaque binaire est représenté à l'intérieur d'un trajet de données ou de signal physiquement par exactement un n#ud k électrique d'un réseau de circuit ou d'un circuit, dans la réalisation avec la technologie double rail, chaque binaire est représenté par deux noeuds k et kq, ce binaire ayant une valeur logique valable lorsque k correspond à la valeur b logique vraie de ce binaire et kq à la valeur bn = not (b) complémentaire.
La variance souhaitée des intégrales de charge est alors obtenue par le fait qu'entre deux états ayant des valeurs (b, bn) =(1,0) ou (0,1) logiques valables, il est inséré ce que l'on appelle un état de précharge (précharge). Dans cet état de précharge, tant les n#uds k que les n#uds kq sont chargés au même potentiel électrique et prennent donc des valeurs (1,1) ou (0,0) qui ne sont pas valables logiquement. Pour l'état de précharge (1,1), une succession d'états pourrait se présenter de la manière suivante : (1,1), (0,1), (1,1), (1,0), (1,1), (1,0), (1,1), (0,1)...
Pour chaque succession d'états de ce genre quelle qu'elle soit, on a pour chaque passage (1,1 ) vers (b, bn) exactement un n#ud qui passe de 1 à 0 et pour tous les états (b, bn) passant vers (1,1 ) exactement un n#ud est inversé de 0 à 1. Cela vaut indépendamment de la valeur b valable logiquement d'un binaire d'état respectif. Bien entendu, cela vaut aussi de la même façon pour des succession d'états ayant l'état (0,0) de précharge.
Il s'ensuit que les intégrales de charge correspondant à ces successions d'états sont indépendantes de la suite (b, bn) des valeurs qui valent logiquement. Il faut simplement prendre garde que les n#uds k et kq aient les mêmes capacités électriques. Le profil de courant d'un trajet de données ainsi mis en #uvre ne dépend donc plus des variations dans le temps des données à traiter. Un circuit constitué en technologie double rail résiste ainsi à une analyse de profils de courant différentielle.
La Figure 1 représente un exemple d'une cellule de registre à un seul binaire dans laquelle le trajet de données est réalisé en technologie double rail et qui a le nombre minimum au sens indiqué ci-dessus de quatre ports ou dispositifs de commutation.
On lit des opérandes par les dispositifs PA, PB de commutation.
Par le dispositif PZ de commutation, on réécrit un résultat de calcul et par le dispositif PC de commutation, des contenus de mémoire sont chargés de l'extérieur du trajet de données ou y sont transférés. Chacun des
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dispositifs PA, PB, PC, PZ de commutation est relié à une paire de lignes constituée des lignes BLi1, BLi2, avec i = a, b, c, z. Elles représentent des paires de lignes de binaires. Sur chacune des paires de lignes peut être appliqué un signal double rail bli, bliq avec i = a, b, c, z. À une paire BLi1, BLi2 de lignes de binaires respectifs avec i = a, b, c, z est reliée en outre, respectivement, une unité Va, Vb, Vc, Vz de précharge qui peut mettre la paire de lignes de binaires respective à un état de précharge. Les dispositifs PA, PB, PC, PZ de commutation sont commandés par des bornes SA, SB, SC, SZ de commande qui sont reliées à une ligne de mots du circuit intégré. Un signal wla, wlb, wlc, wlz de commande peut leur être appliqué.
Chacun des dispositifs PA, PB, PC, PZ de commutation est constitué de deux transistors Tj, TjQ avec j = A, B, C, Z, dont les bornes de commande sont reliées entre elles et aux bornes SA, SB, SC, SZ de commande. Une borne principale du transistor Tj ou TjQ est reliée, respectivement, à l'une des lignes BLi1 ou BLi2, tandis que les autres bornes principales sont reliées à une autre paire de lignes ayant les lignes L1 et L2.
L'autre paire de lignes est reliée à une cellule SZ de mémoire qui est constituée de deux inverseurs montés en opposition et ayant les transistors T1, T1Q et T2, T2Q. La cellule de mémoire est montée entre une borne BP de potentiel de fonctionnement et une borne VP de potentiel d'alimentation.
Les dispositifs PA, PB de commutation fonctionnent en tant que purs ports de lecture. Lorsque les transistors TA, TAQ ou TB, TBQ sont fermés, les deux paires BLa1, BLa2 et BLb1, BLb2 de lignes de binaires de n#uds correspondants sont d'abord préchargées à un niveau de potentiel haut et ensuite séparées des unités Va, Vb de précharge prévues à la périphérie de registre de mémoire. La fermeture des transistors respectifs du dispositif PA, PB de commutation est provoquée par l'application de signaux wla, wlb de commande ayant un bas niveau de potentiel puisque les transistors des dispositifs de commutation mentionnés sont tous de type de conductivité n. Les paires BLa1, BLa2 et BLb1, BLb2 de lignes de binaires se trouvent aussi après la séparation des unités Va, Vb de précharge à un niveau de potentiel qui est haut. Comme il n'y a plus de liaison conductrice avec la borne de potentiel d'alimentation d'une source de tension
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d'alimentation, elles ne sont plus maintenues à ce niveau que capacitivement, donc de manière flottante. On désigne cet état dans la suite par (H, H).
Si les transistors des dispositifs PA, PB de commutation sont rendus passants ensuite au moyen de signaux wla, wlb de commande appropriés, il se crée une liaison électrique entre l'autre paire L1, L2 de lignes et la paire de lignes de binaires correspondante. Comme l'une des lignes L1, L2 (qui sont reliées à la cellule SZ de mémoire) est à un potentiel bas, la ligne de binaires reliée de manière conductrice par le transistor maintenant ouvert est déchargée aussi jusqu'au potentiel bas. Les binaires à lire dans la cellule de mémoire se trouvent ainsi sur les paires BLa1, BLa2 et BLb1, BLb2 respectives de lignes de binaires.
On part dans ce qui suit du fait que l'état (1,0) correspond à la valeur 1 et l'état (0,1) à la valeur 0. Les états existant sur les paires BLa1, BLa2 et BLb1, BLb2 de lignes de binaires peuvent maintenant être pris en charge par d'autres parties du trajet de données. Dans le même temps, les signaux wla et wlb de commande sont rabaissés au potentiel bas pour séparer à nouveau la cellule SZ de mémoire des paires de lignes de binaires afin de pouvoir préparer ces dernières à l'accès suivant.
En revanche, le dispositif PZ de commutation fonctionne en tant que port d'écriture pur. Lorsque les transistors TZ, TZQ sont fermés, le binaire à écrire est d'abord transmis de l'extérieur à la paire BLz1, BLz2 de lignes de binaires avant que le signal wlz de commande soit porté à un niveau de potentiel qui est haut, ce qui fait qu'à nouveau les lignes L1, L2 sont reliées par le dispositif PZ de commutation à la paire BLz1, BLz2 de lignes de binaires.
Le diviseur de tension capacitif constitué ensuite directement ayant, par rapport aux capacités à l'intérieur de la cellule en général, de très grandes capacités de lignes de binaires, favorisé par le circuit extérieur d'écriture et le rétrocouplage au sein de la cellule, fait que la valeur du potentiel mémorisé précédemment dans la cellule est écrasée par le signal blz et blzq double rail s'appliquant à la paire BLz1, BLz2 de lignes de binaires. Le signal wlz de commande peut ainsi être abaissé à nouveau au potentiel bas pour séparer la cellule SZ de mémoire de la paire BLz1, BLz2 de lignes de binaires afin de pouvoir préparer ces dernières à l'accès suivant.
Celui des dispositifs de commutation qui sert de port de lecture et celui qui sert de port d'écriture ne peut pas être connu seulement par la cellule
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de registre à un seul binaire représentée à la Figure 1. Cela est fixé par le comportement dans le temps imprimé de l'extérieur ou par la commande des paires de lignes de binaires et des bornes de commande des dispositifs de commutation.
Il est donc associé aux dispositifs PC de commutation de fonctionnement en port d'écriture et en port de lecture dans la périphérie de registre de mémoire tant des circuits d'attaque, tant de précharge que d'écriture et de lecture. À l'exception de l'unité Vc de précharge, ceux-ci ne sont pas représentés à la Figure 1.
La Figure 2 représente le comportement en fonction du temps des paires BLi1, BLi2 de lignes de binaires, c'est-à-dire la variation en fonction du temps des signaux bli, bliq avec i = a, b, c, z double rail s'y trouvant et des signaux wla, wlb, wlc, wlz de commande sur les bornes SA, SB, SC, SZ de commande respectives à titre d'exemple.
Dans la phase (1), on charge d'abord la valeur 0 binaire par le dispositif PC de commutation dans la cellule SZ de mémoire. Tant que le signal wlc de commande = 0, la paire BLc1, BLc2 de lignes de binaires est alimentée en le signal double rail suivant : (blc, blcq) = (0,1). Si l'état s'appliquant à cette paire de lignes de binaires doit être chargé dans la cellule SZ de mémoire, le signal wlc de commande est mis à la valeur 1. À cet instant, les lignes L1, L2 sont en relation électrique avec la paire BLc1, BLc2 de lignes de binaires, de sorte qu'il se produit sur l'autre paire L1, L2 de lignes l'état double rail suivant : (bit, bitq) = (0,1). Après que l'injection dans la cellule SZ de mémoire est achevée, le signal wlc de commande est rabaissé à 0.
Dans la phase (2), la valeur mémorisée dans la cellule SZ de mémoire est lue par le dispositif PA de commutation. Avant la lecture, la paire BLa1, BLa2 de lignes de binaires est mise dans un état de précharge tant que le signal wla de commande = 0. Cela signifie qu'il y a sur les deux lignes le signal suivant : (bla, blaq) = (1,1). Après que la paire BLa1, BLa2 de lignes de binaires a été séparée par l'unité Va de précharge du potentiel d'alimentation, le signal double rail mentionné ci-dessus ne reste que capacitivement au niveau de potentiel qui est haut. Par l'application du signal wla de commande = 1, il est ménagé une liaison électrique avec l'autre paire L1, L2 de lignes grâce à quoi la ligne BLa1 ou le potentiel qui en est mémorisé est adapté au potentiel de la ligne L1 et ensuite est abaissé à 0. Il
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s'applique maintenant sur la paire BLa1, BLa2 de lignes de binaires le même signal double rail que sur l'autre paire L1, L2 de lignes.
Dans la phase (3), on écrit la valeur 1 binaire (elle correspond à (1,0)) dans la cellule SZ de mémoire. Sur la paire BLz1, BLz2 de lignes de signal est effectuée d'abord une phase de précharge, de sorte que les deux lignes ont la valeur 1. On met ensuite la ligne BLz2 au potentiel bas, de sorte qu'il s'applique sur cette ligne la valeur blzq = 0. Pendant ce temps, le signal wlz de commande est au niveau de signal bas. Pour écrire le signal double rail dans la cellule SZ de mémoire, le signal wlz de commande est mis au niveau de signal qui est haut, grâce à quoi il s'établit une égalisation de potentiel par la liaison conductrice entre la paire de lignes de binaires et l'autre paire L1, L2 de lignes. Après l'opération d'écriture, le signal wlz de commande est ramené au niveau bas du signal, grâce à quoi il est mis fin à la liaison conductrice entre la paire BLz1, BLz2 de lignes et l'autre paire L1, L2 de lignes.
Dans la phase (4), on relit cette valeur par le dispositif PB de commutation. Avant de mettre le signal wlb de commande au niveau de signal qui est haut, on précharge la paire BLb1, BLb2 de lignes de binaires à la valeur (1,1) et ensuite on sépare par l'unité Vb de précharge la liaison électrique à la borne de potentiel d'alimentation, de sorte que les valeurs de potentiel sont mémorisées capacitivement sur la paire de lignes de binaires.
Après application du signal wlb de commande = 1, il se produit une égalisation progressive des potentiels de la paire de lignes de binaires et de l'autre paire L1, L2 de lignes, de sorte que l'on atteint l'état suivant : (blb, blbq) = (1,0). Cela correspond à (bit, bitq) = (1,0).
Dans la phase (5), on transfert le contenu de la cellule finalement par le dispositif PC de commutation. Cela signifie (blc, blcq) = (hh) avant que l'on ait wlc = 1. (blc, blcq) devient ainsi égal à (bit, bitq) = (1,0).
La cellule de registre à un seul bit qui est représentée à la Figure 1 est certes munie de bornes double rail qui sont préchargées avant et entre les accès, respectivement, à un niveau de potentiel haut. Mais leur changement de charge n'est indépendant des données que pour des accès en lecture.
En revanche, pour des accès en écriture, l'intégrale de charge dépend du point de savoir si la valeur à écrire nouvellement dans la cellule et fournie de l'extérieur par la paire de lignes de binaires coïncide ou non l'ancienne valeur mémorisée auparavant dans la cellule. Dans le premier cas,
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il ne faut pas recharger les capacités de l'autre paire L1, L2 de lignes, c'est-àdire les n#uds (bit, bitq) de la cellule, tandis qu'il faut le faire dans le deuxième cas.
La présente invention vise donc un circuit intégré dans lequel l'intégrale de charge est indépendante des données même pour des accès en écriture.
Le circuit intégré suivant l'invention a les caractéristiques suivantes : - au moins une paire de lignes à laquelle peut être appliqué un signal double rail ; - un dispositif de commutation qui est relié à la paire de lignes, qui peut être commandé par un signal s'appliquant à une borne de commande et au moyen duquel le signal double rail s'appliquant à la paire de lignes peut être transmis à une autre paire de lignes ; et - une cellule de mémoire reliée à l'autre paire de lignes, la cellule de mémoire étant reliée par un commutateur pouvant être commandé à une borne de potentiel d'alimentation.
En prévoyant un commutateur pouvant être commandé entre la cellule de mémoire et une borne de potentiel d'alimentation, l'opération d'écriture dans la cellule de mémoire a lieu en deux sous-stades. Tout d'abord, l'autre paire de lignes est préchargée jusqu'à une première valeur de signal par le dispositif de commutation et par la paire de lignes (paire de lignes de binaires). Cela ne signifie rien d'autre que l'autre paire de lignes, qui représente les n#uds de la cellule de mémoire, a reçu un signal de précharge.
Cela s'effectue de préférence par le fait que l'unité de précharge reliée à la paire de lignes est activée et qu'en même temps la cellule de mémoire est séparée du potentiel d'alimentation. Au stade suivant, l'une des lignes de l'autre paire de lignes est chargée jusqu'à une deuxième valeur de signal. Cela est l'opération d'écriture proprement dite. Enfin, la paire de lignes et l'autre paire de lignes sont séparées électriquement l'une de l'autre au moyen du dispositif de commutation et en même temps la cellule de mémoire est reliée au potentiel d'alimentation par le commutateur qui peut être commandé. Par ce stade, la ligne, mise de l'extérieur au niveau de potentiel haut, de la cellule de mémoire est chargée à sa valeur définitive ce qui met fin à l'opération d'écriture.
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Dans un mode de réalisation préféré, la cellule de mémoire a des inverseurs montés en opposition.
Le dispositif de commutation comporte deux transistors dont les bornes de commande sont reliées à la borne de commande qui est reliée à une ligne de mots du circuit intégré. Le signal appliqué à la borne de commande détermine si la paire de lignes de binaires reliée au dispositif de commutation est reliée à l'autre paire de lignes ou ne l'est pas.
De préférence, la paire de lignes représente une paire de lignes de binaires du circuit intégré.
Dans un autre mode de réalisation de l'invention, à la paire de lignes est reliée une unité de précharge (précharge) de la paire de lignes.
Dans la mesure où le circuit intégré a une multiplicité de paires de lignes, il vaut mieux que chaque paire de lignes soit reliée à sa propre unité de précharge. Chaque unité de précharge est constituée dans le cas le plus simple de deux transistors dont l'un est monté entre une ligne de la paire de lignes de binaires et une borne de potentiel de référence ou de potentiel d'alimentation et l'autre transistor est monté entre l'autre ligne de la paire de lignes de binaires et la borne de potentiel de référence ou de potentiel d'alimentation.
Dans un mode de réalisation de l'invention, une valeur est écrite dans la cellule de mémoire par la paire de lignes et par le dispositif de commutation. Dans ce cas, la paire de lignes est préchargée par l'unité de précharge jusqu'à une première valeur de signal.
Dans un autre mode de réalisation, une valeur mémorisée dans la cellule de mémoire est lue par la paire de lignes et par le dispositif de commutation. Dans cette variante, la paire de lignes est préchargée par l'unité de précharge jusqu'à une deuxième valeur de signal.
Il est aussi prévu des paires de lignes par lesquelles on écrit par la paire de lignes et le dispositif de commutation une valeur dans la cellule de mémoire et on peut lire à la valeur mémorisée dans la cellule de mémoire.
Dans cette variante, il est prévu un dispositif de maintien qui est relié à la paire de lignes et qui fixe les valeurs de signal de la paire de lignes mémorisées jusqu'au type suivant de l'accès. Les valeurs de signaux sont notamment les états de précharge sélectionnés. Suivant une autre possibilité, la paire de lignes est préchargée de manière déterministe par l'unité de précharge.
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Tandis que des états de précharge peuvent être associés de manière univoque à des ports purement d'écriture et à des ports purement de lecture, cela ne vaut pas pour des ports d'écriture/lecture ou pour des paires de lignes de binaires. Avant l'écriture et pour l'écriture, la précharge jusqu'à une première valeur de signal est nécessaire, avant la lecture un état de précharge ayant une deuxième valeur de signal est nécessaire. Se pose ainsi la question de connaître quel état doit prendre des paires de lignes de binaires de ce genre après qu'un accès quelconque est achevé s'il n'est pas encore connu, ce qui doit s'effectuer comme accès suivant.
On dispose des possibilités mentionnées ci-dessus de maintenir la paire de lignes de binaires d'abord au moyen d'un circuit de maintien approprié à la valeur lue ou écrite en dernier jusqu'à ce que l'on sache ce que sera l'accès suivant. Ce n'est qu'alors qu'est effectuée la précharge respectivement nécessaire. Cette variante a l'avantage de consommer peu d'énergie.
En variante, la paire de lignes de binaires peut être préchargée de manière déterministe. Dans le cas où l'état de précharge ne s'adapte pas à l'accès suivant, il faut toutefois, le cas échéant, recharger à temps à l'autre état de précharge. L'état de précharge peut, si l'accès suivant est d'un type que l'on ne connaît pas, être décidé aussi par un binaire aléatoire, envoyé à la logique de commande, du registre de mémoire. Cela a l'avantage de voiler le profil de courant, ce qui rend plus difficile de tirer des conclusions sur le type des accès à partir de l'intégrale de charge.
Enfin, suivant ce qu'on exige pour la sécurité souhaitée et la consommation d'énergie, le circuit intégré peut fonctionner en s'aidant du circuit de maintien ou du mode opératoire déterministe.
Dans un autre mode de réalisation avantageux de l'invention, les bornes de commande du commutateur qui peut être commandé de la cellule de mémoire et du dispositif de commutation sont reliées entre elles. Mais cela ne vaut que pour des dispositifs de commutation qui accèdent simplement en écriture à la cellule de mémoire. Le circuit intégré peut ainsi ne pas avoir une partie de la commande, de sorte qu'il peut être intégré sur une surface plus petite. Si le registre de mémoire a plus qu'un port à écriture seulement, il est avantageux de monter en série entre la cellule de mémoire et la borne du potentiel d'alimentation autant de commutateurs pouvant être commandés qu'il y a de ports par lesquels on peut écrire seulement. Chacun de ces
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commutateurs pouvant être commandés est alors relié par sa borne de commande à la borne de commande associée aux dispositifs de commutation respectifs.
L'invention a aussi pour objet un procédé pour faire fonctionner un circuit intégré suivant l'une des revendications précédentes, caractérisé en ce que - on précharge l'autre paire de lignes par le dispositif de commutation et par la paire de lignes jusqu'à une première valeur de signal.
- on charge l'une des lignes de l'autre paire de lignes jusqu'à une deuxième valeur de signal, - on sépare électriquement l'une de l'autre la paire de lignes et l'autre paire de lignes au moyen du dispositif de commutation et on relie en même temps la cellule de mémoire au potentiel d'alimentation par le commutateur qui peut être commandé.
De préférence, le stade de précharge de l'autre paire de lignes comporte une activation de lignes de précharge reliée à la paire de lignes et une séparation de la cellule de mémoire du potentiel d'alimentation.
D'autres avantages et caractéristiques de l'invention, ainsi que leur mode de fonctionnement seront explicités dans ce qui suit au moyen de l'exemple de réalisation suivant en se reportant au dessin dans lequel : la Figure 1 représente une cellule de registre à un seul binaire connue de l'état de la technique en technologie double rail ; la Figure 2 illustre le comportement dans le temps du circuit intégré représenté à la Figure 1 ; la Figure 3 représente une cellule de registre à un seul binaire suivant l'invention en technologie double rail ; et la Figure 4 illustre le comportement dans le temps des signaux arrivant au circuit intégré de la Figure 3.
Les Figures 1 et 2 ont déjà été explicitées au début du présent mémoire, de sorte que l'on renonce à les représenter maintenant.
La Figure 3 représente une cellule de registre à un seul binaire suivant l'invention en technologie double rail qui a, même pour des accès en écriture, une intégrale de charge indépendante des données. La structure de technique de circuit de la cellule de registre suivant l'invention correspond sensiblement à celle de la Figure 1. Une différence consiste en ce qu'il est prévu, entre la cellule SZ de mémoire et une borne VP de potentiel
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d'alimentation, un commutateur PWRE qui peut être commandé et à la borne de commande duquel peut être appliqué un signal PWRE de commande. Il est, en outre, prévu en plus de l'agencement de la Figure 1 un dispositif HV de maintien qui est relié électriquement à la paire BLc1, BLc2 de lignes de binaires et ainsi au dispositif PC de commutation. Cette paire de lignes de binaires est un port par lequel on peut accéder tant en lecture qu'en écriture au contenu de la cellule SZ de mémoire. Comme dans l'exemple de réalisation de la Figure 1, les paires BLa1, BLa2 et BLb1, BLb2 de lignes de binaires reliées au dispositif PA, PB de commutation sont des ports par lesquels on peut lire les contenus de la cellule SZ de mémoire. Par le dispositif PZ de commutation et la paire BLz1, BLz2 de lignes de binaires qui y est reliée, on peut enfin écrire des données dans la cellule de mémoire.
Le comportement dans le temps des signaux est décrit à titre d'exemple à la Figure 4.
Dans la phase (1), la valeur binaire 0 (qui correspond à (0,1)) est chargée par le dispositif PC de commutation dans la cellule de registre à un seul binaire suivant l'invention. À cet effet, la paire BLc1, BLc2 de lignes de binaires est mise au niveau de potentiel bas (blc, blcq) = (0,0). Peu de temps après, les signaux blc et wre de commande sont portés en même temps au niveau (VDD) de potentiel qui est haut, c'est-à-dire que les transistors du dispositif PC de commutation deviennent passants et que le commutateur PWRE qui peut être commandé devient non passant. Ce dernier fait que la cellule de mémoire qui est constituée d'inverseurs montés en opposition est séparée de la tension d'alimentation. Cela a pour conséquence que les signaux bit, bitq s'appliquant à l'autre paire LA1, LA2 de lignes sont abaissées au potentiel blc, blcq. Cela signifie que la charge emmagasinée auparavant sur l'autre paire L1, L2 de ligne est évacuée sans que des courants de court-circuit puissent passer par la cellule de mémoire.
Ce n'est qu'après que cela est entièrement effectué que commence le procédé proprement dit d'écriture :
Conformément à la valeur 0 à écrire dans la cellule de registre, la ligne BLc2 à laquelle s'applique le signal blcq est portée au niveau haut de potentiel grâce à quoi, en raison du transistor TCQ qui conduit comme auparavant, la ligne L2 est chargée au même niveau haut de potentiel, déduction faite d'une tension de seuil du transistor TCQ. Le signal bitq s'appliquant à la ligne L2 n'a pas encore ainsi atteint la valeur finale, ce qui
Conformément à la valeur 0 à écrire dans la cellule de registre, la ligne BLc2 à laquelle s'applique le signal blcq est portée au niveau haut de potentiel grâce à quoi, en raison du transistor TCQ qui conduit comme auparavant, la ligne L2 est chargée au même niveau haut de potentiel, déduction faite d'une tension de seuil du transistor TCQ. Le signal bitq s'appliquant à la ligne L2 n'a pas encore ainsi atteint la valeur finale, ce qui
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est représenté à la Figure 4 par la partie en grisé à la fin de phase (1). Les lignes BLc1 et L1 de l'autre paire de lignes restent au niveau bas du signal conformément à la valeur 0 à mémoriser.
À la fin de la phase (1), des signaux wlc et wre de commande sont abaissés en même temps au niveau bas du signal, c'est-à-dire que les transistors du dispositif PC de commutation deviennent non passants, tandis que le commutateur PWRE qui peut être commandé devient passant. Ainsi, les noeuds de cellule de l'autre paire L1, L2 de lignes sont isolés de la paire BLc1, BLc2 de lignes binaires et la cellule SZ de mémoire est reliée à la tension d'alimentation. Cela a pour conséquence que la valeur bitq de signal s'appliquant à la ligne L2 est chargée à la valeur VDD complète de potentiel, de sorte que l'opération d'écriture est achevée.
Dans la phase (2), la valeur 0 mémorisée dans la cellule SZ de mémoire, c'est-à-dire (bit, bitq) = (0,1) est lue par le dispositif PA de commutation et la paire BLa1, BLa2 de lignes de binaires qui y est reliée.
Pour obtenir une neutralité de charge, il s'effectue d'abord une précharge de la paire de lignes de binaires au moyen du dispositif Va de charge jusqu'à l'état de précharge (1,1). Le potentiel emmagasiné sur la paire de lignes de binaires n'est finalement présent encore que capacitivement puisque l'unité Va de précharge sépare la paire de lignes de binaires de la borne VP de potentiel d'alimentation. Après cette opération, le signal wla de commande est mis au potentiel haut, ce qui permet que la paire BLa1, BLa2 de lignes de binaires permet d'avoir une liaison conductrice avec l'autre paire L1, L2 de lignes. Après un certain temps, il s'établit sur la paire BLa1, BLa2 de lignes de binaires une valeur (bla, blaq) = (bit, bitq) = (0,1) du signal correspondant à l'autre paire L1, L2 de lignes.
Enfin, la liaison conductrice entre la paire de lignes de binaires et l'autre paire L1, L2 de lignes est reséparée par le fait que le signal wla de commande est remis au potentiel bas, grâce à quoi les transistors du dispositif PA de commutation sont rebloqués.
Dans la phase (3), la valeur 1 binaire est écrite par le dispositif PZ de commutation d'une manière neutre en charge dans la cellule SZ de mémoire. On obtient tout d'abord un état de précharge sur la paire BLz1, BLz2 de lignes de binaires en mettant les signaux wlz et wre de commande, respectivement, à un niveau bas du signal. L'état de précharge est alors (0,0).
En portant les signaux wlc, wre de commande en même temps au niveau haut
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du signal, on peut après peu de temps appliquer sur la paire BLb1, BLb2 de lignes de binaires la valeur binaire 1 (blz, blzq) = (1,0). Comme à cet instant il est ménagé une liaison conductrice avec l'autre paire L1, L2 de lignes, la ligne L1 se charge à une valeur VDD haute du signal qui est diminuée de la tension de seuil du transistor TC. La ligne L2 reste au potentiel bas. Pour terminer l'opération d'écriture, on remet les signaux wlz, wre de commande au niveau bas du signal, grâce à quoi le transistor wre applique à la cellule de mémoire le potentiel d'alimentation. En raison de la connexion en inverseurs en opposition, il peut s'établir sur la ligne 1 un signal bit qui correspond au potentiel VDD d'alimentation.
Dans la phase (4), on relie un mot inscrit dans la cellule de mémoire par le dispositif PB de commutation. Dans ce cas aussi la lecture a lieu d'une manière neutre en charge par le fait que la paire BLb1, BLb2 de lignes de binaires est mise à des valeurs hautes du signal au moyen de l'unité Vb de préchage. Après la séparation de la paire BLb1, BLb2 de lignes de binaires de la borne VP de potentiel d'alimentation, le potentiel qui y est emmagasiné reste d'abord maintenu. Pour la lecture, on met le signal wlb de commande d'un niveau bas à un niveau haut de signal, de sorte que la paire BLb1, BLb2 de lignes de binaires et l'autre paire L1, L2 de lignes sont reliées de manière conductrice. Sur la ligne BLb2, s'établit après un certain temps la valeur du signal s'appliquant à la ligne L2. Cela signifie (blb, blbq) = (bit, bitq) = (1,0).
Enfin, dans la phase (5), on transfert le contenu de la cellule SZ de mémoire par le dispositif PC de commutation. Cette opération aussi a lieu d'une manière neutre en charge par le fait que la paire BLc1, BLc2 de lignes de binaires est mise d'abord dans un état de précharge (1,1). Après la séparation de la paire de lignes de binaires de la borne VP de potentiel d'alimentation, le potentiel reste emmagasiné de manière capacitive sur les lignes. Par le changement du signal wlc de commande d'un niveau bas à un niveau haut de signal, la valeur mémorisée dans la cellule de mémoire est lue par la paire BLc1, BLc2 de lignes de binaires : (blc, blcq) = (bit, bitq) = (1,0). À la fin de la phase (5) le signal blc de commande est remis au niveau bas du signal, de sorte que la liaison conductrice entre la paire de lignes de binaires et l'autre paire de lignes ou la cellule SZ de mémoire est coupée.
Au moyen du tracé dans le temps donné à titre d'exemple des signaux du circuit intégré, on a rendu clair que, indépendamment du type de
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lecture ou d'écriture d'une valeur dans la cellule de mémoire, il règne une neutralité de charge. Cela est obtenu par une modification constructive seulement légère.
Le circuit de maintien représenté à la Figure 3 sert à maintenir l'état de précharge mémorisé sur la paire BLc1, BLc2 de lignes de binaires jusqu'à ce qu'il soit déterminé ce que sera l'accès suivant. Ce n'est qu'alors que la précharge nécessaire est effectuée. Le circuit de maintien fait donc qu'il ne peut pas être associé à un état de précharge univoque pour un circuit de commutation par lequel il y a accès à la cellule de mémoire tant en lecture qu'en écriture. Il faut choisir l'état de précharge (0,0) avant l'écriture et pour l'écriture, tandis qu'il faut l'état de précharge (1,1) avant la lecture. Par le circuit de maintien, le choix de l'état de précharge approprié doit être rendu possible d'une manière simple.
ÉNUMÉRATION DES SIGNES DE RÉFÉRENCE BLi1, BLi2 Ligne avec i = a, b, c, z Bli, bliq Signal dual-rail avec i = a, b, c, z PA, PB, PC, PZ Dispositif de commutation Tj, TjQ Transistor avec j= A, B, C, Z L1, L2 Ligne Bit, bitq Signal dual-rail Wla, wlb, wlc, wlz Signal de commande SA, SB, SC, SZ Borne de commande SZ Cellule de mémoire* T1, T1 Q Transistor (inverseur) T2, T2Q Transistor (inverseur) PWRE Transistor Wre Signal de commande Va, Vb, Vc, Vz Unité de précharge VP Borne de potentiel d'alimentation BP Borne de potentiel de référence HV Dispositif de maintien
Claims (15)
1. Circuit intégré, caractérisé en ce qu'il comprend - au moins une paire (BLi1, BLi2 avec i = a, b, c, z) de lignes à laquelle peut être appliqué un signal (bli, bliq avec i = a, b, c, z) double rail ; - un dispositif (PA, PB, PC, PZ) de commutation qui est relié à la paire (BLi1, BLi2) de lignes, qui peut être commandé par un signal (wla, wlb, wlc, wlz) s'appliquant à une borne (SA, SB, SC, SZ) de commande et au moyen duquel le signal double rail s'appliquant à la paire (BLi1, BLi2) de lignes peut être transmis à une autre paire (L1, L2) de lignes ; et - une cellule (SZ) de mémoire reliée à l'autre paire (L1, L2) de lignes, la cellule de mémoire étant reliée par un commutateur (PWRE) pouvant être commandé à une borne (VP) de potentiel d'alimentation.
2. Circuit intégré suivant la revendication 1, caractérisé en ce que la cellule (SZ) de mémoire a des inverseurs montés en opposition.
3. Circuit intégré suivant la revendication 1 ou 2, caractérisé en ce que le dispositif (PA, PB, PC, PZ) comporte deux transistors (Tj, TjQ avec j = A, B, C, Z) dont les bornes de commande sont reliées à la borne (SA, SB, SC, SZ) de commande qui est reliée à une ligne de mots du circuit intégré.
4. Circuit intégré suivant l'une des revendications précédentes, caractérisé en ce que la paire (BLi1, BLi2) de ligne représente une paire de lignes de binaires du circuit intégré.
5. Circuit intégré suivant l'une des revendications précédentes, caractérisé en ce qu'à la paire (BLi1, BLi2) de lignes est reliée une unité (Va, Vb, Vc, Vz) de précharge (précharge) de la paire de lignes.
6. Circuit intégré suivant l'une des revendications précédentes, caractérisé en ce qu'une valeur est écrite dans la cellule (SZ) de mémoire par la paire (BLz1, BLz2) de lignes et par le dispositif (PZ) de commutation.
7. Circuit intégré suivant l'une des revendications précédentes, caractérisé en ce qu'une valeur mémorisée dans la cellule (SZ) de mémoire est lue par la paire (BLa1, BLa2, BLb1, BLb2) de lignes et par le dispositif (PA, PB) de commutation.
8. Circuit intégré suivant l'une des revendications précédentes, caractérisé en ce qu'une valeur est écrite dans la cellule (SZ) de mémoire et une valeur mémorisée dans la cellule (SZ) de mémoire en est lue par la paire (BLc1, BLc2) de lignes et par le dispositif (PC) de commutation.
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9. Circuit intégré suivant la revendication 6, caractérisé en ce que la paire (BLz1, BLz2) de lignes est préchargée par l'unité (Vz) de précharge jusqu'à une première valeur de signal.
10. Circuit intégré suivant la revendication 7, caractérisé en ce que la paire (BLa1, BLa2, BLb1, BLb2) de lignes est préchargée par l'unité (Va, Vb) de précharge jusqu'à une deuxième valeur de signal.
11. Circuit intégré suivant la revendication 8, caractérisé en ce qu'il est prévu un dispositif (HV) de maintien qui est relié à la paire (BLc1, BLc2) de lignes et qui fixe les valeurs de signal de la paire de lignes mémorisées jusqu'au type suivant de l'accès.
12. Circuit intégré suivant la revendication 8, caractérisé en ce que la paire (BLc1, BLc2) de lignes est préchargée de manière déterministe par l'unité (VEc) de précharge.
13. Circuit intégré suivant la revendication 6, caractérisé en ce que les bornes de commande du commutateur (PWRE) qui peut être commandé relient entre eux la cellule (SZ) de mémoire et le dispositif (PZ) de commutation.
14. Procédé pour faire fonctionner un circuit intégré suivant l'une des revendications précédentes, caractérisé en ce que - on précharge l'autre paire (L1, L2) de lignes par le dispositif (PC) de commutation et par la paire (BLc1, BLc2) de lignes jusqu'à une première valeur de signal.
- on charge l'une des lignes de l'autre paire (L1, L2) de lignes jusqu'à une deuxième valeur de signal, - on sépare électriquement l'une de l'autre la paire de lignes et l'autre paire (L1, L2) de lignes au moyen du dispositif (PC) de commutation et on relie en même temps la cellule de mémoire au potentiel d'alimentation par le commutateur (PWRE) qui peut être commandé.
15. Procédé suivant la revendication 14, caractérisé en ce que le stade de précharge de l'autre paire (L1, L2) de lignes comporte une activation de lignes (Vc) de précharge reliée à la paire (BLc1, BLc2) de lignes et une séparation de la cellule (SZ) de mémoire du potentiel d'alimentation.
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