JPS62246198A

JPS62246198A - メモリ・セル用読取回路

Info

Publication number: JPS62246198A
Application number: JP62043237A
Authority: JP
Inventors: ケリー・バーンスタイン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-04-15
Filing date: 1987-02-27
Publication date: 1987-10-27
Also published as: US4742487A; EP0242539B1; EP0242539A3; DE3786478D1; EP0242539A2; JPH0524597B2; DE3786478T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野この発明は総括的にいえば、ランダム・アクセス・メモ
リに関するものである。詳細にいえば、この発明は任意
の位置を複数のポートによって同時に読み取ることので
きるランダム・アクセス・メモリに関するものである。

Ｂ、従来技術マイクロプロセッサの適用技術のなかには、書込みを行
なうため複数のデータ・イン・ポートから各レジスタに
独立してアドレス可能であシ、シかも読み取りを行なう
ため複数のデータ・アウト・ポートから各レジスタに独
立しアドレス可能な複数のレジスタを必要とするものが
ある。マルチ・ポート・メモリを使用することは、当分
野において以前から行なわれている。このようなマルチ
・ポート・メモリにおいては、同じ記憶場所を２つ以上
のデータ・アウトすなわち読み取シポートによって同時
にアクセスできるようにするだめの余裕を与えなければ
ならない。すなわち、所定の読み取シサイクルにおいて
、同一のメモリ・セルが２つ以上の出力回路を制御する
必要がある。典型的な場合、ビット線をプリチャージし
てから、読み取シを行なう。この場合、メモリ・セルが
２つ以上の出力ポートの放電を行なうことによって、セ
ルのデータ信号を同時に転送するため、電流シンク機能
を有していなければならないことは明らかである。この
問題を一般に、ファン・アウトという。概念上、個々の
メモリ・セルの出力トランジスタの大きさを大きくする
ことによって、ファン・アウトの増大に対処できるので
、メモリ・セルは複数のビット線の放電を行なうことが
できる。

放電トランジスタの大きさを大きくするという手法にお
ける難点の主なものは、トランジスタをメモリ・セルの
各々と接続されなければならず、またトランジスタの大
きさがその電流放電能力によって大きくなるということ
である。その結果、得られるメモリ・チップがきわめて
大きなものになることがある。さらに、電流シンク・レ
ベルが増加すると同時に、応答時間が増加する。それ故
、メモリは許容できない大きさとなシ、かつ遅過ぎるも
のとなる。特開昭５９−１６５２９３号、特開昭５９−
２２７０８８号及び特開昭５９−２３１７９２号公報に
は代替手法が記載されている。

これらに係る複数個の独立したメモリ・セル１２に対す
る概念の略図を第３図に示すが、ただし図に示されてい
るのは３個だけである。さらに、複数のセルを並列にア
クセスして、マルチワードを与えるレジスタ・メモリの
並列性は、図には示されていない。最後に、第３図はメ
モリ・セル１２の書込みに関連する回路を示しておらず
、セルの読み取シのみに関連するものである。図示のメ
モリ・システムは３つの読み取シポートを有しておシ、
これらはそれぞれのアドレスＰ１．Ｐ２およびＰ３で示
すようにそれぞれのメモリ・セル１２を読み取る。アド
レス・デコーダ１４，１６および１８はアドレス信号Ｐ
１、Ｐ２およびＰ３を受は取り、アドレスのデコード後
、それぞれのワード線２０を付勢して、選択されたメモ
リ・セル１２をビット線２２に結合する。６ポート・シ
ステムには、６本のビット＃ｊ！２２があり、それぞれ
は一般に特定のアドレスに対応している。アドレスＰ１
は第１ポートに結合されるメモリ・セルのアドレスであ
る。同様に、Ｐ２は第２のポートに、Ｐ３は第３のポー
トに関連付けられている。

問題が生じるのは、アドレスＰ１．Ｐ２およびＰ６の２
つまたはそれ以上が等しく、シたがってメモリ・セル１
２のひとつがビット線２２の２本またはそれ以上を放電
させる場合である。メモリ・セル１２の放電トランジス
タの大きさを大きくするよシもすぐれた解決策は、３つ
のアドレスＰ１、Ｐ２およびＰ３を比較器２４．２６お
よび２８で比較するこ七である。２つのアドレスＰ１お
よびＰ２が等しい場合には、第２のアドレスＰ２に対す
るデコーダ１６が作動しなくなる。同様に、アドレスＰ
１およびＰ３が等しい場合や、アドレスＰ２およびＰ３
が等しい場合には、第６のアドレスに対するデコーダ１
Ｂが作動しなくなる。その結果、特定のメモリ・セル１
２がアドレスＰ１、Ｐ２およびＰ３の同等性に関係なく
、デコーダ１４．１６および１８のひとつのみによって
選択される。さらに、アドレスがＰｌからＰ３へ外項で
並べられている場合には、低いｊ頃位のビット線２２が
選ばれる。

アドレスの幾つかが等しく、データを１本のビット線２
２から他のポートへ転送するのではなく、それぞれのポ
ートが通常はこれに関連した線を読み取る場合に、この
作業は継続する。この機能は抑止転送回路３０．３２お
よび３４によって行なわれる。たとえば、Ｐ１＝Ｐ２＝
Ｐ３であれば、デコーダ１６および１８の両方が作動し
なくなシ、選択されたメモリ・セル１２は単一のビット
線２２のみによってぴみ取られる。しかしながら、単一
のビット線は次いで、３つの抑止転送回路３０．３２お
よび３４を介して、３つの読み取シポートすべてに結合
される。この手法の利点は、いずれの場合においても、
メモリ・セル１２が２本以上のビット線を放電する必要
がないことである。

上述の６件の関連出願記載の転送抑止回路は、ざまざま
な理由から不利なものである。これらの回路は２つの別
個な回路の抑止およびこれらに対する転送という２つの
機能を分離する傾向があることである。結果として、回
路はきわめて複雑なものとなる。さらに、これら３つの
出願のすべてにおいては、差動ビット線が使われている
。読み取り状態においては、差動ビット線の一方が高く
、同時に他方が低くなる。メモリ・セルからの単端読み
取りを使って、線の数を減らすことが好ましい。この場
合、ビット線をこれらが接続されているメモリ・セルに
よって選択的に放電するように、ビット線をプリチャー
ジすることがさらに有利なこととなる。上記の出願のい
ずれも、ビット線をプリチャージする方法を開示してい
ない。

Ｃ１発明が解決しようとする問題点したがって、この発明の目的は、多重読取りポート・メ
モリ・システム用の抑止転送回路を提供することである
。

この発明の他の目的は、ビット線のプリチャージも行な
う抑止転送回路を提供することである。

Ｄ１問題点を解決するだめの手段センス・クロック信号が作動する前に、ビット線がプリ
チャージ電位に接続される抑止転送回路と、この発明を
要約することができる。センス・クロック信号が作動す
ると、プリチャージの接続が断たれ、出力ラッチのフィ
ードバック経路が開かれる。次いで、選択されたメモリ
・セルがこれに接続されているビット線の１本を、選択
的に放電する。このビット線は複数の読み取りに対する
複数のアドレスの比較のいかんによって、ひとつまたは
それ以上の出力ラッチに結合される。メモリ・セルの信
号は、これが接続されている出力ラッチの各々の状態を
決定する。センス・クロック信号の終了時に、ビット線
の出力ラッチとの接続が断たれ、フィードバック経路が
再接続されるので、信号は出力にラッチされる。

Ｅ、実施例この発明は第１図に示されている、改善された抑止転送
回路であって、この回路はビット線のプリチャージも行
なうものである。３つの読み取υポート用の出力線４０
，４２および４４に関連付けられた、３つの独立した抑
止転送回路３０．３２および３３がある。それぞれが第
３図のビット線２２に対応している６本のビット線４６
，４８および５０がある。アドレスＰ１、Ｐ２およびＰ
３が等しくない場合、抑止は行なわれず、第１ビツト線
４６は第１データ出力線４０にデータを与え、第２ビツ
ト線４８は第２データ出力ｆｓ４２に□°データを与え
、第３ビツト線５０は第３データ出力線４４にデータを
与える。しかしながら、アドレスのいずれかが等しい場
合には、データを低位ビット線４６および４日の一方か
ら高位ビット線４２および４４へ転送し、通常関連して
いるビット線とデータ出力線との間のデータ転送の付随
的な抑止を行なわなければならない。抑止転送回路３０
％　３２および３４のそれぞれはＣＭＯＳラッチ５２，
５４および５６を有しており、そのそれぞれは２つのＰ
ＭＯＳトランジスタ５８および６０、ならびに２つのＮ
ＭＯ８）ランジスタロ２および６４からなっている。こ
れらのトランジスタ５Ｂ−６４はＣＭＯＳラッチに対し
て通常の態様で交差接続されているが、ただし、フィー
トノ（ツク経路のひとつは、ひとつまたはそれ以上のＰ
ＭＯＳトランジスタによって遮断できるようになってい
る。第１読み取りポートのラッチ５２のフィードバック
経路６６は、単一のＰＭＯ８）ランジスタロ８を有して
おり、第２読み取りポートのラッチ５４のフィードバッ
ク経路７０は、直列の２個のＰＭＯＳトランジスタ７２
および７４を有しておシ、第３読み取、リポートのラッ
チ５６のフィードバック経路７６は、３個の直列に接続
されたＰＭＯＳトランジスタ７８．８０および８２を有
している。

第１ビツト線４６はＮＭＯ８読み取シトランジブ々Ｑ　
Ａ　１／ｒＦつブー　鍵１のラッチ−９へゲート式れ、
トランジスタ８６によってラッチ５４ヘゲートされ、か
つトランジスタ８日によって第３のラッチ５６ヘゲート
されている。第２ビット線４日はトランジスタ９０によ
って、第２のラッチ５４ヘゲートされ、トランジスタ９
２によって第３のラッチ５６ヘゲートされている。第３
ビツト線５０はトランジスタ９４によって、ラッチ５６
ヘゲートされている。それ故、第１ビツト線を５つのラ
ッチのいずれかへゲートでき、同時に第３ビツト線５０
を唯一のラッチにゲートできる。

第１ビツト線４６はＰＭＯＳプリチャージ・トランジス
タ９６を介して、正の電位に接続されている。第２ビツ
ト線４８は直列に接続された２個のＰＭＯＳプリチャー
ジ・トランジスタ９Ｂおよび１００を介して、この正の
電位に接続されている。第３ビツト線は直列に接続され
た３個のプリチャージ・トランジスタ１０２．１０４お
よび１０６を介して、正の電位に接続されている。

抑止転送回路は直列の制御信号によって制御される。デ
ータがラッチ５２．５４および５６に転送されていると
きに、センス・クロック信号は高くなる。アドレスＰ１
がアドレスＰ３と等しいと、比較器２６によって決定さ
ハた場合、比較信号Ａが高くなる。アドレスＰ１がアド
レスＰ２と等しいと、比較器２４によって決定された場
合、比較信号Ｂは高くなる。アドレスＰ２がアドレスＰ
３と等しいと、比較器２８によって決定された場合、比
較信号Ｃは高くなる。図示されていないインバータおよ
びＯＲゲートによって、付加的な制御信号−Ａ、　−Ｂ
および−（Ａ＋Ｃ）が制御信号Ａ１ＢおよびＣから発生
させられる。

センス・クロックは第１抑止転送回路３０のＡＮＤゲー
ト１０８の両人力とその出力に接続され、増幅器１１０
によってバッファされて、トランジスタ９６．８４およ
び６８のゲート電極を制御する。第１抑止転送回路３０
においては、第１ビツト線４６が第１データ出力線４０
に常に結合されているので、抑止は行なわれない。第２
抑止転送回路６２においては、センス・クロック信号カ
ＡＮＤゲート１１２の比較信号Ｂと組み合わされ、出力
がトランジスタ９８，８６および７２のゲート電極を制
御するために使われる。センス・クロックはＡＮＤゲー
ト１１４の補足された比較信号−Ｂと組み合わされ、そ
の出力はトランジスタ１Ｄｏ、９０および７４を制御す
るために使われる。

ＡＮＤゲート１１２はアドレスＰ１およびＰ２が等しい
場合に、データを第１ビツト線４６かう第２データ出力
線４２へ転送しなければならないことを示し、一方ＡＮ
Ｄゲート１１４はデータが第２ビツト線４８から第２デ
ータ出力線４２へ転送される、正規の状況を示す。第３
抑止転送回路３４においては、センス・クロック信号が
ＡＮＤゲー）１１６において比較信号Ａと組み合わされ
、その出力はトランジスタ１０２．８８おヨヒ７８のゲ
ート電極を制御する。センス・クロック信号はＡＮＤゲ
ート１１８において比較信号Ｃおよび補足された比較信
号−Ａと組み合わされ、その出力はトランジスタ１０４
．９２および８ｏのゲート電極を制御する。付加的な比
較信号−人は３のアドレスＰ１、Ｐ２およびＰ６がすべ
て等しい場合に、ＡＮＤゲート１１６だけが作動するこ
とを確実とする。最後に、センス・クロック信号はＡＮ
Ｄゲート１２０において制御信号−（Ａ十〇）と組み合
わされ、その出力はトランジスタ１０６．９４および８
２のゲート電極を制御する。ＡＮＤゲート１１６および
１１８はそれぞれ、第１ビツト線４６および第２ビツト
線４８をデータ出力線４４に結合しなければならない時
期を示す。一方、ＡＮＤゲート１２０は第３ビツト線５
０を第３データ出力線４４に結合しなければならない場
合の、正規の状況を示す。

読み取シ動作の開始前には、センス・クロック信号は低
くなっている。結果として、ＡＮＤゲート１０８．１１
２−１２０はすべて低い出力をもたらす。したがって、
ＰＭＯＳプリチャージ・トランジスタ９６−１０６はす
べて導通し、ＮＭＯ８読み取シトランジスタ８４−９４
はすべて非導通となる。また、ＰＭＯ８）ランジスタロ
８．７２．７４．７Ｂ、８０および８２はすべて導通す
るので、フィードバック経路６６．７０および７６に対
する割込は行なわれない。それ故、ラッチ５２．５４お
よび５６はデータ出力線４０．４２および４４に有効出
力をもたらす再生状態になる。

プリチャージ・トランジスタ９．６−１０６が導通状態
にあるため、すべてのビット線４６．４８および５０は
正電位に接続され、それ故、これらのビット線はプリチ
ャニジされる。

読み取シサイクルの開始時に、アドレスＰ１、Ｐ２およ
びＰ３はアドレス・デコーダ１４．１６および１８に与
えられ、また比較６２４．２６および２８に与えられる
。次いで、ワード線読み取すクロツクφパルスＷＬＤＲ
によって、アドレスされているが、抑止されていないメ
モリ・セル１２がメモリ・セル１２に記憶されているデ
ータにしたがって、選択されたビット線４６，４８およ
び５０を放電する。比較信号Ａ％　ＢおよびＣもアドレ
ススＰｉ、Ｐ２およびＰ３によって決まる状態をとる。

センス・クロック信号は高くなる。この遷移には３つの
独立した効果がある。第１に、ビット線４６．４８およ
び５０がプリチャージ電位から分離させられる。第２に
、フィードバック経路６６．７０および７６のそれぞれ
は、ＡＮＤゲート１０Ｂおよび１１２−１２０の少なく
ともひとつによって遮断される。最後に、ビット線４６
．４Ｂおよび５０が読み取シトランジスタ８４−９４を
介して、ラッチ５２．５４および５６に接続される。ど
のラッチがどのビット線に接続されるかは、比較信号Ａ
％ＢおよびＣによって決定されるが、第１ラツチ５２は
常に第１ビツト線４６に接続されなければならない。フ
ィードバック経路６６．７０および７６が遮断されてい
るので、メモリ・セル１２によって選択的に放電される
ビット線４６．４８および５０の動的電荷は、ラッチ５
２．５４および５６の状態を変えるに十分なものとなる
。それ故、データ出力線４０，４２および４４の状態が
新たに決定される。読み取シサイクルの終了時に、セン
ス・クロック信号ハ低りなる。ラッチ５２，５４および
５６のビット線４６．４８および５０との接続が断たれ
ると同時に、フィードバック経路６６．７ｏおよび７６
が再接続される。それ故、新しいデータがラッチ５２．
５４および５６へ転送され、ラッチされて、データ出力
線４０，４２および４４へ出力されることが継続される
。

第１図の回路の動作に関するタイミング図を、第２図に
示す。このタイミングはクロック信号ＰＨ１、Ｐ）ｆ２
．ＰＴ（３およびＰｉ（４を与える４相のクロックによ
って決定される。各クロック位相パルスは正の場合に動
作し、その長さは２５ナノ秒である。読み取シアドレス
ＲＡＤＤはアドレス信号Ｐ１．Ｐ２およびＰ３を組み合
わせたものであシ、これらの信号は比較器２４．２６お
よび２８への入力にも使われる。好ましい実施例におい
て、比較器２４．２６および２Ｂはチップ外のものであ
って、読み取シアドレスＲＡＤＤと同時に、比較信号Ａ
、ＢおよびＣ（ＣＯＭＰＩＮＤで表す）を与える。ＣＯ
ＭＰ　ＩＮＤ信号は次いで内部でラッチされて、同等な
比較信号ＣＯＭＰＤを与える。

メモリ・セル１２へのワード線２０上の比較信号は、ワ
ード線読み取りクロック信号ＷＬＤＲによって表される
。タイミング図はワード線読み取シクロツク信号ＷＬＤ
Ｒがセンス・クロックの数ナノ秒前に作動することを示
しているが、この時間はデコーダ１４−１８とメモリ・
セル１２との間の遅延時間すなわち充電時間にほぼ等し
いものである。したがって、プリチャージの終了はビッ
ト線のデータの放電と、はぼ一致することになる。

センス・クロックの上方遷移は抑止転送回路の動作を開
始し、下方遷移は抑止転送回路に関する限）、出力信号
ＤＯＵＴの妥当性と読み取シサイクルの終了を設定する
。

Ｆ１発明の詳細な説明したように、この発明によれば、マルチ読み取り
ポート・システムの抑止転送回路が与えられる。

【図面の簡単な説明】

第１図は、この発明の抑止転送回路の回路図である。第２図は、第１図の回路の作動を説明するタイミング図
である。第３図は、複数の読み取りポートを使用するが、メモリ
・セルが１本のビット線に対してだけ読み取られる、従
来技術のメモリ・システムのブロック図である。Ａ、Ｂ、Ｃ・・・・比較信号、−人、−Ｂ、−（Ａ＋Ｃ
）・−＝制御信号、ＣＯＭＰＩＮＤ、ＣＯＭＰＤ・・・
・比較信号、ＤＯＵＴ・・・・出力信号、Ｐｌ、Ｐ２、
Ｐ３・・・・アドレス、ＰＨ１、ＰＨ２，ＰＨ３、ＰＨ
４・・・・クロック信号、ＲＡＤＤ・・・・読み取りア
ドレス、ＷＬＤＲ・・・・ワード線読み取シクロツク・
パルス、１２・・・・メモリ・セル、１４．１６．１８
・・・・アドレス・デコーダ、２０・・・・ワード線、
２２・・・・ビット線、２４，２６，２８・・・・比較
器、３０．３２．３４・・・・抑止転送回路、４０．４
２．４４・・・・出力線、４６．４８．５０・・・・ビ
ット線、５２．５４．５６・・・・ＣＭＯＳラッチ、５
８．６０・・・・ＰＭＯ３）ランジスタ、６２．６４・
・・・ＮＭＯＳトランジスタ、６６．７０．７６・・・
・フィードバック経路、６８．７２．７４，７８，８０
゜８２・・・・ＰＭＯ８）ランジスタ、８４・・・・Ｎ
ＭＯ８読み取シトランジスタ、８６．８８．９０．９２
．９４・・・・トランジスタ、９６，９８，１００．１
０２．１０４．１０６・・・・ＰＭＯＳプリチャージ・
トランジスタ、１０８・・・・ＡＮＤゲート、１１０・
・・・増幅器、１１２．１１４，１１６．１１８．１２
０・・・・ＡＮＤゲート。出願人インターナシ７ナル・ビジネス・マシーンズ・コ
ーポレーション−Ｎ−ｒｌｌ　　〜吟

Claims

【特許請求の範囲】（ａ）センス・ラッチと、（ｂ）第１及び第２のビット線と、（ｃ）上記両ビット線に接続されたビット線復元手段と
、（ｄ）上記ビット線と上記センス・ラッチの間に配置さ
れたポート選択手段と、（ｅ）上記第１及び第２のビット線のうちの一方を上記
センス・ラッチに結合するように、上記ビット線復元手
段と上記ポート選択手段に制御パルスを加えるためのク
ロック制御手段、とを具備するメモリ・セル用読取回路。