TWI336163B - - Google Patents

Description

1336163 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種直接數位頻率合成器，且特別是 有關於一種使用預充積分（Pre-Charging Integration)之 直接數位頻率合成器及其頻率合成方法。 【先前技術】 在現代數位通訊系統中，直接數位頻率合成器（Direct

Digital Frequency Synthesizer，簡稱 DDS)是一個非常 重要的元件，若與鎖相迴路（Phase Lock Loop，簡稱PLL) 相比較的話，因為直接數位頻率合成器具有較快的頻率切 換時間與較佳的解析度，而廣泛地使用於例如TDMA或CDMA 等系統中。 圖1係為一種習知之直接數位頻率合成器的方塊圖， 此直接數位頻率合成器10係由相位累加器（Pulse

Accumulator)ll、控制與延遲電路（Control and Delay Circuit) 12及單穩態多讀振蘯器（One Shot)13所組成。圖 中，當相位累加器11之位元長度為η時，直接數位頻率合 成器10則會參考頻率為feu之時脈訊號及其值為κ之頻率 設定字元（Frequency Setting Word，簡稱FSW)，來產生 一具有如下式輸出頻率之輸出訊號： fO=-^nXfcLK ............(Ο 其中，當2n不為K的整數倍時，相位累加器11輸出的 溢位訊號0V並非週期性地產生，使得溢位訊號0V帶有高 1336163 準位的假性（spurious)訊號。例如，當相位累加器u之位 元長度為3，而頻率設定字元之值κ=3時，相位累加器11 的操作時序將如圖2所示，亦即，當相位累加器丨丨參考時 脈訊號依序累加3時，將會在時脈訊號的第3、6與8個時 脈的上升緣，分別產生溢位訊號0V，而理想之溢位訊號〇ν 的產生位置，應分別位於8/3、16/3與24/3個時脈時間之 位置’才會有週期性的溢位訊號0V產生。也就是說，相位 累加器11溢位時所產生之溢位訊號0V的實際位置與理想 位置Ideal之間，具有一時間差ATi。 如以頻率設定字元之值為K，且其位元長度為n之相 位累加器11而言，理想的溢位訊號〇V產生位置為 (27K)XTcu，而實際產生之位置則為（0 i/K) ΧΤακ，其中 之Θ i是相位累加器11溢位時之累加值，而TcLK則是時脈 訊號的週期。所以，相位累加器11實際產生溢位訊號〇v 的位置與理想位置間之時間差ATi如下式： △τ，宁L ............(2) 因此，圖1之控制與延遲電路12乃得以參考時脈訊 號、頻率設定字元值K、相位累加器11的位元長度η及其 溢位時的累加值0 i ，來將實際產生溢位訊號〇V的位置延 遲至理想位置，使產生之輸出訊號的頻率fQ得以穩定而不 致帶有高準位的假性訊號。 圖3為圖1之控制與延遲電路12的延遲電路方塊圖， 圖中係使用雙電容積分的方式來取得時間差ATi的延遲。 其操作原理是在相位累加器11產生溢位訊號0V時，由2n- 1336163 來控制電流開關陣列31，使電流開關陣列31的輸出電 流（2n-0i) I通過電容35充電一個時脈週期產生初始電 壓VT，並且鎖住其電壓值作為比較器33之參考電壓，然後 由K來控制電流開關陣列32，使電流開關陣列32的輸出 電流KI通過電容36充電產生斜梯波電壓VR，以取得充電 之延遲時間t，方程式如下： ❿ C2 4 其中，I是電流開關陣列31與32的單位電流，而G 與C2分別為電容35與36之電容值。當斜梯波電壓Vr等於 初始電壓Vt時，延遲時間t將如下式： (c2] (ιη-θλ 1 κ ) uc ............(5) 如果式（5)中之匕=(：2，那麼延遲時間t將可以等於 時間差ATi，也就是理想的延遲時間。然而，要實現一個 高精密度的電容，相較於其他元件而言仍然顯得困難，所 以就算是兩相同值之電容，其間仍會存在著誤差值，使得 獲得之延遲時間ATi並不準確而產生抖動的輸出訊號，進 而影響輸出訊號的假性訊號準位大小。 【發明内容】 有鑑於此，本發明之目的是提供一種使用預充積分之 直接數位頻率合成器及其頻率合成方法，其能有效改善輸 1336163 出訊號的抖動，進而降低輸出訊號的假性準位大小。 _ 料上述及其他目的，本發明提供-種制預充積分 之直接數位頻率合成器，適用於參考時脈訊號與頻率設定 -字元之設定值，來輸出-輸出訊號。此直接數位頻率合成 器包括：相位累加器、積分電路、控制邏輯、比較器與輸 出電路。 其中，相位累加器用以接收時脈訊號與頻率設定字 元，並參考時脈訊號來循環累加頻率設定字元之設定值， # 以產生相位累加器之累加值，以及代表相㈣加:產生溢 位之溢位訊號。積分電路耦接相位累加器，用以參考頻率 設定字元之設定值與相位累加器之累加值，來積分產生一 積分值。控制邏輯耦接相位累加器與積分電路，用以參考 時脈訊號與相位累加器之溢位訊號，來控制積分電路之積 分值的產生。比較器耦接積分電路，以將積分電路之積分 值與一參考準位做比較，並產生觸發訊號。而輸出電路則 耦接比較器，用以參考比較器輸出之觸發訊號而產生其輸 9 出訊號。 其中控制邏輯係參考時脈訊號與相位累加器之溢位訊 號，來控制積分電路在一第一階段時將積分電路充電至溢 位訊號產生時的累加值之一比例值，並於下一時脈開始之 一第二階段，以前述累加值之比例值為基準，且參考頻率 設定字7L之設定值，來繼續積分而產生積分電路之積分值。 本發明另提供一種使用預充積分之直接數位頻率合成 方法’適用於參考時脈訊號與頻率設定字元之設定值，來 1336163 輪出一輸出訊號。此直接數位頻率合成方法包括下列步 驟：首先接收時脈訊號與頻率設定字元之設定值，並參考 時脈訊號來循環累加頻率設定字元之設定值，以產生一累 加值及代表發生累加溢位之溢位訊號；然後，參考時脈訊 號與所產生之溢位訊號，以在第一階段時將一積分值充電 至溢位訊號產生時的累加值之一比例值；再參考時脈訊號 與所產生之溢位訊號，以在第二階段時，使用前述溢位訊 號產生時的累加值之比例值為基準，且參考頻率設定字元 之設定值，來繼續積分而產生前述之積分值；並將積分值 與一參考準位作比較’以產生一觸發訊號；以及參考觸發 訊號來產生輸出訊號。 由於本發明之使用預充積分之直接數位頻率合成器及 其頻率合成方法’其積分工作可以在同一電容上執行，故 能有效改善因電谷誤差所造成之輪出訊號的抖動，進而可 以降低輸出訊號的假性準位大小。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特以較佳實施例，並配合所附圖式，作詳細 說明如下： 【實施方式】 請參考圖4所示，其為根據本發明較佳實施例之一種 使用預充積分之直接數位頻率合成器^圖中，此直接數位 頻率合成¥ 40 &括相位累加器41、積分電路42、控制邏 輯43、比較器44與例如是τ型正反器奶之輪出電路。其 1336163 中，相位累加器41包括平行加法器411與暫存器412，而 積分電路42則包括電流開關陣列421與422、電阻、 電容424及開關425、426。 、 如圖所示，頻率設定字元之設定值κ係輪入 法器411之-輸入端，而平行加法器411之輪出端則連接 至^存器4丨2，錢暫存器412可錢伽率為^之時脈 訊號，來將平行加法器411之輸出值φ鎖存至暫存器M2 的輸出端，成為相位累加器41之累加值0，而累加值0再 SIS法器411之另一輸入端’以參考時脈訊號來 4環累加頻率設定字元之設定，產生相位累加器^在 下一時脈之累加值θ H因圖中平行加 加法器’故當頻率設定字元之設定值K與累= 等於2"時，平行加法器411也會輸出代表相 位累加器41產生溢位之溢位訊號〇ν。 圖4中’控制邏輯43 _至平行加法器4ιι的溢位輸 出端’用以參考時脈訊號與溢位訊號GV，來控制積分電路 42 f積分值Vc的產生，其操作時序是當電源打開時，控制 邏輯43會導通開關426，以喊儲存於電容424上之電荷， 之後在每一次溢位訊號產生前，控制邏輯43會將°開 關425導通至電流開關陣歹4 421的輸出端，而當溢位訊號 〇V產生時，即將開關425切換導通至電流開關陣列422的 輸出端。 電机開關陣列421的輸出端耦接至電阻423之一端， 電阻423的另一端則接地。由於電流開關陣列421的控制 1336163 端’係耦接至平行加法器411的輸出端，因此，電流開關 陣列421的輸出電流Ι〇=φχΐ。，其中i。為電流開關陣列421 的單位電流。如前所述，電容424在溢位訊號產生前之 第一階段預充電時，係連接至電流開關陣列421的輸出端 及與其並聯的電阻423，故假設電阻423之值為R、電容 424之值為c，且RC遠小於時脈訊號之週期Τακ，則電容 424在溢位訊號〇ν產生前之預充積分值V。將如下式：

Vc=RI0(l-e~^)^RIo=R^i_li0 ............(β) 其中，Φί-l係溢位訊號OV產生前之平行加法器411的 輸出值，也就是溢位訊號0V產生時，相位累加器41之累 加值Θ j β 另外’當溢位訊號OV產生時’控制邏輯43會將開關 425切換導通至電流開關陣列422的輸出端，使電容424 得以進入第二階段之積分。由於電流開關陣列422的控制 端’係受頻率設定字元之設定值Κ所控制，因此，電流開 φ 關陣列422的輸出電流IeKXii，其中為電流開關陣列 422的單位電流。因為比較器44輸出的觸發訊號trg理想 上應在溢位訊號0V產生時，延遲前述時間差之時間， 始能補償相位累加器41實際產生溢位訊號〇v的位置與理 想位置間之時間差ATi，故電容424在第二階段之理想的 充電時間即為ATi，因此，電容424在第二階段之積分值 I’將以第一階段之預充積分值為基準往上累積Δτ之時間 而如下式： 11 S ;

R'io + cKATi ⑺ 為方便比較，將式（2)改寫為如下式： (8) 再將式（8)各項均乘以一比例值p則如下式： P.r=P.ai+P.K.^ ............(9) 鲁 將式（9)與式（7)做比較’並令則輸入 比較器44之參考準位V應為ΡΧ2η，始能獲得具有理想延 遲時間ATi之觸發訊號TRG。如令比例值p為1時，則需設 疋電流開關陣列421的單位電流i〇=l/R，電流開關陣列422 的單位電流i fC/Tclk ’輸入比較器44之參考準位v則為2n。 此時，T型正反器45因受到比較器44輸出之觸發訊號TRG 的激發，而產生頻率f。為式（1)之一半的輸出訊號（此乃 鲁因圖4之輸出電路係使用τ型正反器而非如圖j之單穩態 多諧振盪器之緣故）。請參考圖5所示，其係設定圖4之相 位累加器41的位元長度為3、頻率設定字元之設定值κ亦 為3時的操作時序圖。 為了確定圖4之直接數位頻率合成器40的操作效能， ，們使用PSpice之電路模擬工具來模擬，模擬的相位累加 器41之位元長度為4,時脈訊號的頻率fCLK之值為20MHz， 電容424之值為lpF，電阻423之值為1ΚΩ，並依據前述 說明之需求’計算出電流開關陣列421的單位電流 12 1336163 ic^l/IMmA，電流開關陣列422的單位電流 i^C/TmzO. 02mA，並以不同之頻率設定字元之設定值K=1 至K-7來模擬’模擬之結果如圖6所不。圖7則為頻率設 定字元之設定值K=6之模擬時序圖，其中輪出訊號f。，並 未於比較器偵測到電容的充電電壓V。到達參考準位時立即 產生’此乃因比較器與T型正反器之傳播延遲所造成。而 圖8則為頻率設定字元之設定值K=6之模擬輸出訊號的頻 譜圖，由圖8中可知，當頻率設定字元之設定值κ=6時， 頻率為3. 75MHz之輸出訊號的假性訊號準位約為 -65·9dBc 〇 由上述說明中可知，本發明之優點如下： 1. 因為使用單電容預充積分之方式，而不需要額外的 計算電路來執行積分之需求。 2. 第一階段預充積分值可以精確獲得，而不受開關切 換延遲的影響。 3. 比較器的輸入電壓值，只在第二階段延遲時間到達 時，才會與另一輸入端設定之參考準位相接近，故 可避免比較器在兩輸入端電壓接近時，其輸出的不 穩定狀態。 4·因為只使用單電容積分，延遲時間誤差也可以較雙 電容積分之影響為小。例如，單電容之誤差為Err， 則雙電容之延遲時間最大誤差將如下式： e一 =吾............(10) 而此單電容預充積分之延遲時間最大誤差將僅為 13 1336163

Err。以電容誤差Err=10°/G為例，使用雙電容之延遲時 間最大誤差將比採單電容預充積分之延遲時間最大 誤差大於一倍。 5.基於以上之因素，本發明之直接數位頻率合成器的 輸出訊號之假性訊號準位，以及其電路的複雜度均 可獲得大幅度的改善。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内所作之各種更動與潤飾，亦屬本發明之範圍。因 此，本發明之保護範圍當視後附之申請專利範圍所界定者 為準。 【圖式簡單說明】 圖1係顯示習知之一種直接數位頻率合成器方塊圖。 圖2係圖1電路的操作時序。

圖3係圖1電路使用的雙電容積分之延遲電路。 圖4係顯示根據本發明較佳實施例之一種直接數位 率合成器方塊圖。 頌 圖5係圖4電路的操作時序。 圖6係圖4電路在特定條件下之模擬結果。 圖7係圖4電路在特定條件下之模擬的操作時序〇 圖8係圖4電路在特定條件下之模擬輸出頻譜。 【主要元件符號說明】 1336163 10、 40直接數位頻率合成器 11、 41相位累加器 -- 12控制與延遲電路 411平行加法器 412暫存器 42積分電路 13單穩態多諧振盪器 3卜32、42卜422電流開關陣列 ® 423電阻 35、36、424 電容 425、426 開關 43控制邏輯 33、44比較器 45 T型正反器 15

Claims (1)

1336163 十、申請專利範圍： 1. 一種使用預充積分之直接數位頻率合成器，適用於 參考一時脈訊號與一頻率設定字元之設定值，來輸出一輸 出訊號，包括： 一相位累加器，用以接收該時脈訊號與該頻率設定字 元，並參考該時脈訊號來循環累加該頻率設定字元之設定 值，以產生該相位累加器之一累加值，以及代表該相位累 加器產生溢位之一溢位訊號； • 一積分電路，耦接該相位累加器，用以參考該頻率設 定字元之設定值與該累加值，來積分產生一積分值； 一控制邏輯，耦接該相位累加器與該積分電路，用以 參考該時脈訊號與該溢位訊號，來控制該積分電路之該積 分值的產生， 一比較器，耦接該積分電路，以將該積分值與一參考 準位做比較，並產生一觸發訊號；以及 一輸出電路，耦接該比較器，用以參考該觸發訊號而 • 產生該輸出訊號； 其中該控制邏輯係參考該時脈訊號與該溢位訊號，來 控制該積分電路在一第一階段時將該積分值充電至該溢位 訊號產生時的該累加值之一比例值，並於下一時脈開始之 一第二階段，以該累加值之該比例值為基準且參考該頻率 設定字元之設定值，來繼續積分而產生該積分值。 2. 如申請專利範圍第1項所述之直接數位頻率合成 器，其中該相位累加器包括： 1336163 比較該積分值與一參考準位，以產生一觸發訊號；以 及參考該觸發訊號來產生該輸出訊號。 9. 如申請專利範圍第8項所述之直接數位頻率合成方 法，其中係在該溢位訊號產生時，由該第一階段切換進入 該第二階段。 10. 如申請專利範圍第8項所述之直接數位頻率合成 方法，其中該比例值設定為1。