TW200835135A - Direct digital frequency synthesizer using pre-charging integration and frequency synthesizing method thereof - Google Patents

Description

200835135 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種直接數位頻率合成器，且特別是 有關於一種使用預充積分（pre一Charging Integration)之 直接數位頻率合成器及其頻率合成方法。 【先前技術】 在現代數位通訊系統中，直接數位頻率合成器（Direct

Digital Frequency Synthesizer，簡稱 DDS)是一個非常 重要的元件，若與鎖相迴路（Phase Lock Loop，簡稱PLL) 相比較的話，因為直接數位頻率合成器具有較快的頻率切 換時間與較佳的解析度，而廣泛地使用於例如TDMA或CMA 等系統中。 圖1係為一種習知之直接數位頻率合成器的方塊圖， 此直接數位頻率合成器10係由相位累加器（Pulse Accumulator)ll、控制與延遲電路（Control and Delay Circuit)12及單穩態多諧振盪器（0neShot)13所組成。圖 中，當相位累加器11之位元長度為η時，直接數位頻率合 成器10則會參考頻率為fGLK之時脈訊號及其值為Κ之頻率 設定字元（Frequency Setting Word，簡稱FSW)，來產生 一具有如下式輸出頻率f。之輸出訊號： =~^XfcLK ............(1) 其中，當2n不為K的整數倍時，相位累加器11輸出的 溢位訊號0V並非週期性地產生，使得溢位訊號0V帶有高 5 200835135 準位的假性（spurious)訊號。例如，當相位累加器n之位 兀長度為3，而頻率設定字元之值κ=3時，相位累加器n 的操作時序將如圖2所示，亦即，當相位累加器參考時 脈訊號依序累加3時，將會在時脈訊號的第3、6與8個時 脈的上升緣，分別產生溢位訊號〇ν，而理想之溢位訊號〇ν 的產生位置，應分別位於8/3、16/3與24/3個時脈時間之 位置’才會有週期性的溢位訊號〇ν產生。也就是說，相位 累加器11溢位時所產生之溢位訊號〇ν的實際位置與理想 位置Ideal之間，具有一時間差ATi。 如以頻率設定字元之值為K，且其位元長度為n之相 位累加器11而言，理想的溢位訊號〇V產生位置為 (2VK)XTclk，而實際產生之位置則為（0丨/!〇 \1^，其中 之Θ j疋相位累加11溢位時之累加值，而tclk則是時脈 訊號的週期。所以，相位累加器11實際產生溢位訊號0V 的位置與理想位置間之時間差ATi如下式： ............…··(2) 因此’圖1之控制與延遲電路12乃得以參考時脈訊 號、頻率設定字元值K、相位累加器11的位元長度n及其 溢位時的累加值0 i ，來將實際產生溢位訊號〇ν的位置延 遲至理想位置，使產生之輸出訊號的頻率f。得以穩定而不 致帶有高準位的假性訊號。 圖3為圖1之控制與延遲電路12的延遲電路方塊圖， 圖中係使用雙電容積分的方式來取得時間差ATi的延遲。 其操作原理是在相位累加器U產生溢位訊號ov時，由2n- 200835135 0 i來控制電流開關陣列31，使電流開關陣列31的輸出電 流（2 -0 i) I通過電容35充電一個時脈週期產生初始電 壓Vt，並且鎖住其電塵值作為比較器33之參考電廢，然後 由K來控制電流開關陣列32，使電流開關陣列π的輸出 電流KI通過電容36充電產生斜梯波電壓Vr，以取得充電 之延遲時間t，方程式如下：

(4) 其中，I是電流開關肆列31與32的單位電流，而Cl 與C2为別為電容35與36之電容值。當斜梯波電壓％等於 初始電壓Vt時，延遲時間t將如下式： 2η-θί Κ ·Τ〇Χ (5)

如果式（5)中之Ci = C2，那麼延遲時間t將可以等於 時間差ATV，也就是理想的延遲時間。然而，要實現一個 焉精德、度的電容，相較於其他元件而言仍然顯得困難，所 以就算是兩相同值之電容，其間仍會存在著誤差值，使得 獲得之延遲時間ATi並不準確而產生抖動的輸出訊號，進 而影響輸出訊號的假性訊號準位大小。 【發明内容】 有鑑於此，本發明之目的是提供一種使用預充積分之 直接數位頻率合成器及其頻率合成方法，其能有效改善輸 200835135 . * ί 出訊號的抖動’進而降低輸出訊號的假性準位大小。 為達上述及其他目的，本發明提供—種使用預充積分 之直接數位頻率合成器，適用於參考時脈訊號與頻率設定 字元之設定值，來輸出一輸出訊號。此直接數位頻率合成 器包括··相位累加器、積分電路、控制邏輯、比較器與輸 出電路。 其中，相位累加器用以接收時脈訊號與頻率設定字 元，並參考時脈訊號來循環累加頻率設定字元之設定值， _ 以產生相位累加器之累加值，以及代表相位累加器產生溢 位之溢位訊號。積分電路耦接相位累加器，用以參考頻率 設定字元之設定值與相位累加器之累加值，來積分產生一 積分值。控制邏輯耦接相位累加器與積分電路，用以參考 時脈訊號與相位累加之溢位訊號，來控制積分電路之積 分值的產生。比較器耦接積分電路，以將積分電路之積分 值與一參考準位做比較，並產生觸發訊號。而輸出電路則 ⑩耦接比較器，用以參考比較器輸出之觸發訊號而產生其輸 出訊號。 ^ 其中控制邏輯係參考時脈訊號與相位累加器之溢位訊 號，來控制積分電路在一第一階段時將積分電路充電至溢 位訊號產生時的累加值之一比例值，並於下一時脈開始之 一第二階段，以前述累加值之比例值為基準，且參考頻率 設定字元之設定值，來繼續積分而產生積分電路之積分值。 本發明另提供一種使用預充積分之直接數位頻率合成 方法，適用於參考時脈訊號與頻率設定字元之設定值，來 200835135 輸出一輸出訊號。此直接數位頻率合成方法包括下列步 驟·首先接收時脈訊號與頻率設定字元之設定值，並參考 時脈訊號來循環累加頻率設定字元之設定值，以產生一累 加值及代表發生累加溢位之溢位訊號；然後，參考時脈訊 號與所產生之溢位訊號，以在第一階段時將一積分值充電 至溢位訊號產生時的累加值之一比例值；再參考時脈訊號

，所產生之溢位訊號，以在第二階段時，使用前述溢位訊 號產生時的累加值之比例值為基準，且參考頻率設定字元 之设定值，來繼續積分而產生前述之積分值；並將積分值 與-參考準位作比較’以產生_觸發訊號；以及參考觸發 訊號來產生輸出訊號。 由於本發明之使用預充積分之直接數位頻率合成器及 ^頻率合成方法，其積分卫作可以在同—電容上執行，故 月匕有政改善因電容誤差所造成之輸出訊號的抖動，進而可 以降低輸出訊號的假性準位大小。 的、特徵、和優點能更明 並配合所附圖式，作詳細 為讓本發明之上述和其他目 顯易懂，下文特以較佳實施例， 說明如下： 【實施方式】 請參考圖4所示’其為根據本發明較佳實施例之一種 ==充積分之直接數位鮮合成器。圖中，此直接數位 =a成器40包括相位累加器4卜積分電路42、控制邏 輯43、比較器44與例如是τ型正反器45之輸出電路。其 9 200835135 器411與暫存器412,而 421 與 422、電阻 423、 中，相位累加器41包括平行加法 積分電路42則包括電流開關陣列 電容424及開關425、426。 。如圖所示，辭設定字元之設定值κ係輪人 法器411之-輸入端，而平行加法器411 至暫存_，以便暫存_可以依據頻率為== 訊號，來將平订加法器411之輸出值φ鎖存至暫存器 的輸出端，成為相位累加器41之累加值0，而累加值β再 輸入至平行加法S411之另_輸人端，以參考時脈訊號來 循環累加頻率設定字元之設定值κ，產生相位累加器奵在 下一時脈之累加值0。另外，因圖中平行加法器411係為 η位元之加法器，故當頻率設定字元之設定值κ與累加值 Θ之和大於或等於2"時，平行加法器411也會輸出代表相 位累加器41產生溢位之溢位訊號。 圖4中，控制邏輯43耦接至平行加法器411的溢位輸 出端，用以參考時脈訊號與溢位訊號〇ν，來控制積分電路 42之積分值的產生，其操作時序是當電源打開時，控制 邏輯43會導通開關426,以洩放儲存於電容424上之電荷， 之後在母一次溢位訊號0V產生前，控制邏輯43會將開 關425導通至電流開關陣列421的輸出端，而當溢位訊號 〇V產生時’即將開關425切換導通至電流開關陣列422的 輸出端。 電流開關陣列421的輸出端耦接至電阻423之一端， 電阻423的另一端則接地。由於電流開關陣列421的控制 200835135 端’係耦接至平行加法器411的輸出端，因此，電流開關 陣列421的輸出電流l〇=〇xic，其中i。為電流開關陣列421 的單位電流。如前所述，電容424在溢位訊號〇v產生前之 第一階段預充電時，係連接至電流開關陣列421的輸出端 及與其並聯的電阻423，故假設電阻423之值為R、電容 424之值為c，且RC遠小於時脈訊號之週期TcLK，則電容 424在溢位訊號〇v產生前之預充積分值1將如下式： 一 Tcuc φ Vc=R I0{l-e RC )^R I〇=R^iri〇 ............(g) 其中，Φί-!係溢位訊號0V產生前之平行加法器411的 輸出值，也就是溢位訊號0V產生時，相位累加器41之累 加值Θ丨。 另外，當溢位訊號0V產生時，控制邏輯43會將開關 425切換導通至電流開關陣列422的輸出端，使電容424 得以進入第二階段之積分。由於電流開關陣列422的控制 端，係受頻率設定字元之設定值Κ所控制，因此，電流開 • 關陣列422的輸出電流iFKXh，其中1為電流開關陣列 422的單位電流。因為比較器44輸出的觸發訊號trg理想 上應在溢位訊號0V產生時，延遲前述時間差ATi之時間， 始能補償相位累加器41實際產生溢位訊號〇v的位置與理 想位置間之時間差AL，故電容424在第二階段之理想的 充電時間即為ATi，因此，電容424在第二階段之積分值

Vc’將以第一階段之預充積分值為基準往上累積At之時間 而如下式·· 11 200835135 HT?乂+ }^* = 0及乂+= 及·人 + 告.Ι.ΔΤ； ...... (7) 為方便比权’將式（2)改寫為如下式： 2U·# ................(8) 再將式（8)各項均乘以一比例值p則如下式： Ρ.2η =Ρ.Θ^Ρ·Κ·1 ............(9) T〇x 將式（9)與式（7)做比較，並令乂 =·^·γμ則輸入 比較器44之參考準位V應為PX2n，始能獲得具有理想延 遲時間ATi之觸發訊號TRG。如令比例值P為1時，則需設 定電流開關陣列421的單位電流ifi/R，電流開關陣列422 的早位電流iι=：〇/Τακ’輸入比較器44之參考準位V則為2。 此時，Τ型正反器45因受到比較器44輸出之觸發訊號TRG 的激發，而產生頻率f。為式（1)之一半的輸出訊號（此乃 % 因圖4之輸出電路係使用τ型正反器而非如圖1之單穩態 多禮振盪器之緣故）。請參考圖5所示，其係設定圖4之相 位累加器41的位元長度為3、頻率設定字元之設定值κ亦 為3時的操作時序圖。 ★為了確疋圖4之直接數位頻率合成器4〇的操作效能， 器使用PSplce之電路模擬工具來模擬，模擬的相位累加 之位元長度為4,時脈訊號的頻率fGLK之值為20MHz， 說明之W為 随423之值為1ΚΩ，並依據前述 ^ ㊣求，計算出電流開關陣列421的單位電流 12 200835135 ==二Lr/n陣歹,】422的單位電流 至附模擬，棋心定字元之設定值η 定字元之設定值Κ=6 圖6所示。圖7則為頻率設 未於比較器偵測到電交If時序圖，其中輸出訊號f。，並 產生，此乃因比較㈣^電電M Ve到達參考準位時立即 圖8則為頻率設定字^ 反器之傳播延遲所造成。而 譜圖，由圖8中可知設定值K=6之模擬輸出訊號的頻 頻率為3·75ΜΗζ之輪田，率"又定字元之設定值Κ=6時， -65. 9dBc。 』訊號的假性訊號準位約為 由上述說明中可釦丄 1. 因為使用單電容充:::優點如下： 計算電路來執行積=方式，而不需要額外的 2. 第-P找預充積分值^精而 換延遲的影響。 又传而不又開關切 3·比較器的輪入電壓 時，才會鱼另一故，/、在第二階段延遲時間到達 的: 4.因為只使用單電容積分 電容積分之影鳆為，" 也可以較雙 目，丨雔士 -為例單電容之誤差為L 則雙電容之賴時間最大誤差將如下式： :¾ ............(10) 為 而此單電容預充積分之延遲時間最大誤差將僅 13 200835135

Err。以電容誤差Err=10%為例，使用雙電容之延遲時 間最大誤差將比採單電容預充積分之延遲時間最大 誤差大於一倍。 5·基於以上之因素，本發明之直接數位頻率合成器的 輸出訊號之假性訊號準位，以及其電路的複雜度均 可獲得大幅度的改善。 雖然本發明已以較佳實施例揭露如上，然其並非用以 • 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内所作之各種更動與潤飾，亦屬本發明之範圍。因 此’本發明之保護範圍當視後附之申請專利範圍所界定者 為準。 【圖式簡單說明】 圖1係顯示習知之—種直接數位頻率合成器方塊圖 圖2係圖1電路的操作時序。

圖3係圖1電路使用的雙電容積分之延遲電路。

圖4係顯示根據本發明較佳實施例之一種直 率合成器方塊圖。 双位 圖5係圖4電路的操作時序。 圖6係圖4電路在特定條件下之模擬結果。 圖7係圖4電路在特定條件下之模擬的操作時序。 圖8係圖4電路在特定條件下之模擬輸出頻譜。 【主要元件符號說明】 200835135 10、 40直接數位頻率合成器 11、 41相位累加器 12控制與延遲電路 411平行加法器 412暫存器 42積分電路 13單穩態多諧振盪器 31、32、421、422電流開關陣列 ® 423電阻 35、36、424 電容 425、426 開關 43控制邏輯 33、44比較器 45 T型正反器 15

Claims (1)

1. 200835135 * r 十、申請專利範固： •種使用預充積分之直接數位頻率合成器，適用於 參考一時脈# # , 机說與一頻率設定字元之設定值，來輸出一輸 出訊號，包括： 元，並2位累加器，用以接收該時脈訊號與該頻率設定字 70 ’、、乡考該時脈訊號來循環累加該頻率設定字元之設定 、產生該相位累加器之一累加值，以及代表該相位累 加器產生溢位之一溢位訊號； _ 一積分電路，耦接該相位累加器，用以參考該頻率設 定字元之設定值與該累加值，來積分產生一積分值； 一控制邏輯，耦接該相位累加器與該積分電路，用以 參考該時脈訊號與該溢位訊號，來控制該積分電路之該積 分值的產生； 一比較器，耦接該積分電路，以將該積分值與一參考 準位做比較，並產生一觸發訊號；以及 一輸出電路，耦接該比較器，用以參考該觸發訊號而 ⑩產生該輸出訊號； 其中該控制邏輯係參考該時脈訊號與該溢位訊號，來 控制該積分電路在一第一階段時將該積分值充電至該溢位 訊號產生時的該累加值之一比例值，並於下一時脈開始之 一第二階段，以該累加值之該比例值為基準且參考該頻率 設定字元之設定值，來繼續積分而產生該積分值。 2.如申請專利範圍第1項所述之直接數位頻率合成 器，其中該相位累加器包括： 200835135 一平行加法器，具有一第一輸入端、一第二輸入端與 一輸出端，該第二輸入端用以接收該頻率設定字元之設定 值；以及 一暫存器，耦接該平行加法器之該輸出端，用以參考 該時脈訊號來鎖存該平行加法器之輸出值，以產生該累加 值，並將該累加值輸入至該第一輸入端。 3. 如申請專利範圍第1項所述之直接數位頻率合成 器，其中該積分電路包括： 響 一第一電流開關陣列，用以依據該頻率設定字元，來 輸出一第一充電電流； 一第二電流開關陣列，用以依據該累加值，來輸出一 第二充電電流； 一電阻，一端耦接該第二電流開關陣列之輸出端，另 一端接地； 一電容，——端接地，另一端係為積分該積分值之一輸 • 出端；以及 一開關，耦接該第一電流開關陣列之輸出端、該第二 電流開關陣列之輸出端、該電容之該輸出端與該控制邏 輯，用以揍受該控制邏輯之控制，以在導通該第一電流開 關陣列之輸出端與該電容之該輸出端，以及導通該第二電 流開關陣列之輸出端與該電容之該輸出端兩者間切換。 4. 如申請專利範圍第3項所述之直接數位頻率合成 器，其中該積分電路更包括並聯於該電容之另一開關，用 以接受該邏輯控制電路之控制，以在電源導通時洩放儲存 17 200835135 ' I 於該電容上之電荷。 w 5•如中Μ專利範圍第3項所述之直接數位頻率合成 中該相位累加器之位元長度為該時脈訊號之週 ，：、Τακ該電阻之值為R，該電容之值為該比例值為 ，第1：㈣關陣列之單位電流為1/R，該第二電流開 關陣列之單年電流為c/TCLK，該參考準位為2、 w 6·如中清專利範圍第1項所述之直接數位頻率合成 _ 器，其中該輪出電路係為一 τ型正反器。 W 7·如申請專利範圍第1項所述之直接數位頻率合成 器’其中該邏輯控制電路係在該溢位訊號產生時，由該第 一階段切換進入該第二階段。 8· 一複使用預充積分之直接數位頻率合成方法，適用 於參考一時脈訊號與一頻率設定字元之設定值，來輸出一 輪出訊號，包括下列步驟： 接收該時脈訊號與該頻率設定字元之設定值，並參考 _ 該時脈訊號來循環累加該頻率設定字元之設定值，以產生 一累加值及代表發生累加溢位之一溢位訊號； 參考該時脈訊號與該溢位訊號，以在一第一階段時將 一積分值充電至該溢位訊號產生時之該累加值之一比例 值； 參考該時脈訊號與該溢位訊號，以在一第二階段時， 使用該溢位訊號產生時的該累加值之該比例值為基準，且 參考該頻率設定字元之設定值來繼續積分而產生該積分 值； 18 200835135 比較該積分值與一參考準位，以產生一觸發訊號；以 及參考該觸發訊號來產生該輸出訊號。 9. 如申請專利範圍第8項所述之直接數位頻率合成方 法，其中係在該溢位訊號產生時，由該第一階段切換進入 該第二階段。 10. 如申請專利範圍第8項所述之直接數位頻率合成 方法，其中該比例值設定為1。