TWI334607B - Method and apparatus for reducing the impact of program disturb - Google Patents

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1334607 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種非揮發性記憶體。 【先前技術】 半導體記憶體設備已變得較風行地用於各種電子設備 中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、 數位相機、個人數位助理、行動計算設備、非行動計算設 備及其他6又備中。電子可擦可程式唯讀記憶體（eepr〇m) 及快閃記憶體為最風行的非揮發性半導體記憶體。 許多類型之EEPROM及快閃記憶體利用定位於一半導體 土板中之通道區域上方且與該通道區域絕緣的浮動閘 極。該洋動閘極定位於源極區與汲極區之間。控制閘極提 供於子動閘極之上且與浮動閘極絕緣。電晶體之臨限電壓 由保留在浮動閘極之上的電荷量控制。亦即，在接通電晶 體以允許在其源極與㈣之間導電前必須向控制閘極施加 之電壓的最小量由浮動閘極之上的電荷量來控制。 快閃記憶體系統之-實例使用反及（NAND)結構，該結 構包括配置夾在兩個選擇閘極之間的多個串聯電晶體。串 聯電曰曰體及選擇閘極被稱作一反及串。圖【為展示一反及 Φ之俯視® 12為其等效電路。在圖！及圖2中所描繪之 反及串包括串聯且夾在第一（或沒極）選擇閘極與第二 (或原極)‘擇閘極!22之間的四個電晶體⑽' 1 〇2、1 及 106選擇閉極12〇經由位元線接點將反及串連接至位 το線選擇間極122將反及串連接至源極線。藉由向選 119669.doc 1334607 擇線SGD施加適當電壓而控制選擇閘極12〇。H由向選擇 線SGS施加適當電壓而控制選擇閘極122。電晶體⑽、 102、104及106之每一者具有—控 舉例而言’電晶體1 〇〇具有控制 100FG。電晶體1〇2包括控制閘 102FG。電晶體1〇4包括控制閘 制閘極及一浮動閘極。 閘極100CG及浮動閘極 極102CG及浮動閘極 極104CG及浮動閘極 104FG。 電晶體106包括控制閘極1〇6CG及浮動閘極

106FG。控制閉極100CG連接至字線肌3，控制閑極 102CG連接至字線Wl2，控制閘極1〇4CG連接至字線 WL1，且控制閘極106CG連接至字線WL〇。

應✓主思，儘管圖1及圖2展示反及串中之四個記憶體單 元，但僅將四個電晶體之使用提供為一實例。一反及串可 具有；於四個記憶體單元或多於四個記憶體單元。舉例而 α 些反及串將包括8個記憶體單元，16個記憶體單 元’ 32個記憶體單元，64個記憶體單元等。本文中之論述 不限於反及串中之任何特定數目的記憶體單元。 使用反及結構之快閃記憶體系統的一典型架構將包括若 干個反及串。舉例而言，圖3展示具有多得多反及串之記 憶體陣列的三個反及串202、2〇4及2〇6。圖3之反及串之每 一者包括兩個選擇電晶體（亦稱作閘極）及四個記憶體單 元。舉例而言’反及串202包括選擇電晶體220及230，及 記憶體單元222、224、226及228。反及串204包括選擇電 晶體240及250 ’及記憶體單元242、244、246及248。每一 反及串由其源極選擇閘極（例如，選擇電晶體23〇及選擇電 119669.doc 1334607 晶體250)連接至源極線。選擇線SGS用以控制源極選擇閘 極（例如，230及250)。 各個反及串由受選擇線SGD控制之選擇電晶體22〇、24〇 等連接至各別位元線。每一位元線及經由_位元線接點連 接至遠位元線之各別反及串包含該陣列之記憶體單元之 行。位元線由多個反及串共用》通常，位元線以垂直於字 線之方向在反及串之上執行且連接至一或多個感應放大 器。 字線（WL3、WL2、WL1及WL0)包含該陣列之列。字線 WL3連接至記憶體單元222及記憶體單元242之控制閘極。 字線WL2連接至記憶體單元224、記憶體單元Μ*及記憶體 單元252之控制閘極❶字線WL1連接至記憶體單元226及記 憶體單元246之控制閘極。字線WL0連接至記憶體單元228 及記憶體單元248之控制閘極。 每一記憶體單元可儲存資料（類比或數位）。當儲存一個 位兀之數位資料（稱作二元記憶體單元）時，將記憶體單元 之可能臨限電壓的範圍分成被指派邏輯資料”丨"及"〇 "之兩 個範圍。在反及型快閃記憶體之一實例中，在擦除記憶體 單元後’該電壓臨限值為負的，且被界定為邏輯"丨"。繼 私式化之後，該臨限電壓為正的且被界定為邏輯"〇"。當 臨限電壓為負的且藉由向控制閘極施加〇伏特而嘗試讀取 時，s己憶體單元將接通以指示正儲存邏輯"丨"。當臨限電 壓為正的且藉由向控制閘極施加〇伏特而嘗試讀取操作 k ^憶體單元將不接通，此指示儲存邏輯"〇 n。 119669.doc S己憶體單元亦可綠左_ 體。/ 儲存夕個位準之資訊（稱作多狀態記憶 電壓的r圍、储存多個位準之資料的狀況下，將可能臨限 w圍分成該數目個位準之資料。舉例而言，若錯存 四個位準之資訊，則將存在指派為資料值”η”、"10": ，及，之四個臨限電壓範圍。在反及型記憶體之一實 例：在擦除操作之後的臨限電壓為負的且被界定為 11 °正b限電愿用热，丨， 电塋用於10 、 〇1，•及"〇〇"之狀態。 反及里m 5己憶體及其操作之相關實例提供於如下美國 專利：專利申請案中，所有此等案以引用的方式併入本文 中美國專利第5,570’315號；美國專利第5,774,397號；美 國專利第6,046,935號；美國專利第M56,528號及美國專利 公開案第US20()3/_2348號。本文中之論述除可應用於反 及型記憶體之外亦可應用於其他類型之快閃記憶體以及其 他類型之非揮發性記憶體。 當程式化快閃記憶體單元時，向控制閘極施加程式電壓 且位7G線接地。歸因於快閃記憶體單元之通道與浮動閘極 之間的電壓差動，來自浮動閘極下方之通道區域的電子被 注入浮動閘極中。當電子聚積於浮動閘極中時，浮動閘極 變成帶負電荷的且記憶體單元之臨限電壓增加。為了向正 經程式化之單元的控制閘極施加程式電壓，將該程式電屢 施加於適當字線上。如上文所述，該字線亦連接至利用相 同字線之其他反及串之每一者中的一記憶體單元。舉例而 言，當程式化圖3之記憶體單元224時，程式電壓亦將施加 至§己憶體早元2 4 4之控制閘極’此係因為兩個記憶體單元 119669.doc 1334607 共用相同字線 當需要程式化 式化連接至相同字線之其他單元時 記憶體單元224且不需要程式化記憶 一子線上之一單元而無需程 例如，當需要程式化 體單元244時，一問題 出現。因為向連接至-字線之所有記憶體單元施加程式電 壓’所以相同字線上的未選定記憶體單元（未經程式化之 記憶體單元)可無意中被程式化。舉例而t，記憶體單元

244鄰近於記憶體單元224 〇當程式化記憶體單元224時’ 存在記憶體單元244可被非故意地程式化之問題。在選定 字線上之未選定記憶體單元的非故意程式化被稱作"程式干擾"。

若干技術可用以防止程式干擾。在一稱作"自增壓"之方 法中’使未選定反及串與對應位元線電絕緣，且在程式化 期間向未選定字線施加通過電塵（例如，7至1 〇伏特，但不 限於此範圍）。未選定字線耦接至未選定反及串之通道區 域’引起電壓（例如，6至10伏特）存在於未選定反及串之通 道中’藉此減少程式干擾。自增壓引起升高電屋存在於通 道中’此降低橫過穿隧氧化層之電壓差動且因此減少程式 干擾。應注意，因為升高的通道電壓視通過電壓之值而定 且亦視記憶體單元之狀態而定，所以升高的通道電壓可大 大變化，其中當反及串中之所有記憶體單元處於擦除狀態 時，增壓最有效（最高通道電壓）。 圖4及圖5描繪經程式化且使用自增壓方法禁止之反及 串。圖4描繪經程式化之反及串。圖4之反及串包括八個記 憶體單元 3 04、3 06、308、310、312、314、31 6 及 318。彼

119669.doc 1334607 等八個記憶體單元之每一者包括一浮動閘極（F G)及一控制 閘極（CG)。浮動閘極之每一者之間為源極/汲極區33〇。在 . 一些實施例中，存在P型基板（例如，矽）、在基板内之^^井 及在N井内之P井（未描繪所有此等元件以使圖式更易讀 懂）。應注意，P井可含有所謂的通道植入，其通常為確定 或有助於確定記憶體單元之臨限電壓及其他特徵的p型植 入。源極/汲極區330為形成於p井中之N+擴散區。 ^ 汲極側選擇閘極324在反及串之一端處。汲極選擇閘極 324經由位元線接點334將反及串連接至對應位元線。源極 選擇閘極322在反及串之另一端處。源極選擇閘極322將反 .及串連接至共同源極線332。在程式化期間，選定用於程 式化之記憶體單元（例如’記憶體單元312)在其相關聯字線 上接收程式電壓Vpgm。程式電壓VPgm通常可在12伏特與 -24伏特之間變化。在-實施例中’程式電壓信號為一組脈 衝脈衝之量值隨母一新脈衝而增加。向未選定用於程式 鲁 °己隐體單元的控制閘極施加約8伏特之通過電壓 P 源極選擇閘極322處於絕緣狀態，從而在其閘極 (，）處接收〇伏特。向共同源極線332施加低電壓。該低電 堅可為〇伏特。然而，源極電壓亦可稍微高於0伏特以提供 原和側選擇閘極之較好的絕緣特徵。向汲極側選擇閉極 . 加通吊在電源電壓Vdd(例如，2.5伏特）之範圍中的電 "S 、‘’二由對應位元線向位元線接點334施加〇伏特以啟 己隱肢單元3 12之程式化。通道34〇處於或接近〇伏 特。由於通道與記憶體單元314之浮動閘極之間的電壓差 119669.doc 1334607 動，藉由Fowler-Nordheim穿隧，電子穿過閘氧化層（通常 亦稱作穿隧氧化層）進入浮動閘極。 圖5之反及串描繪被禁止程式化之反及串。該反及串包 括八個記憶體單元 350、352、354、356、358、360、362 • 及364。該反及串亦包括經由位元線接點374將反及串連接 至對應位元線之汲極選擇閘極366，及將反及串連接至共 同源極線332之源極選擇閘極368。源極/汲極區370在浮動 閘極堆疊之每一者之間。圖5之反及串具有向汲極選擇閘 籲 極366之閘極施加之Vsgd、向源極側選擇閘極368之閘極施 加之0伏特及在共同源極線332處之〇伏特（或稍微較高的電 壓）°位元線接點374經由對應位元線接收電源電壓vdd以 禁止記憶體單元358之程式化。 ·. 當施加Vdd時，汲極選擇電晶體366最初將處於傳導狀 • 態；因此，在反及串下方之通道區域將被部分充電高達一 較高電位（高於〇伏特且通常等於或幾乎等於Vdd)。此充電 φ 通常被稱作預充電。當通道電位已達到Vdd或由Vsgd_Vt給 定之較低電位時，預充電將自動停止，其中Vt等於汲極選 擇閘極366之臨限電壓。通常，在預充電期間，以Vsgd_ vt>vdd之方式選擇Vsgd以使得在反及串下方之通道區域 可被預充電至vdd。在通道已達到該電位後’藉由將vsgd 降低至類似於Vdd(例如，25伏特）之值而使選擇閉極電晶 體為非傳導或變成非傳導的。隨後，將電^卿及外㈣ 自0伙特升尚至其各自終值(未必在同時)’且因為汲極側選 擇閉極電晶體366處於非傳導狀態，所以通道電位將歸因 119669.doc 1334607 於字線與通道區之間的電容耗合而開始上升。此現象稱4乍 自增壓。自圖5中可見使通道380或多或少均一地增麼至升 高電壓。因為已減少記憶體單元358之浮動閘極與通道38〇 之間的電壓差動’所以程式化得到禁止。關於程式化反及 快閃記憶體之更多資訊（包括自增壓技術）可在Lutze等人之 美國專利第 6,859,397 號 ’ ”S〇Urce Side Self B_ting

Technique Non-Volatile Memoryn 中找到，兮宰之八文 以引用的方式併入本文中。 用以解決程式干擾之另一嘗試為擦除區域自增壓 ("EASB")。EASB試圖使先前經程式化單元之通道與被禁 止之單元的通道絕緣。在EASB方法中，將選定反及串之 通道區域分成兩個區域。在可含有許多程式化（或擦除單 元）s己憶體單元之選定字線之源極側處的區域及在單元仍 處於擦除狀態，或至少尚未處於最终程式狀態之選定字線 之汲極側處的區域。兩個區域由偏壓至低電壓（通常為.〇伏 特）之字線分隔。由於此分隔，可使兩個區域增壓至不同 電位。在幾乎所有狀況下，將使在選定字線之汲極側處的 區域比在源極側處的區域增壓至更高電位。由於最高增壓 區域為具有擦除單元之區域，所以此增壓方法亦被稱作擦 除區域自增壓（EASB)。 儘管以上增壓方法已減少程式干擾，但其尚未消除該問 題。可對鄰接源極選擇閘極之記憶體單元（例如，記憶體 單元350鄰接圖5之源極選擇閘極368)發生的一種影響為閘 極引發汲極漏電流（GIDL)，其亦被稱作帶對帶穿遂。當在 H9669.doc \2 1334607 反及串下方之通道被禁止程式化（增壓至高電壓）時，gidl 導致在源極選擇閘極處產生電子。隨後，在強橫向電場中 朝鄰接源極選擇閘極之記憶體單元的浮動閘極加速產生的 電子有些電子可獲得足夠能量以注入浮動閘極下方之穿 隧氧化層中或浮動閘極自身中’且因此改變對應記憶體單 元之臨限電壓。 圖6展示在對汲極放大之情況下，圖$之反及串的一部分 及。己憶體單元350之通道的—部分。歸因於在程式禁止操 作期間（例如，當其他反及串正經程式化時）反及串的增 壓，高電壓存在於增壓反及串之通道區域（參見增壓通道 380)中。此高電壓亦存在於源極選擇閘極368(其通常在〇 v 處經偏壓）與鄰接源極選擇閘極368之記憶體單元之間 的接面區域處。此偏壓狀況可產生GIDL ,其可導致電子 電洞對的形成。該等電洞將進入p井區域384。電子將移動 至增壓通道區域380❶通常，存在一橫向電場，該橫向電 %存在於源極選擇閘極與鄰接源極側選擇閘極之記憶體單 元之間的接面區域中，此係因為該接面（汲極/源極）之部分 歸因於記憶體單元下方之通道區域與選擇閘極下方之通道 區域之間大的電壓差而被耗盡。電子可在電場中經加速且 可獲得足夠能量以注入鄰接源極側選擇閘極之記憶體單元 的穿隧氧化層中或可甚至到達該記憶體單元之浮動閉極。 在兩種狀況下，由於注入電子的存在，對應記憶體單元之 臨限電壓將變化’藉此在讀取鄰接源極選擇閘極之記憶體 單元時遭受誤差之危險。 119669.doc 1334607 因此，需要一種新機制以減少程式干擾衝擊。 【發明内容】

属一種用於程式化及/或讀取非揮發性儲存元件之系 化2系統減少程式干擾作用。在一組實施例中，在程式 其期間不同驗證位準用於一特定字線(或儲存元件之 且群）。對於使用多狀態設備之一組實例而言，一個 二=、兩個程式狀態、另一子集之程式狀態或所有程 (!戈儲1位準可不同°在—些實施例中，與特定字線 子7C件之其他組群）相關聯的不同頁資料可使用不同 中—I:個、另一子集或所有)目標位準。在其他實施例 ”特疋子線（或儲存元件之其他組群）相關 :元：可使用不同卜個、兩個、另-子集或所有)目j 在-貫施例中，基於字線相對於增壓區域之位置 擇接收不同目標位準之字線。

針貫施例包括使用-群目標位準來程式化—群非揮發性 儲存元件及使用m目標轉來程^化―料 發性儲存元件，以使得在完成—程式化過程後該特定 揮發性儲存元件的臨限值分佈在該群非揮發性储存 對應臨限值分佈範圍内。該特定組目標位準中的至少— 低於該群目標位準之一對應目標位準。 者 ----- ^ ^ ^ ^ 儲存元件及使用一特定組目標位準來程式化—特定組 發性儲存元件1使得在μ-料化過錢該^ = 揮發性儲存元件的臨限電壓分佈經變動以至少自該群· 119669.doc 14 發性儲存元件之對應臨限電 不突出)，該特定組目標位準中的佈至？、地去突出(包括根本 位準之一對應目標位準。 ^者低於該群目標 -實施例包括使用一群目標位準 非揮發性儲存元件及使用一特定％ ，-且一或多個 定非揮發性儲存元件。該特定組來程式化—特 於該群目標位準之—對岸目才# *位準中的至少—者低 元件鄰近於一源極選㈣極4。該特定非揮發性錯存 夕個2例包括使用第—組目標位準來程式化第—組—或 ^非揮發性儲存元件及在程式化㈣_組_或多= ^生儲存元件之後使用第二組目標位準來程式化第二植揮 或夕個非揮發性儲存元件。首先程式化該第一組一或多個 料發性儲存元件。在一連串程式化操作期間，該第一組 一或多個非揮發性儲存元件連接至第―字線且該第二&― 或多個非揮發性儲存元件連接至繼第一字線之後經程式化 的-組子線。該第二組目標位準不同於該第一組目桿位 準。 推薦一種用於程式化及/或讀取非揮發性儲存器之系 統，泫系統減少程式干擾作用。在一組實施例中，在讀取 過程期間不同讀取比較值用於一特定字線（或儲存元件之 其他組群）。在程式化過程期間基於字線相對於增壓區域 之位置的位置來選擇將接收不同讀取比較值之字線。 一實施例包括使用第一組讀取比較值來讀取第一組非揮 發性儲存元件及使用第二組讀取比較值來讀取第二組一或 119669.doc •15· 1334607 多個非揮發性錯存元件。該第一組非揮發性儲存元件連接 至第控制線n組非揮發性料元件連接至不同於 該第一控制線之第二組控制線。第一组讀取比較值中的至 少一者不同於第二組讀取比較值之—對應比較位準。在一 實施例(但並非所有實施例)之-實例中，第-控制線鄰接 一源極選擇控制線。 一實施例包括使用第—組目標位準來程式化第—組非揮 U 生錯存疋件及使用該相同第一組目標位準來程式化第二 組一或多個非揮發性儲存元件。 .^ 4 —組非揮發性储存元 控制線相關聯。第一控制線鄰近於第二控制線。 該方法亦包括在第-控制線上提供一程式信號及在需要連 接至第二控制線之非揮發性儲存元件的第二控制線上提供 :::於該信號而斷開之信號。該第二组一或多個非揮發 綠儲存兀件與一組控制線相關聯。第一控制線及第二控制 線不在該組控制線中。佶用笙 利瓦甲使用第-組讀取比較值來讀取第一 組-或多個非揮發性儲存元件。使用第二組讀取比較值來 :::第二組一或多個非揮發性儲存元件。第 :中的至ρ者不同於第二組讀取比較值之-對應比較Γ 罕0 本文中所述之各種方法可由各種設備來執行。一適气 置之一種實例包括非揮發性儲存元件及—與' 元件連通之管理電路。非揮發性料4包括第―且= 發^儲存凡件及第二組非揮發性儲存元件。該管理電路執 饤文令所述之關於第-組非揮發性儲存元件及第二組非 119669.doc

•16- 揮t性？存元件的各種方法。在-實施例中，管理電路包 制器狀態機、指令電路、控制電路及解碼器之任何 者或’.且Q。在其他實施例中，管理電路亦可包括適於 定實施例之其他元件。 【實施方式】 圖為决閃6己憶體系統之一實施例的方塊圖，該快閃 記憶體系統可用以實施本文中所述之一或多個實施例。亦 可使用其他系統及實施例。記憶體單元陣列502由行控制 電路504、列控制電路5〇6、p井控制電路508及c源極控制 電路510控制。行控制電路5〇4連接至記憶體單元陣列^们 之位兀線以用於讀取儲存於各記憶體單元中之資料、用於 在程式操作期間確定記憶體單元之狀態及用於控制位元線 之電位位準以促進或禁止程式化及擦除。列控制電路 連接至字線以選擇該等字線中之一者、施加讀取電壓、結 合由行控制電路504控制之位元線電位位準施加程式電壓 及施加擦除電壓。在一實施例中，列控制3〇6及行控制3〇4 包括解碼裔以選擇適當字線及位元線。c源極控制電路別 控制連接至A憶體單7G之共同源極線（在圖8中標註為"c源 極"）。P井控制電路508控制p井電壓。 儲存於記憶體單元中之資料由行控制電路5〇4讀出且經 由資料輸入/輸出緩衝器512輸出至外部1/〇線。將儲存於記 憶體單元中之程式資料經由外部1/〇線輸入至資料輸入灌 出緩衝器512，且傳送至行控制電路5〇4。外部1/〇線連接 至控制器5 1 8。 I19669.doc •17- 1334607 用於控制快閃記憶體設備之指令資料輸入至控制器 518。指令資料通知快閃記憶體請求什麼操作。將輸入指 令傳送至狀態機516，該狀態機516為控制電路515之部 分。狀態機516控制行控制電路5〇4、列控制電路5〇6、^源 極控制510 ' p井控制電路5〇8及資料輸入/輸出緩衝器 512。狀態機516亦可輸出快閃記憶體之狀態資料，諸如 READY/BUSY(準備就緒/忙綠）或PASS/FAIL(通過/失敗）。

控制益5 1 8連接至主機系統（諸如個人電腦、數位相機或 個人數位助理等)或可與主機系統連接。其與起始指令(諸 如儲存資料至記憶體陣列5〇2或自記憶體陣列5〇2讀取資 料）之主機連通’且提供或接收此資料。控制器川將此等 指令轉換為可由指令電路514解釋及執 令電路514為控制電路515之邻八户八番々 曰 、 15之〇P刀。才曰令電路514與狀態機 516連通。控制器518通常含有緩衝記憶體，其用於將使用 者資料寫入至5己憶體陣列或自記憶體陣列讀取使用者資

一例示性記憶體系統包含— 匕括控制$518之積體電路 晶片’及每—者含有—記憶體陣列及相關聯控制、輸入; 輸出及狀態機電路之—或多個積體電路晶片。_系統之記 憶體陣列及控制器電路可軚 ^ y 了整5於一或多個積體電路晶片 上。記憶體系統可經嵌入洗达 t入作為主機系統之部分，或可包括 於可移除地嵌入主機系絲由 y、、’·先中之記憶卡（或其他封裝）中。該 卡可包括整個記憶體系絲仏丨^ ^ ^ , m χ 、、，如，包括控制器）或僅包括具 有相關聯周邊電路（具右1 匕、有敗入主機中之控制器或控制功能〕 119669.doc U34607 之記憶體陣列。因此，控制器可嵌入主機令或包括於可移 除記憶體系統内。 在一些實施例中，可組合圖7之—些組件。在各種設計 中，除圮憶體單元陣列5〇2以外，圖7之組件中的一或多者 (單蜀或”且5 )可被認為為一管理電路。舉例而言，管理電 路可包括控制電路515、指令電路514、狀態機516、行控 制電路504、列控制電路506 ' P井控制電路508、c源極控 制電路510及資料1/〇 512中之任何一者或組合。 參看圓8，描述記憶體單元陣列5〇2之一例示性結構。如 貫例犏述被分割成1，〇24個區塊之反及快閃EEpR〇M。 了同時擦除儲存於每一區塊中之資料。在一實施例中，該 區塊為可被同時擦除之記憶體單元的最小單元。在該實例 _ ’在每一區塊中存在8,512個行。每一區塊通常被分成 可為私式化單兀之一定數目的頁。用於程式化之資料的其 他早兀亦為可能的。在一實施例中，個別頁可被分成區 段’且該等區段可含有作為基本程式化操作同時被寫入的 最J數目的單元。或多頁資料通常儲存於一列記憶體單 元中。 在圖8中之實例的每—區塊中存在8,512個行，該等行被 分成偶數位元線（BLe)及奇數位元線（BL〇)。在奇數/偶數位 兀線木構中’沿一共同字線且連接至奇數位元線之記憶體 單兀在日夺間經程式化，而沿一共同字線且連接至偶數位 元線之記憶體單元在另一時間經程式化。圖8展示串聯連 接之四個記憶體單元以形成一反及串。儘管展示四個單元 119669.doc I334607 包括於每一反及串中’但可使用多於或少於四個（例如， 16 32或另一數目）單兀。反及串之一端子經由汲極選擇 閘極（連接至選擇閘極汲極線SGD)連接至一對應位元線， 且另一端子經由源極選擇閘極（連接至選擇閘極源極線 SGS)連接至c源極6 在八他貝施例中，位元線不被分成奇數位元線及偶數位 7L線。此等架構通f被稱作全位元線架構4全位元線架

構中，可在讀取及程式操作期間同時選擇—區塊之所有位 7L線一共同字線且連接至任何位元線之記憶體單元可 經同時程式化。 在另一實施例中，位元線被分成平面。舉例*言，可存 在左平面(最左的4,256個位元線)及右平面(最右的4,256個 元線）母平面可被單獨程式化或兩個平面可被同時 程式化。在-些實施例中，可存在兩個以上平面。亦可使 用其他配置。 在使用可數/偶數位元線架構之—實施例的讀取及程式 化刼作期Μ ’同時選擇4,256個記憶體單元。選定的記憶 體單元具有相同字線(例如，似)及相同種類之位元線 (例如’偶數位元線因此’可同時讀取或程式化M2字組 之資料。㈣時讀取或程式化之此等如字組之資料形成 这輯頁因此’在該實例中’一區塊可儲存至少八頁。 當每一記憶體單元儲存兩位元之資料（例如，多狀態單元） 時’-區塊儲存16頁。亦可使用其他大小之區塊及[另 外，除圖7及圖8之架構以外的架構亦可用以實施實施例。 119669.doc •20- 1334607 在讀取及驗證操作中’將選定區塊之選擇閘極升高至一 或多個選擇電壓且將選定區塊之未選定字線（例如， WL〇、WL1及乳3)升高至一讀取通過電壓（例如，（5伏特） 以使電晶體㈣為通過閘㉟。選定區塊之選定字線（例 如’ WL2)連接至一參考電壓，該參考電壓之位準專用於 每-讀取及驗證操作以確定有關記憶體單元之臨限電壓高 於該位準還是低於該位準。舉例而言，在二元記憶體單元 之讀取操作中，選定字線WL2為接地的，以便谓測臨限電 壓是否高於0 V。在二元記憶體單元之驗證操作中，選定 子線WL2連接至0.8 V，例如，以便在程式化進行時驗證臨 限電厂堅是否已達到〇."之目標位準。在讀取及驗證期 間，源極及P井處於〇伏特。使選定位元線（BLe)預充電至 (例如)0.7 V之位準。由於相關聯非傳導記憶體單元的存 在’若臨限電壓高於讀取或驗證位準，則有關位元線 (BLe)之電位位準保持高 旱另一方面’由於傳導記憶 早凡的存在，若臨限電麼低於讀取或驗證位準’則有關 位兀線(^Le)之電位位準減小至低位準，例如，小於m。 己隐龍早tl之狀態由連接至位元線且感應所得位元線電麼 ^感應放大盗谓測。記憶體單元經程式化還是擦除之間的 差異取決於淨會雷贫^ θ 貝電何疋否儲存於浮動閘極中。舉例而言， 若負電荷储存於译1叙pq k 1 動閉極中’則臨限電麼變得較高且電晶 體可處於操作之增強型模式中。在另-實施例中，可藉由 俄測由記龍單元傳導之電流來讀取記憶體單元。 當在一實例中程式化記憶體單元時’汲極及p井接收〇伏 H9669.doc ^ 5 ⑶ 4ό〇7 特而控制閘極接收具有增加 實施例中，該系列中脈衝之量二脈衝。在-在苴他會浐ν 耵又里值在12伏特至24伏特範圍。 '、 &列中，該系列中脈衝之範圍可不同晰概_ 值增加，其中每一脈衝增 °括之量 個位元之資料之纪情…疋步*在-包括儲存多 U伏特（或〇 的實施例中，一例示性步長為 Μ ’ 5 ·4伏特）。在程式化記憶體單元期間，在程式 =間的週期中進行驗證操作一證以經充分程：

早疋封鎖’例如在反及單元中，#由對於所 式脈衝將位元蟪支矛 、’ 升南至Vdd(例如，2.5伏特）以終止 彼專记憶體單元之程式化過程。 奸，成功的程式過程結束時’記憶體單元之臨限電壓應在 ，程式化記憶體單元之臨限電壓的一或多個分佈範圍内， 或在適當時在經擦除記憶體單元之臨限電壓的—分佈範圍 内。圖9說明當每一記憶體單元儲存兩位元之資料時，該 記憶體單元陣列的實例臨限電壓分佈。圖9展示經擦除： 憶體單元之第一臨限電壓分W。亦描繪經程式化記憶體 單元之三個臨限電壓分佈A、B及c。在一實施例中，在e 刀佈（亦稱作實體狀態E)中之臨限電壓為負的且在a、 c分佈（亦稱作實體狀態A、B及C)中之臨限電壓為正的。 圖9之母一相異臨限電壓範圍對應於該組資料位元的預 定值。經程式化至記憶體單元中之資料與記憶體單元之臨 限電壓位準之間的特定關係取決於用於記憶體單元之資料 編碼方案。舉例而言’美國專利第6,222,762號及美國專利 公開案2004/0255090描述多狀態快閃記憶體單元之各種資 119669.doc •22· ·' 3 1334607 料編碼方案，此兩個揭示案之全文以引用的方式併入本文 中。在一實施例中，使用格雷（Gray)碼指派將資料值指派 ’给臨限電壓範圍以使得在浮動閘極之臨限電壓錯誤地變動 . 至其鄰近實體狀態時，僅將影響-個位元。一實例指派 "11"給臨限電壓範圍E(狀態E)，指派”1〇”給臨限電壓範圍 A(狀態A)，指派，，〇〇"給臨限電壓範圍B(狀態B)且指派"〇1 ·， 給臨限電壓範圍C(狀態C)。然而，在其他實施例中，不使 ^ 用格雷碼。儘管圖9展示四種狀態，但本發明亦可供其他 多狀態結構（包括具有多於或少於四種狀態之彼等結構）使 用。 圖9展示三個讀取比較值電壓Vra、Vrb及Vrc，以用於自 記憶體單元讀取資料。藉由測試給定記憶體單元之臨限電 ·- 壓高於還是低於Vra、Vrb及Vrc，系統可確定記憶體單元 / 處於什麼狀態。 圖Π展示二個驗證目標位準電壓vva2、vvb2及Vvc2。 φ 备程式化記憶體單元至狀態A時，系統將測試彼等記憶體 皁元具有大於還是等於Vva2之臨限電壓。當程式化記憶體 單元至狀態B時，系統將測試記憶體單元具有大於還是等 於Vvb2之臨限電壓。當程式化記憶體單元至狀態c時，系 統將確定記憶體單元具有其大於還是等於Vvc2之臨限電 壓。 在一實施例中，稱作全序列程式化，可使記憶體單元自 擦除狀態E直接程式化至程式狀態a ' B或C中之任何一 者。儘管一些記憶體單元自狀態E程式化至狀態a，但其 119669.doc 1334607 他記憶體單元白& $ c #二、， 狀九、E転式化至狀態b及/或自狀態£程式化 至狀態C。 除上文所述之全序列程式化外，圖9亦說明程式化儲存 兩個不同頁(下頁及上頁)之資料的多狀態記憶體單元之二 遍式技術的實例。對於狀態E，兩個頁皆儲存"土"。對於狀 態A，下頁儲存"〇”且上頁儲存”p。對於狀態b，兩個頁皆 儲存0 對於狀態c，下頁儲存”1”且上頁儲存，,〇”。應注 意，儘管已將特定位元模式指派給狀態之每一者，但亦可 指派不同位元模式。 在第遍私式化中，根據待經程式化至下邏輯頁中之位 元來設定記憶體單元之臨限電慶位準。若該位元為邏輯 則L限電I未被改變，此係、因為其因已較早被擦除 而處於適當狀態。然而，若待經程式化之位元為邏輯 T，則單元之臨限值位準增加至狀態A，如由箭頭6〇〇所 示。其包括該第一遍程式化。 在第二遍程式化中，根據待經程式化至上邏輯頁中之位 元來設定記憶體單元之臨限電壓位準。若 儲存邏輯T，則無程式化發生，此係因為單元根據下; 位疋之程式化而處於狀態MA中之一者中，兩種狀態皆 載運-上頁位元.’Γ’。若上頁位元將為邏輯”〇"，則臨限電 座變動β若第-遍導致單元仍處於擦除狀態以，則在第 二階段中程式化單元以使得臨限電壓增加至狀態c範圍 内，如由箭頭604描繪。若單元由於第—遍程式化而已被 程式化至狀態Α中’則記憶體單元在第二遍中經進一步程 •24- 119669.doc 1334607 式化以使侍臨限電塵增加至狀態B範圍$，如由箭頭術描 繪H之結果為將單元程式化至減上頁儲存邏輯 〇’’之狀態中而不改變下頁之資料。 在只施例中，可在寫入足夠資料以填充—整頁時設立 一系統以執行全序列寫入。若未寫入足夠資料以用於全 頁，則程式過程可程式化在接收資料時程式化的下頁。當 接收隨後資料時’系統將接著程式化上頁。在又—實施例 中，系統可在程式化下頁之模式中開始寫入且在隨後接收 足夠資料輯充整個（或大部分）字線的記憶體單元時轉換 為全序列程式化模式β該實施例之更多細節在發明者

Sergy Anatolievich G〇r〇bets及 Yan Li在 2_年12月 14 日申 請之美國專利申請案第11/013，125號，標題”pip — d Programming of Non-Volatile Memories Using Early Data > -中予以揭示，該案之全文以引用的方式併入本文中。 圖10A至圖10C揭示程式化非揮發性記憶體之另一過 程，對於任何特定記憶體單元而言，該過㈣由在寫入2 先前頁之鄰近記憶體單元之後寫入至相對於一特定頁之噹 特定記憶體單元而減少浮動閉極與浮動間極之耗合效應二 在由圖1〇A至圖則示之過程之一實施例的一實例中， 非揮發性記憶體單元使用四種資料狀態每—記憶體單元儲 存兩個位元之資料。舉例而t ’假定狀態它為擦除=且 狀態A、B及C為程式狀態。狀態E儲存資料"。狀態八儲存 資料01。狀態B儲存資料10。狀態C儲存 廿貧枓00。此為非 格雷編碼之-實例，因為兩個位元在鄰近狀態八㈣之間 H9669.doc -25- 變化。亦可使用趨於實體資粗 … 狀叙資料的其他編碼。每 一記憶體單元健存兩頁資料。 ^ 對達成參考目的，此等頁資 料將被稱作上頁及下頁；鈇而 # a …、而，其可被給出其他標記。關 於圖10A至圖10C之過程的壯能Λ 、往的狀態A，上頁資料為〇且下頁 料為1。關於狀態B，上頁資^ 貝育枓為1且下頁資料為〇。關於狀 態C，兩個頁皆儲存資料〇。

圖10A至圖10C之程式化過程為兩個步驟之過程。在第 一步驟中，程式化下頁。婪 〇〇 下頁將保持資料1，則記憶體 皁7G狀態保持處於狀態Εβ若資料將被程式化至〇，則升古 記憶體單元之臨限電歷以使得記憶體單元被程式化至狀： Β’。因此’圖10Α展示記憶體單元自狀態』至狀態Β·之程式 化。在圖1GA中描繪之狀態Β’為臨時狀態Β ;因此，將驗證 目標位準描繪成Vvb2,，其低於Vvb2。

/在一實施例中’在自狀態』至狀態B’程式化記憶體單元 後’將接著就其下頁程式化其反及串中之鄰近記憶體單 元。舉例而言，回頭參看圓2，在程式化記憶體單元1〇6之 下頁後，將程式化記憶體單元1〇4之下頁。在程式化記憶 體單元104後，若記憶體單元1〇4具有自狀態E升高至狀態 之臨限電壓，則浮動閘極與浮動閘極之耦合效應將升高 記憶體單元106之視在臨限電壓。此將具有使狀態b，之臨 限電壓分佈擴展至如圖10B之臨限電壓分佈620所描繪之臨 限電壓分佈的效應。臨限電壓分佈之該視在擴展將在程式 化上頁時得以補救。 圖10C描繪程式化上頁之過程。若記憶體單元處於擦除

Ii9669.doc •26· 1334607 狀態E且上頁將保持為i，則記憶體單元將保持處於狀態 E。若記憶體單元處於狀態E且其上f f料將被程式化至 . G ’則記憶體單元之臨限電壓將升高以使得記憶體單元處 於狀態A。若記憶體單元在中間臨限電壓分佈62〇中且上頁 資料將保持為1，則把憶體單元將被程式化至最終狀態B。 右5己憶體單元在中間臨限電壓分佈620中且其上頁資料將 變成資料0，則將升高記憶體單元之臨限電壓以使得記憶 鲁 體早兀處於狀態C。因為在自E狀態至A狀態或自b狀態至c 狀態而不是自圖9中E狀態至〇狀態程式化單元時最大值^ 在上頁程式化期間之變動減少，所以由圖i〇a至圖描 _ 繪之過程減少浮動閘極與浮動閘極之耦合效應。儘管圖 1 0A至圖10C提供關於四種資料狀態及兩頁資料之實例， .· 但由圖10A至圊i〇C所教示之概念可應用於具有多於或少 於四種狀態及多於或少於兩頁的其他實施例。 應注意，存在程式化各種頁之各種次序。可以適於特定 φ 實施例之各種頁的程式化的許多不同次序使用本發明。關 於程式化之更多資訊可在jian Chen在2〇〇5年4月5曰申請之 美國專利申請案第11/099，133號，心邮咖州叩如 Coupling During Read Operations of Non-Volatile Memory > " t 找到，该案之全文以引用的方式併入本文中。 為了減少程式干擾的影響，不同目標驗證位準可在程式 化過私之驗證步驟期間用於一特定字線（或儲存元件之其 他組群）。圖11提供闡釋對鄰接源極選擇閘極之字線及源 極選擇線使用一組目標位準’且對其他字線使用另一組目 II9669.doc -27· 1334607 標位準的方法之一實施例的流程圖。在圖丨丨之步驟65〇 中’使用第一組目標位準程式化字線WL0，待經程式化之 第一字線及鄰接源極選擇線SGS(參見圖2、3及8)之字線。 亦即’使用第一組目標位準程式化連接至WL0之所有或子 集記憶體單元以驗證各別記憶體單元是否已完成程式化。 在步驟652中，使用第二組目標位準程式化剩餘（或另一子 集）字線。亦即，舉例而言，使用第二組目標位準程式化 連接至WL1至WL4之所有或子集記憶體單元以驗證各別記 憶體單元是否已完成程式化。回頭參看圖5，字線WL〇在 增壓區域380之邊緣處。 在一實施例中，第一組目標位準包括Vval、Vvbl及 Vvc 1，且第二組目標位準包括vva2、Vvb2及Vvc2。在一 實例實施例中’ Vval比對應Vva2低大約100至2〇〇 mV， Vvbl比對應Vvb2低大約100至200 mV，且Vvcl比對應 Vvc2低大約 1〇〇至 200 mV。 在其他實施例中，第一組目標位準的子集可與第二組目 標位準的子集相同。此係因為在一些實施例中，可發現程 式干擾僅為對於處於一些程式狀態（例如，狀態A，或狀態 A及狀態B)之記憶體單元的問題。因此，在一些實施例 中’第一組目標位準包括Vval、Vvb2及VVC2且第二組目 標位準包括Vva2、Vvb2及Vvc2。在其他實施例甲，第一 組目標位準包括Vval、Vvbl及Vvc2且第二組目標位準包 括Vva2、Vvb2及Vvc2。亦可實施其他排列。 第一組及第二組目標位準中的目標位準為在程式化過程 119669.doc 28· 13346〇7 期間使用之比較點以確定記憶體單元已何時完成程式化β 舉例而言，在WLO上之意欲程式化至狀態Α的記憶體單元 • 將在其臨限電壓已達到Vval時完成程式化過程且在WL3上 • 之思欲私式化至狀態B的記憶體單元將在其臨限電壓已達 到Vvb2時完成程式化過程。 存在使用雙相粗/細程式化方法來程式化的一些設備。 第一相（粗程式相）包括試圖以較快方式升高臨限電壓且相 φ 對較少地注意達成緊密臨限值分佈。第二相（細程式相）試 圖以較慢方式升尚臨限電壓以達到目標臨限電壓同時亦達 成較緊密的臨限值分佈。粗/細程式化方法之實例可在全 文以引用的方式併人本文中之如下專利文獻中找到：美國 專利公開案第2005/0162916號；美國專利第6,3〇1161號； ’ λ國專利第5,712,815號；美國專利第5,220,531號；及美國 -- 專利第5,761，222號。當在程式化期間驗證記憶體單元時， 一些先前解決方案將首先使用中間驗證位準執行粗模式之 • *證過程且接著隨後使用驗證目標位準執行細模式之驗證 過程。用於改變目標位準之本發明之解決方案應用於在細 模式期間的驗證目標位準。在某些狀況下，亦可改變中間 驗證位準。 藉由降低字線WLO之目標位準，在記憶體單元之總量的 範圍内，連接至WL0之經程式化記憶體單元的臨限；壓同 在目標位準不降低之情況下臨限電屡所處之狀態相比應降 低了。舉例而言’圖UA展示一種程式狀態（例如，狀態句 之兩個臨限值分佈。分佈67〇代表連接至所有字線（字線 1 i 9669.doc •29- 1334607 WL0除外）之記憶體單元之臨限電壓分佈（記憶體單元之數 目對臨限電壓）的一實例。分佈672代表當所有字線使用相 同目標位準時’連接至字線WL0之記憶體單元之臨限電壓 分佈的一實例。由於上文所述之程式干擾，與分佈67〇相 比’分佈672移動至右側且被擴寬。如所看到，分佈672在 上端自分佈670突出。

It由使用子線WL0之較小組目標位準（如按照步驟6$ 〇及 652)，與WL0相關聯之經程式化記憶體單元的臨限電壓分 佈移動至左側以使得其在完成程式化過程時在與其他字線 相關聯之對應臨限電壓分佈的範圍内。舉例而言，圖12B 展不在完成程式化過程（一或多頁經程式化以容納一組資 料，諸如數位照片或其他檔案之儲存）後，由於使用WL〇 之較低目標位準而移動至左側的分佈672以使得分佈672配 合於分佈670内。在另一實施例中，在完成程式化過程（一 或多頁經程式化以容納一組資料，諸如數位照片或其他檔 案之儲存）後，分佈672由於使用WL0之較低目標位準而移 動至左側以使得與圖12A中之描繪相比，分佈672在上端至 少自分佈670較少地突出。若與圖12A中之描繪相比，分佈 672在上端至少自分佈67〇較少地突出，則在讀取過程（例 如，使用ECC)期間，任何剩餘誤差可為固定的。 應注意，分佈672及分佈670代表一種狀態（例如，狀態 A、狀態B、狀態C，或不同狀態）。在一實例中，在具有 三種程式狀態（外加一種擦除狀態）之情況下，將存在與分 佈672及分佈670類似之高達三對的對應臨限電壓分佈。' 2

119669.doc -30- 涵盍將兩個以上位元之資訊儲存於記憶體單元中的實施例 -°存在與刀佈672及分佈67G類似之三個以上對的臨限 電壓分佈。在某些狀況下，少於所有狀態將具有其在WL0 上移動之分佈。 回頭參看圖U，在步驟660中，使用一組讀取比較值讀 取連接至WLG之所有或子集記憶體單元。舉例而言，讀取 =車乂值Vjra、Vrb及Vix(參見圖9)可用以讀取儲存於記憶體 單兀中之資料。在步驟662中，使用與步驟“Ο中使用之相 同組讀取比較值讀取連接至W L 0以外之字線的所有或子集 記憶體單元。應注意’添加步驟652與步驟66〇之間的箭頭 以代表可在不同於步驟65〇及652之時間及/或以與步驟W ^ 及652不相關之方式執行步驟66〇。 圖13提供闡釋對在增壓區域之邊緣處之字線使用一組目 標位準且對其他字線使用另一組目標位準的方法之一實施 例的流程圖。在上文所述之圖u之方法中，WL〇在增壓區 域之邊緣處。然而，在其他實施例中，增壓區域之邊緣可 定位於其他地方處。在圖13之步驟68〇中，使用第二組目 標位準程式化連接至第一組字線的記憶體單元以驗證各別 δ己憶體單元是否已完成程式化。在步驟682中，使用第— 組目彳示位準程式化連接至增壓區域之邊緣處之字線的記情 體單元以驗證各別記憶體單元是否已完成程式化。在步驟 684中’使用第一組目標位準程式化連接至剩餘字線的記 憶體單元以驗證各別記憶體單元是否已完成程式化。在其 他實施例中’可包括額外組字線及額外邊緣字線。 119669.doc •31 · 5 在步驟690中’使用一組讀取比較值（例如，Vra、Vrb及 C)咳取連接至第一組字線的記憶體單元。在步驟692 中使用與步驟692中使用之相同組的讀取比較值讀取在 耘式化期間連接至增壓區域之邊緣處之字線的記憶體單 兀。在步驟694中，使用與步驟692中使用之相同組的讀取 比較值讀取連接至剩餘組字線的記憶體單元。應注意，添 加步驟084與步驟69〇之間的箭頭以代表可在不同於步驟 684之時間及/或以與步驟684不相關之方式執行步驟69〇。 圖14提供闡釋對與增壓區域之邊緣處之字線（例如，鄰 接源極選擇線）相關聯的不同頁資料使用不同組目標位準 且對其他字線使用另一組目標位準的方法之一實施例的流 程圖。在步驟710中，對第一頁資料使用第一組目標位準 (Vval、Vvbl、Vvcl)且對第二頁資料使用不同組目標位準 程式化連接至字線WL0(或另一字線）的記憶體單元。舉例 而言’不同組目標位準可包括目標位準Vva3、Vvb3、 Vvc3，其中： (1) Vva3^Vval，Vvb3#Vvbl，Vvc3^Vvcl ;及 (2) Vva3<Vva2，Vvb3<Vvb2，Vvc3<Vvc2。 在其他實施例中，不同組目標位準可包括目標位準Vva3、 Vva3及Vvb3中的一些，且剩餘目標位準與第一、组目標位 準或第二組目標位準相同。 在步驟712中，如上文所述，使用第二組目標位準程式化 連接至WL0以外之額外字線的記憶體單元。· 在步驟720中，使用一組讀取比較值（例如，Vra、Vrb及 119669.doc -32· 1334607 vr〇讀取連接至字線WL0的所有或子集記憶體單元。在步 驟722中，使用與步驟720中使用之相同組讀取比較值讀取 連接至字線WL0以外之字線的所有或子集記憶體單元。應 注意，步驟712與步驟720之間的箭頭用虛線表示以代表可 在不同於步驟712及710之時間及/或以與步驟712及71〇不 相關之方式執行步驟720。 圖15提供閣釋對連接至增壓區域之邊緣處之字線（例 如，鄰接源極選擇線，諸如WL0)的記憶體單元之不同平 面（或區或群）使用不同組目標位準且對其他字線使用另一 組目標位準的方法之一實施例的流程圖。在步驟74〇中， 對第組群之§己憶體單元使用第一組目標位準且對第二組 群之記憶體單元使用不同組目標位準來程式化連接至字線 WL0(或不同字線）的記憶體單元。在步驟742中，使用第二 組目標位準程式化連接至WL〇以外之額外字線的記憶體單 元。 舉例而言，回頭參看圖8，第一平面或組群可包括連接 至位元線Ble〇至Ble2127之反及串上的記憶體單元，且第 二平面或組群可包括連接至位元線之反 及串上的記憶體單元。在另一實施例中，第一平面或組群 可包括連接至位元線Blo0至B1〇2〗27之反及串上的記憶體 單元，且第二平面或组群可包括連接至位元線至 JBI04255之反及串上的記憶體單元。第一平面或組群之另 -替代方案包括連接至位元線仏師)」）之反及串上的記 憶H單S ’第二平面或組群之另一替代方案則可包括連接 U9669.doc

-33- ^ S 1334607 至位元線Wx)至（χ·1)之反及串上的記憶體單元，其中X為 使用者資料之位元線的總數目。第一平面或組群之另一替 代方案可包括連接至奇數位元線之反及串上的記憶體單 元，第二平面或組群之另一替代方案則可包括連接至偶數 位7L線之反及串上的記憶體單元。亦可使用其他組群，且 可使用兩個以上的組群。 在步驟750中，使用一組項取比較值（例如，、vrb及 Vrc)讀取連接至字線WL0(或另一字線）的所有或子集記憶 體單7Ό。在步驟752中，使用與步驟75〇中使用之相同集合 的讀取比較值讀取連接至字線w L 〇以外之字線的所有或子 集記憶體單tl。應注意，步驟742與步驟75〇之間的箭頭為 虛線以代表可在不同於步驟74〇及742之時間及/或以與步 驟740及742不相關之方式執行步驟75〇。 , 圖16為描述程式化操作之一實施例的流程圖。圖16之方 =可用以使用全序列程式化來程式化連接至字線的記憶體 單元在不同時間程式化不同頁之實施例巾圖^ 6之方法 可用以為—特^字線或特定記憶體單ib之集合程式化一頁 或-遍。因為程式化過程可包括程式化多個頁及連接至多 個字線之記憶體單元，所以程式化過程可包括執行圖16之 程式化操作多次。 在步驟840處擦除待經程式化之記憶體單元。步驟州可 包括比待經程式化之彼等記憶體單元(例如，纟區塊或其 他單元中）擦除更多記憶體單^在步驟⑷處，執行Μ 式化Μ限定擦除記憶體單元之擦除臨限電壓的分佈。由於 119669.doc -34、 5 13346〇7 擦除過程’—些記憶體單元可比必要時處於更深的擦除狀 態。軟程式化可施加小的程式脈衝以移動擦除記憶體單元 之臨限電壓較接近擦除驗證位準。在圖16之步驟㈣處， :資料載入”指令由控制器518頒予且輸入至指令電路5"， 從而允許資料輸入至資料輸入/輸出緩衝器5 。輸入資料 被認為-指令且由狀態機516鎖存，經由—指令鎖存传號 (未圖示）輸入至指令電路514。在步驟852處，將表示頁: 址之位址資料自控制器或主機輸入至列控制器或解碼器 506。輸人資料被認為頁位址且經由狀態機$ ^ 6鎖存，受位 =鎖存信號的影響輸入至指令電路51[在步驟處，將 定址頁之一頁程式資料輸入至資料輸入/輸出緩衝器512以 用於程式化。|例而·^，可在—實施_中輸人582字Μ 資料。將該資料鎖存於選定位元線之適當暫存器中。在一 二貫施例中，亦將資料鎖存於選定位元線之第二暫存器中 以用於驗證操作。在步驟856處，”程式"指令由控制器518 頒予且輸入至資料輸入/輸出緩衝器512。該指令由狀態機 516鎖存且經由指令鎖存信號輸入至指令電路514。 在由"程式”指令觸發後，藉由使用向適當字線施加之階 躍脈衝，將在步驟854中鎖存之資料程式化至由狀態機$ Μ 控制的選定記憶體單元中。在步驟858處，初始化 Vpgm(向選定字線施加之程式電壓脈衝）至起始量值（例 如，約12 V或另一適合位準）且在〇處初始化由狀態機516維 持之程式計數器PC。在步驟86〇處，向選定字線施加第一 Vpgm脈衝》若邏輯，，〇"儲存於一指示應程式化對應記憶體 < 5 H9669.doc -35- 1334607 單元之特定資料鎖存器中，則對應位元線接地。另一方 面，若邏輯”丨"儲存於指示對應記憶體單元應保持處於其 當前資料狀態之特定鎖存器中，則對應位元線連接至 以禁止程式化。如圖4及圖5中所描繪，未選定字線接 VP^，在Vsgd處設定汲極選擇信號且在㈧處設定源極選 擇6唬。在〇伏特或接近〇伏特處設定源極線。

在步驟862處，使㈣當組目標位準來驗證選定 單元的狀態，如上文參看圖11、13'14及15所論述。以貞 測選定單元之臨限電壓已達到適當目標位準，則健存 應資料鎖存器中之資料改變至邏輯"卜若偵測臨限電愿 尚未達到適當目標位準，則儲存於對應資料鎖存号中之：欠 料未被改變。以此方式，不必程式化儲存 =

存器中之具有邏輯|，m ^ A 存邏輯"1"時，狀態機睁 仔益正儲 饵呀解已私式化所有選定單元。 驟864處’檢查所有資料 ^ 吓虿貧科鎖存益是否正儲存邏輯”

如此，則程式化過程穿忐 狗右 节好一 η 4 的’此係因為所有選定 二心早“'化及驗證至其目標狀態。在步驟866虚 報告”通過丨丨狀態。肩、、主立如 乂驟866處 應/主思，在一些實施例中， 處檢查至少一預定备η 乂驟864 預疋數目之資料鎖存器是否正 "I”。該預定數目可小於祕士欠 φ止儲存邏輯 J於所有-貝料鎖存器之數目。 允許程式化過程在所古i 因此’ 有屺憶體單元已達到A適合 之前停止。可居靖而 田驗證位準 ::止了在4取過程期間使用誤差校正來早 功程式化的記憶體單元。 未，·生成 若在步驟864處 Π 9669.doc -36· 1334607

"1則程式化過程繼續❺在步驟868處，對照程式限制值 來檢查程式計數器PC。程式限制值之一實例為20 ;然而， 在各種實施例中可使用其他值❶若程式計數器PC不小於 20 ’則在步驟869處確定未經成功程式化之記憶體單元的 數目是否等於或小於一預定數目。若不成功程式化之記憶 體單兀的數目等於或小於該預定數目，則程式化過程被標 記為通過且在步驟871處報告通過狀態。在許多狀況下， 可在讀取過程期間使用誤差校正來校正未經成功程式化的 δ己憶體單兀。然而，若不成功程式化之記憶體單元的數目 大於該預定數目，則程式化過程被標記為失敗且在步驟 870處報告失敗狀態。若程式計數spc小於2〇，則位 準增加步長（例>，〇.2至〇.4伏特步長）且在步驟872處程式 計數器pc增加。在步脚後，該過程返回至步驟86〇以施 加下一 Vpgm脈衝。 圖1 7為描繪在讀取或驗难^ > — 買取次驗。且刼作之一迭代期間各種信號之 打為的時序圖。舉例而言，若 , 匕隐體早兀為二兀記憶體單 兀*，則在讀取或驗證過程期間每 ^ 17 母6己憶體早兀可並行地執 仃圖Π之過程。若記憶體單 ’具有四種狀態（例如，E、 、3及〇之多狀態記憶體單 間每-記憶難單元可並行地執行二;取或驗證過程期 古，+61古 心圈17之過8三次。舉例而 v 、 心體早兀項取資料時，可用

Vcgr=Vra執行讀取 ^ -欠且用ν Λ 用Vcgr=Vrb執行讀取過 -人且用Vcgr=Vrc執行讀取過程 枉 *钆士 人或其他組讀取值。杏 為具有四種狀態之記憶體 一心值田 早7L驗證貢料時，可用 119669.doc

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Vcgr=Vva2執行讀取過程一次，用Vcgr=Vvb2執行讀取過 程一次且用Vcgr=Vvc2執行讀取過程一次，或其他組驗證 位準。 通常，在讀取及驗證操作期間，選定字線連接至一電 壓，該電壓之位準專用於每一讀取及驗證操作以確定有關 記憶體單元之臨限電壓是否已達到該位準。在施加字線電 壓後，里測記憶體單元之傳導電流以確定是否回應於向字 線施加之電壓而接通記憶體單元。若量測傳導電流大於一 特定值，則假定記憶體單元接通且向字線施加之電壓大於 記憶體單元之臨限電壓。若量測傳導電流不大於該特定 值，則假定記憶體單元不接通且向字線施加之電壓不大於 ' 記憶體單元之臨限電壓。 - 存在在讀取或驗證操作期間量測記憶體單元之傳導電流 .. 的許多方法。在一實例中，記憶體單元之傳導電流可藉由 其在感應放大器中放電專用電容器之速率來量測。在—實 φ 靶例申，使用所有位元線程式化之記憶體陣列可藉由其在 感應放大器中放電專用電容器之速率而量測記憶體單元之 傳導電流。在另一實例中，選定記憶體單元之傳導電流允 許（或未能允許）包括記憶體單元之反及串放電位元線。在 一時段後S測位元線上之電荷以瞭解其是否已被放電。在 一貫施例中，使用奇數/偶數程式化之記憶體陣列可藉由 確定是否已放電位元線來量測記憶體單元之傳導電流。 圖17展示起始於Vss(約為〇伏特）之信號SGD、 WL—unse卜WLn、SGS、選定虹及源極。SGD代表連接至 119669.doc -38- 5 1334607 沒極選擇閘極之閘極之汲極選擇線上的信號。sgs代表連 接至源極選擇閘極之閘極之源極選擇線上的信號。虹瞒 經選定用於讀取/驗證之字線。WL—unsel代表未選定字 線》Selected_BL為經選定用於讀取/驗證之位元線。源極 為兄憶體單元之源極線。 圖17描述藉由確定是否已適當放電位元線而量測記憶體 單70之傳導電流之系統的行為。在圖1〇之時間丨丨處，使 SGD升高至Vdd(例如，約35伏特）或另一電壓（通常在v 範圍令），使未選定字線（WL_unsel)升高至Vread(例如，約 5.5伏特）’使選定字線WLn升高至Vcgr，且使選定位元線 選定BL預充電至約〇.7伏特。電壓Vread充當通過電壓（因 為其引起未選定記憶體單元接通）且充當通過閘極。在時 間t2處’藉由升高SGS至Vdd而接通源極選擇閘極。此提 供一路控以減少位元線上的電荷。若經選定用於讀取之記 憶體單元的臨限電壓大於Vcgr，則選定記憶體單元將不接 通（或至少將不充分地接通）且位元線將不放電（或至少將不 充i地放電）’如由信號線8 9 〇所描繪。若經選定用於讀取 之δ己憶體單元中的臨限電壓小於vCgr，則經選定用於讀取 之記憶體單元將接通（傳導）且位元線電壓將減少，如由曲 線892所描繪。在時間t2之後及時間· 〇之前的某個點處（如 由特定實施例確定），適當感應放大器將確定位元線電壓 是否已達到足夠量。在時間t3處，將使所述信號降低至 Vss(或用於待命或回復之另一值）。應注意在其他實施例 中，可改變一些信號的時序。 119669.doc •39· 1334607 而不是或除藉由改變驗證目標位準而減少程式干擾衝擊 之外，不同讀取比較值可在讀取過程期間用於一特定字線 (或儲存元件之其他組群）。舉例而言，圖18描述操作非揮 發性儲存器之方法的一實施例，該方法包括為一或多個特 定字線使用不同讀取比較值。在步驟920中，使用上文所 提及之第二組目標位準程式化連接至WL0之記憶體單元。 在步驟922中，使用上文所提及之第二組目標位準程式化 連接至額外字線的記憶體單元。在步驟93〇中，使用第一 組讀取比較值讀取連接至WL0之記憶體單元。亦即，經由 適當字線將第二組讀取比較值應用於適當控制閘極。在步 驟932中，使用第二組讀取比較值讀取連接至額外字線的 §己憶體單7G。應注意，添加步驟922與步驟93〇之間的箭頭 以代表可在不同於步驟922及920之時間及/或以與步驟922 及920不相關之方式執行步驟93〇。 在另一實施例中，可將步驟920及93〇應用於多個字線 (例如’ WL0及WL1、WL0-2或包括不包括WL0但可處於邊 緣處之組群的其他組群，如下文所闡釋）。亦即，可存在 兩群字線。將使用第一組讀取比較值讀取第一群字線且將 使用第二組讀取比較值讀取第二群字線。 圖19展示類似於圖9中所描繪之分佈之一實例組臨限電 壓分佈。圖19描繪每一狀態之兩個讀取比較值。讀取比較 值Vral及Vra2與狀態Α相關聯。讀取比較值Vrbl及Vrb2與 狀態B相關聯。讀取比較值Vrcl及Vrc2與狀態C相關聯。在 一實施例中，第一組讀取比較值包括Vral、Vrbl及Vrcl ; H9669.doc •40‘ !334607 第二組讀取比較值包括Vra2、Vrb2及Vrc2 ;且 Vral>Vra2，Vrbl>Vrb2 且 Vrcl>Vrc2。因此，當執行步驟 930時，WLO用Vcgr=Vral執行圖17之過程一次，WLO用

Vcgr=Vrbl執行圖17之過程一次且WL〇用Vcgr=Vrcl執行圖 17之過程一次。當執行步驟932時，主字線之每一者用 Vcgr=Vra2執行圖17之過程一次，主字線之每一者用 Vcgr=Vrb2執行圖17之過程一次，且主字線之每一者用 Vcgr=Vix2執行圖17之過程一次。在其他實施例中，第一 組讀取比較值可包括Vral、Vrbl及Vrc2 ;或第一組讀取比 較值可包括Vral、Vrb2及Vrc2。亦可實施其他排列。 在步驟930之另 另一實施例中，第一組讀取比較值用以讀

例如，奇數及偶 • 數位元線；或第一平面或組群包括連接至位元線0至（1/2(x)_

ί也）不同。

資料且第三組讀取比較值用 p ’第一組讀取比較值用以為 憶體單元中的第一頁資料讀取 以為儲存於連接至字線Wl〇之 119669.doc ου/ 記憶體單元中的第-百 資料讀取資料。第三組讀取比較值 與第二組讀取比較值(部分或完全地)不同。 圖20描述操作非揮發性儲存器之方法的另-實施例，該 方法包括為一特定^ 4使用不同讀取比較值。在步驟95〇 中，使用上文所提及之第二組目標位準程式化連接至第一 組字線的記憶體單元。在步驟9”中，使用上文所提及之 第-組目‘位準程式化連接至增㈣域之邊緣處之字線的 記憶體單元。在步驟954中，使用上文所提及之第二組目 標位準程式化連接至剩餘字線的記憶體單元。應注意，在 增壓區域之邊緣處的字線不為第一組字線及剩餘字線之部 分0 一在圖20之步驟㈣、952及954期間，程式化操作包括在 一字線上提供0伏特信號（或其他適當信號）或選擇線以斷開 對應電晶體以便形成增難域…實例包括向源極選擇線 SGS鈿加〇伏特以使知源極選擇閘極斷開該源極選擇閘 極自源極線切斷通道且有助於引起反及串的增壓。在一些 貫施例中，連接至反及串之字線可接收〇伏特信號（或其他 適當k 5虎）以切斷連接至該字線的記憶體單元以使得增壓 區域結束或起始於該字線。此亦可用以形成多個增壓區 域。 在步驟960中，使用上文所提及之第二組讀取比較值讀 取連接至第一組字線的記憶體單元。在步驟962中，使用 上文所提及之第一組讀取比較值讀取連接至增壓區域之邊 緣處之字線的記憶體單元。在步驟964中，使用第二組讀 -42· 119669.doc 1334607 取比較值讀取連接至剩餘字線的記憶體單元。應注意，添 加步驟954與步驟960之間的箭頭以代表可在不同於步驟 954之時間及/或以與步驟964不相關之方式執行步驟。 在步驟962之一些實施例中，不同組讀取比較值可用以 讀取與增壓區域之邊緣處之字線相關聯的不同頁資料。不 同組讀取比較值可用以讀取連接至增壓區域之邊緣處之字 線之記憶體單元的平面或組群。在兩種替代方案中，不同 組讀取比較值亦與第二組讀取比較值（部分或完全地）不 同〇

儘管以上論述聚焦於減少對特定字線之程式干擾衝擊， 但本發明亦可用以減少由於任何其他理由而具有較寬财 佈之字線的衝擊。在—些字線上較寬％分佈出現的一種立 他理由可為所謂的過多程式化，其係、由於（例如）集中在；; 個或-限定數目之字線上的快速程式化記憶體單元造成 的。過多程式化亦產生如圖12中所描繪之類似的％分佈。 藉由將不同驗證目標位準或讀取比較值應用於此等字線， 亦可減少在彼等字線上％分佈擴展的衝擊。 '' ， 為達成說明及描述目的，已提供本發明之以上實施方 式。其不意欲為詳盡的或將本發明限於所揭示之精 式。根據以上教示之許多修改及變化為可能的。 ： 實施例以最好地_本發明之原理及其實際應用以藉: 其他熟習此項技術者能夠在各種實施例中最好地利 明且使各種修改適於所涵蓋之特定使用。希望本發… 疇由附屬於其之申請專利範圍界定。 靶 119669.doc •43· 5 1334607 【圖式簡單說明】 圖1為一反及串之俯視圖。 圖2為該反及串之等效電路圖。 圖3為描繪三個反及串之示意圖。 圖4展示經程式化之反及串。 圖5展示使用自增壓方法禁止之反及串。 圖6描繪反及串之一部分。 圖7為一記憶體系統之一實例的方塊圖。 圖8說明一 ^己憶體陣列之一組織的一實例。 圖9描繪一組臨限電壓分佈。 圖10A、圖10B及圖l〇c描繪臨限電壓分佈。 圖Π為描述程式化及讀取非揮發性記憶體之方法 施例的流程圖。 圖12A及圖12B描繪臨限電壓分佈。 圖1 3為描述程式化及讀取非揮發性記憶體之方法 施例的流程圖。 圖14為描述程式化及讀取非揮發性記憶體之方法 施例的流程圖。 圖1 5為描述程式化及讀取非揮發性記憶體之方法 施例的流程圖。 圖16為描述程式化操作之一實施例的流程圖。 圖1 7為描繪讀取操作之一實施例的信號圖。 圖1 8為描述程式化及讀取非揮發性記憶體之方法 施例的流程圖。 之—實 之—實 之一實 之—實 之—實 119669.doc •44 . 1334607 圖19描繪一組臨限電壓分佈。 圖20為描述程式化及讀取非揮發性記憶體之方法之一實 施例的流程圖。 【主要元件符號說明】

100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體_ 106CG 控制閘極 106FG 浮動閘極 120 第一（汲極）選擇閘極 122 第二（源極）選擇閘極 126 位元線接點 128 源極線 202 反及串 204 反及串 206 反及串 220 選擇電晶體 119669.doc •45 · 1334607

222 記憶體單元 224 記憶體單元 226 記憶體單元 228 記憶體單元 230 選擇電晶體 240 選擇電晶體 242 記憶體單元 244 記憶體單元 246 記憶體單元 248 記憶體單元 250 選擇電晶體 252 記憶體單元 304 記憶體單元/行控制 306 記憶體單元/列控制 308 記憶體單元 310 記憶體單元 3 12 記憶體單元 314 記憶體單元 316 記憶體單元 3 18 記憶體單元 322 源極選擇閘極 324 汲極選擇閘極 330 源極/ >及極區 332 共同源極線 < 3 > 119669.doc •46- 1334607

334 位元線接點 340 通道 350 記憶體單元 352 記憶體單元 354 記憶體單元 356 記憶體單元 358 記憶體單元 360 記憶體單元 362 記憶體單元 364 記憶體單元 366 汲極選擇閘極 368 源極選擇閘極 370 源極/沒極區 374 位元線接點 380 增壓區域 384 P井區域 502 記憶體單元陣列 504 行控制電路 506 列控制電路 508 P井控制電路 5 10 c源極控制電路 512 資料輸入/輸出緩衝器 5 14 指令電路 515 控制電路 119669.doc -47- 1334607

5 16 狀態機 518 控制器 620 臨限電壓分佈 670 分佈 672 分佈 890 信號線 892 曲線 CG 控制閘極 FG 浮動閘極 G 閘極 SGD 選擇線 SGS 選擇線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 119669.doc -48-

Claims (1)

1334607 第096111659號專利申請案 !-___ 令文申請專利範圍替換本(99年9月） I年月e] ^.v +、申請專利範園·· "一~一·—-一--J • i 1 一種事我化非揮發性記憶體之方法，其包含： : 根據及使用—群目標位準將-群非揮發性儲存元件程式 化為一群臨限電愿分佈；及 根據及使用一特定纟且目；^ ，隹时 t. 一 竹疋 '，且目知位準將一特定組非揮發性儲 存元件程式化為-特定組臨限電I分佈，以使得在完成 -程式化程序後該特定組臨限電壓分佈完全在該群臨限

電遷分佈之對應臨限電壓分佈範圍内，該特定組目標位 準中的至者低於該群目標位準之—對應目標位準。 2.如請求項1之方法，其中： 至一字線，該字線鄰 該特定組非揮發性儲存元件連接 接一源極選擇閘極控制線。 3.如5青求項1之方法，其中： >該特定組非揮發性儲存元件連接至—第—控制線，該 第控制線鄰接一第二控制線； 5玄群非揮發性儲存元件連接至非鄰接該第二控制線之 控制線；及 該方法進一步包括：在該第二控制線上提供一信號， 要长連接至4帛二控制線之若干非揮發性儲存元件回麻 於該信號而斷開，以便形成若干增壓區域。 〜 4.如請求項1之方法，其中： 該特疋組非揮發性儲存元件係連接至一第—字線； 線Λ群非揮發性儲存元件得、連接至該第-字線以外之字 I19669-990910.doc 1334607 該特定組 件之前程式Γ揮發性儲存^件係在該群非揮發性鍺存 70 5.如凊求項1之方法，其中： 字線； 至S玄第一字線以外之字 °亥特疋組非揮發性儲存元件係連接至一第 该群非揮發性儲存元件係連接 線； >一不同組非揮發性儲存元件係連接至該第—字線； /亥方法進一步包括：使用一不同組目標位準來程 該不同組非揮發性儲在牙杜 ，、/妹/Θ ^ 裎德jin ，使仵在完成該程式化過 程後該不同組非揮發性儲存元件的臨限電 該群臨限電壓分佈之對應臨限電壓分佈範圍内，：： 組目標位準中的至少一者低於該群目標位準; 標位準。 对應目 6. 如请求項1之方法，其中該程式化該特# 存元件包含： 以特疋組非彳軍發性儲 對-第-頁資料使用該特定級目標位準來程式化該特 定組非揮發性儲存元件；及 對-第二頁資料使用-不同組目標位準來程式化該特 定組非揮發性儲存元件。 7. 如请求項1之方法，其進一步包含： 使用-第-組讀取比較值讀取該特定組非揮發性儲存 元件；及 使用該第-組讀取比較值讀取該群非揮發性 件。 119669-990910.doc •2- 8.如請求項1之方法，其中： 該特定組非揮發性儲存元件料接至-帛-字線； 5亥群非揮發性儲存元件係連接至該第-字線以外之— 線； 干 轉定_料性㈣㈣及料非揮發性儲存元 、：組位元線連通’該組位元線與一第一區塊相關聯； 發性儲存元件及該特定組非揮發性儲存元件 備. 區塊中之多狀態反及（NAND)快閃記憶體設 9 該程式化過程包括程式化該第一區塊。 .如請求項1之方法，其中： δ亥群非揮發性儲存元件及該特定組 為快閃記憶體設備。 l〇.如請求項1之方法，其中· ，群非揮發性料元件及該特定組非揮發㈣存元件 二夕狀4快閃記憶體設備。 u.如請求項1〇之方法，其中： =群非揮發性錯存元件及該特定組非揮發性儲存元件 為夕狀態反及快閃記憶體設備。 12·如請求項I之方法，其中· 位準斤有x特疋組目標位準低於該群目標位準之對應目標 13. —種非揮發性儲存系統，其包含： 若干非揮發性儲存元件，該等非揮發性儲存元件包括 I19669-990910.doc 1334607 一第一組非揮發性儲存 件；及 元件及一第二組 非揮發性儲存无 组非揮發性儲存元件及該第二組非揮發性 存兀件連通的管理電路，該管理電路執行一程式化過 程，該程式化過程包括：根據及使用—第_組目標位準 將該弟-組非揮發性儲存元件程式化為—第—組臨限電 壓分佈，及根據及使用—第二組目標位準將該第二組非 :發性儲存疋件程式化為一第二組臨限電壓分佈，以使 得在完成該程式化過程後該第一組臨限電壓分佈完全在 該第二組臨限電壓分佈的對應臨限電壓分佈範圍内，該 第一組目標位準中的至少-者不同於該第二組目標位準 之·一對應目標位準。 14. 15. 如凊求項13之非揮發性儲存系統，其中： 該第一組一或多個非揮發性儲存元件及該第二組一或 多個非揮發性儲存元件為多狀態反及快閃記憶體設備。 如清求項13之非揮發性儲存系統，其中： 該等非揮發性儲存元件係配置於若干區塊中，每一區 塊包括-組頁’該等頁界定程式化之若干單元且各區塊 界定若干擦除之單元； 該第一組非揮發性儲存元件係連接至一特定區塊之一 第一字線； 該特定區塊包括一組位元線；及 該第一組非揮發性儲存元件之每一者係連接至該組位 元線的一不同位元線。 119669-990910.doc 1^34607 如π求項13之非揮發性儲存系統其中： 胃第—組目標位準中的該—者低於該第二組目標 . 之該對應目標位準。 平 .如吻求項13之非揮發性儲存系統，其中： 所有亥第一組目標位準係低於該第二組目 應目標位準。 之對 如明求項13之非揮發性儲存线，其中： •該：理電路包括一控制器、一狀態機、若干指令電 路右干控制電路及若干解碼器中之任何一者或一組 合。 19.如項13之非揮發性儲存系統，其中： 該第一組非揮發性儲存元件係連接至一字線，該字線 . 係鄰接一源極選擇線。 • 20.如π求項13之非揮發性儲存系統，其中： 4第一組非揮發性儲存元件係連接至一第一字線； • ^二組非揮發性儲存元件料接至該[字線以外 之字線；及 第，且非揮發性儲存元件係在該第二組非揮發性儲 存元件之前程式化。 21.如w求項13之非揮發性儲存线，其中： 該第一組非揮發性儲存元件係連接至-第-字線； 該第二組非揮發性儲存元件係連接至該第一字線以外 之字線； 不同組非揮發性儲存元件係連接至該第—字線； 119669-990910.doc 該管理電路使用 非揮發性儲存元件 同組非揮發性儲存 非揮發性儲存元件 組目標位準中的至 應目標位準。 不同組目標位準來程式化該不同叙 ，以使得在完成該程式化過程後該不 元件的臨限電壓分佈完全在該第二組 之對應臨限電壓分佈範圍内，該不同 少一者低於該第二組目標位準之一對 22. 如請求項I3之非揮發性儲存系统，其中： 該管理電路對一第一頁資料使用該第一組目標位準且 對第—頁貧料使用一不同組目標位準來程式化該第一 組非揮發性儲存元件。 23. 如請求項13之非揮發性儲存系統，其中： 該管理電路使用一第一組讀取比較值讀取該第一組非 揮發性儲存元件及使用該第一組讀取比較值讀取該第二 組非揮發性健存元件。 119669-990910.doc 6-